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あいぞうふじつぐ
7 years ago
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1 INTEL プロセッサの技術ロードマップ 2014 年 7 月

2 目次 Pentium から Ivy Bridge までの Intel の製品ライン 100 nm ノード超 (Gate-First) サブ 100 nm ノード : 90 nm および 65 nm (Gate-First) 45 nm 32nm および 22nm (Gate-Last 高誘電メタルゲート ) 技術ノード関連パラメータコンタクテッドゲートピッチ 6T SRAM セルサイズメタル 1 ピッチ今後今後の展開 2

3 100 nm 超 Gate-First: パッケージ ( 上面図および底面図 ) 0.35 µm Intel Pentium マイクロプロセッサ (200 MHz) 0.18 µm Intel III マイクロプロセッサ Coppermine (450 MHz) 0.13 µm Intel III マイクロプロセッサ Tualatin (1.26 GHz) 3

4 100 nm 超 Gate-First: ダイおよびダイの刻印 0.35 µm Intel Pentium マイクロプロセッサ (200 MHz) 0.18 µm Intel III マイクロプロセッサ Coppermine (450 MHz) 0.13 µm Intel III マイクロプロセッサ Tualatin (1.26 GHz) 10.8 mm x 12.6 mm = mm mm x 12.3 mm = mm mm x 11.1 mm = 79 mm 2 4

26 GHz) 全 SRAM: プルダウントランジスタの P + 拡散は H 形であり

5 100 nm 超 Gate-First: ゲートレベルの SRAM 0.35 µm Intel Pentium マイクロプロセッサ (200 MHz) 0.18 µm Intel III マイクロプロセッサ Coppermine (450 MHz) 0.13 µm Intel III マイクロプロセッサ Tualatin (1.26 GHz) 全 SRAM: プルダウントランジスタの P + 拡散は H 形でありそれぞれ 2 つの SRAM セルで共有されていますワード線およびプルダウンは互いに 90 に位置しこれはスペースを要します 5

100 nm 超 : 重要なパラメータパラメータ 0.35 µm ノード 0.18 µm ノード 0.13 µm ノードダイサイズ 136 mm 2 126.

6 100 nm 超 : 重要なパラメータパラメータ 0.35 µm ノード 0.18 µm ノード 0.13 µm ノードダイサイズ 136 mm mm 2 79 mm 2 NMOS ゲート長 335 nm 120 nm 70 nm PMOS ゲート長 330 nm 130 nm 70 nm 最小メタル 1 ピッチ 950 nm 750 nm 360 nm ゲート酸化物厚 5 nm 2.5 nm 1.9 nm コンタクテッドゲートピッチ 1480 nm 760 nm 510 nm ケイ化物 TiSi CoSi CoSi メタライゼーションレベル 4 (A1) 6 (A1) 6 (Cu) SRAM セルサイズ 18.1 µm 2 6 µm µm 2 過去の 2 世代 (0.6 µm および 0.8 µm) は BiCMOS プロセスを使用していたため 0.35 µm 以前のデバイスは考慮していません 0.25 µm ノードは混乱を避けるため省略しています 6

7 100 nm 超 : 概要 4 世代 (0.35 µm 0.25 µm 0.18 µm 0.13 µm) における変更ダイエリアが 136 mm 2 から 79 mm 2 に縮小ゲート長が 335 nm から 70 nm に縮小メタル 1 ピッチが 950 nm から 360 nm に縮小 SRAM セルサイズが 18.1 µm 2 から 3.25 µm 2 に縮小すべてのパラメータが同じ縮尺比になっているわけではありません Intel は銅インターコネクトおよび低誘電材料におけるプロセス統合の実績がありサブ 100 nm ノードに移行しました 130 nm ノードまでにはすべてのプロセッサのクロック周波数は 3 GHz レベルになりました 7

8 サブ 100 nm Gate-First: パッケージ ( 上面図および底面図 ) 90 nm Intel Pentium IV Prescott (3 GHz) 65 nm Intel Dual Core Xeon (3 GHz) 90 nm と 65 nm はゲート電極にポリゲート誘電体に酸化物を使用した従来のゲート構造を採用した 100 nm ノード未満の 2 世代です 65 nm ノードは実質的に 90 nm の収縮版でした 65 nm ノードの最も革新的な点はデュアルコアアーキテクチャを導入したことです 8

9 サブ 100 nm Gate-First: ダイおよびダイの刻印 90 nm Intel Pentium IV Prescott (3 GHz) 65 nm Intel Dual Core Xeon (3 GHz) 10.8 mm x mm = 112 mm mm x 10.4 mm = 142 mm 2 9

N-well の I 形域に変化しました Intel 65 nm ノードは第 2 世代の変形シリコン技術です 65 nm ノードは 90 nm

10 サブ 100 nm Gate-First: ゲートレベルの SRAM 90 nm Intel Pentium IV Prescott (3 GHz) 65 nm Intel Dual Core Xeon (3 GHz) 拡散時の SRAM セルは H_O 構造から NMOS トランジスタについては P-well の連続域 PMOS トランジスタについては N-well の I 形域に変化しました Intel 65 nm ノードは第 2 世代の変形シリコン技術です 65 nm ノードは 90 nm ノードと同じ一軸性歪アプローチを採用しましたエピタキシャル SiGe 膜は 65 nm および 90 nm ノードの PMOS ソースドレインに採用されました 65 nm ノードまではシングルパターニングのみが使用されました 10

11 サブ 100 nm Gate-Last: パッケージ ( 上面図および底面図 ) 45 nmintel Core 2 TM Extreme Penryn (3 GHz) 32 nm Intel Dual Core Clarkdale/Westmere (3 GHz) 22 nmintel Quadcore Ivy Bridge (3.3 GHz) 11

12 サブ 100 nm Gate-Last: ダイおよびダイの刻印 45 nm Intel Core 2 TM Extreme Penryn (3 GHz) 32 nm Intel Dual Core Clarkdale/Westmere (3 GHz) 22 nmintel Quadcore Ivy Bridge (3.3 GHz) 12.2 mm x 8.5 mm = 104 mm mm x 8.2 mm = 75.4 mm mm x 8.0 mm = 112 mm 2 12

サブ 100 nm Gate-Last: ゲートレベルの SRAM 45 nmintel Core 2 TM Extreme

メタルゲートの側面で接続されています 45 nm ノードは 193 nm ドライリソグラフィによるダブルパターニングを使用しています

13 サブ 100 nm Gate-Last: ゲートレベルの SRAM 45 nmintel Core 2 TM Extreme Penryn (3 GHz) 32 nm Intel Dual Core Clarkdale/Westmere (3 GHz) 22 nm Intel Quadcore Ivy Bridge (3.3 GHz) 6T SRAM セルは技術ノードを定義する手段でしたクロスカップリング式 PMOS および NMOS メタルゲートはメタルゲートの側面で接続されています 45 nm ノードは 193 nm ドライリソグラフィによるダブルパターニングを使用しています 32 nm ノードは 193 nm イマージョンリソグラフィによるダブルパターニングを使用しています 22 nm ノードはフィンを導入し 193 nm イマージョンリソグラフィによるダブルパターニングを使用しています 13

14 サブ 100 nm Gate-Last: 概要 Intel の 45 nm プロセスでは高誘電メタルゲート (HKMG) 技術を初めて組み込んでいますその革新的なプロセスはポリシリコンの蒸着およびパターニングの前に TiN トップインターフェースレイヤー (TIL) を蒸着させることでポリシリコンエッチングから高ゲート誘電体を保護します PMOS チャネルストレスはポリシリコンダミーゲートを取り除くことで強化されますこれは Intel が限界層の 193 nm ドライリソグラフィに基づきトランジスタゲートレベルで最初のダブルパターニングに使用した置換メタルゲートプロセスの実現要因です Intel の 32 nm はイマジョンリソグラフィが使用された点を除き実質的に 45 nm ノードの収縮版でした 2014 年の現時点で Intel はトランジスタに FinFET を使用している唯一のメーカーです Intel 22 nm では従来の二次元平面 MOS トランジスタがシリコン基板から垂直方向に立ち上がる薄い三次元シリコンフィンで覆われたゲートと置き換わっています薄い高誘電体によりシリコンフィンはフィンの 3 つの各側面のメタルゲートと分離されます 14

15 サブ 100 nm: 概要図 15

16 サブ 100 nm: 限界寸法 ( ロジック ) ノード 90 nm 65 nm 45 nm 32 nm 22 nm リソグラフィ 248 nm ドライ 193 nm ドライ 193 nm ドライ 193 nm イマジョン + ダブルパターニング 193 nm イマジョン + ダブルパターニングプロセス SiGe はシリコンチャネルの変形に使用 NMOS チャネルの引張窒化物層 Ni-Si は Co-Si と置換 PMOS の SiGe ポリゲート W コンタクト銅中の M1 PMOS の SiGe 高誘電体付きメタルゲート W コンタクト銅中の M1 SiGe_PMOS esi_nmos 高誘電体付きメタルゲート銅中の M0 レベル W コンタクト銅中の M1 トライゲートトランジスタ SiG3_PMOS esi_nmos メタルゲートタングステン中の M0 レベル W コンタクト銅中の M1 最小コンタクテッドゲートピッチ (nm) 最小ゲート長 (nm) 最小メタル 1 ピッチ (nm) nm と 45 nm のゲート長は同じです 65 nm と 32 nm のゲート長は同じですゲート長は 100 nm ノード未満のデバイスの技術ノードを定義する際には正確なパラメータではありません 16

サブ 100 nm: 限界寸法 (SRAM) 32 nm ノードはメタル 0 レベルを導入しビット線 (BL) ワード線 (WL) Vss および Vdd 線を変更しトランジスタの縦横 (W/L) 比をわずかに改善しました 22 nm ノードの SRAM は Tri-Gate (FinFET) 構造の改良型縦横比を導入して

17 サブ 100 nm: 限界寸法 (SRAM) 32 nm ノードはメタル 0 レベルを導入しビット線 (BL) ワード線 (WL) Vss および Vdd 線を変更しトランジスタの縦横 (W/L) 比をわずかに改善しました 22 nm ノードの SRAM は Tri-Gate (FinFET) 構造の改良型縦横比を導入して BL WL Vdd および Vss について 32 nm ノードと同じ配線構成を保持しました一般的にプルダウントランジスタの幅はアクセストランジスタの幅より広くなっています幾何学的なデバイスの寸法を表す現在の I PD /I AC の比率はベータ比率として知られていますベータ比率が高いとセルの安定度も高くなります 17

18 目次 Pentium から Ivy Bridge までの Intel の製品ライン 100 nm ノード超 (Gate-First) サブ 100 nm ノード : 90 nm および 65 nm (Gate-First) 45 nm 32nm および 22nm (Gate-Last 高誘電メタルゲート) 技術ノード関連パラメータコンタクテッドゲートピッチ 6T SRAM セルサイズメタル 1 ピッチ今後今後の展開 18

19 技術ノード関連パラメータ先進のノードについてはゲート長は技術ノードの定義の際に信頼できるパラメータとはいえません 19

20 技術ノード関連パラメータコンタクテッドゲートピッチはゲート長および最小リソ機能を考慮しているため実際の技術ノードを示していますコンタクテッドゲートピッチは Intel のチックタック (Tick Tock) スキームに従って 2 年ごとに 0.7 ずつ縮小します Intel は隔年で新しいプロセス技術を開発し翌年は新しいマイクロアーキテクチャを開発します ( チックタックスキーム ) 20

21 技術ノード関連パラメータ 6T-SRAM セル面積の平方根は技術ノードに対して線形で技術ノードを決定する正確な方法です Intel 22 nm は高密度アプリケーションで µm 2 SRAM セルがありますが当社の解析ではこれらのセルは特定できず低電圧アプリケーションの µm 2 SRAM セルのみがリバースエンジニアリングで検出されました 21

22 技術ノード関連パラメータメタル 1 ピッチも技術ノードの指標ですがそれほど正確ではありません 22

23 目次 Pentium から Ivy Bridge までの Intel の製品ライン 100 nm ノード超 (Gate-First) サブ 100 nm ノード : 90 nm および 65 nm (Gate-First) 45 nm 32nm および 22nm (Gate-Last 高誘電メタルゲート) 技術ノード関連パラメータコンタクテッドゲートピッチ 6T SRAM セルサイズメタル 1 ピッチ今後今後の展開 23

24 今後登場しそうなもの Intel は 45 nm 32 nm および 22 nm 技術ノードの CPU および SoC プロセッサの両方を開発しました SoC 製品は通常 CPU 定番製品ではあまり見られないさまざまなデバイスを組み込んでいます Intel は 22 nm 技術ノードプラットフォームを使用してさまざまな製品向けに多様化を行います Intel は高性能のみを追求するのではなくサーバー市場からモバイル市場にわたる幅広い製品のプロセスおよびアーキテクチャを開発していますこうした幅広い製品では 1 つの特定の技術ノードでさまざまな設計が必要になります 24

25 今後登場しそうなもの以下のようなさまざまな設計によるさまざまなチップが 22 nm 技術ノードで利用できます Ivy Bridge (CPU) Haswell (SoC) Bay Trail ( タブレット向け Atom Z300 シリーズ ) Intel 22 nm Ivy Bridge Intel 22 nm Haswell Bay Trail 22 nm ATOM Z300 25

26 今後登場しそうなもの Gate-Last プロセスによる高誘電メタルゲートの生成バルク FinFET は 14 nm ノードに使用される可能性が非常に高くなっています EUV はサブ 10 nm ノードに使用される見通しです 26

27 TechInsights について TechInsights は半導体電子機器ソフトウェアにおける四半世紀にもわたるリバースエンジニアリング経験から得た世界最大の総合技術基盤を保有しています当社はポートフォリオ評価市場間の適用性の把握また開発 / アサーション / ダイベストメント ( 資産売却 ) の各戦略に対するアドバイスを通して IP 所有者の特許の価値を最大化するお手伝いをします詳しくはをご覧ください 27

Microsoft PowerPoint - semi_ppt07.ppt

Microsoft PowerPoint - semi_ppt07.ppt 半導体工学第 9 回目 / OKM 1 MOSFET の動作原理しきい電圧 (V( TH) と制御 E 型と D 型 0 次近似によるドレイン電流解析半導体工学第 9 回目 / OKM 2 電子のエネルギーバンド図での考察金属 (M) 酸化膜 (O) シリコン (S) 熱平衡でフラットバンド伝導帯 E c 電子エネルギシリコンと金属の仕事関数が等しい界面を含む酸化膜中に余分な電荷がない