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1 集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 集積回路工学 1

2 レイアウトの作業 トランジスタの形状と位置を決定 トランジスタ間を結ぶ配線の経路を決定 製造工程の製造精度に対し 十分な余裕を持った設計ー > デザインルール チップ面積の最小化 遅延の最小化 消費電力の最小化 仕様設計 Schematic の作成 / 修正 Simulation DRC/LVS OK? OK? LPE/Simulation Layout の作成 / 修正 OK? T.O. 集積回路工学 2

3 レイアウトと設計手法 設計時間 論理回路の実現におけるレイアウトの自由度による設計時間と面積の間の Trade Off Full Custom Standard Cell Gate Array ROM の利用 面積 集積回路工学 3

4 CMOS 回路の基本構成 CMOS 回路の構成 Polysilicon insulator Via-2 Metal-2 Via-1 Metal-1 Contact N+ N+ P+ P+ N-well(n-) N-type Transistor Substrate(p-) P-type Transistor CMOS 回路は シリコンウェーハー上でいくつもの層を積み上げて実現される ゲート 及びドレイン / ソースは Contact で第一層 ( 最下層 ) のメタルと接続され 異なる層のメタル同士は Via によって接続される 集積回路工学 4

5 トランジスタの構造 N-type Transistor G P-type Transistor G symbol S B D S B D N-diffusion Polysilicon P-diffusion layout S G D W Contact S G D W B Substrate B L N-Well L Cross section CMOSトランジスタのSymbolとlayoutの対応を示す Substrate 或いはN-Well 上にそれぞれN-diffusion P-diffusion 領域を作り それを跨ぐようにPolysiliconを置く それに分断されたdiffusion 領域がドレイン / ソースになる 集積回路工学 5

6 デザインルール 実際に Layout をする際には Schematic との整合性が取れているかどうか以外にも プロセスごとに定められたデザインルールを守らなければならない 製造工程の製造精度に対し 十分な余裕を持った設計が求められる デザインルールには 主に以下のようなものがある Overlap あるレイヤーが別のレイヤーを内包する最小距離 主に Metal-Via 間や diffusion-well 間などに発生する Spacing レイヤー間の最小距離 殆ど全てのレイヤー間に発生する Width レイヤーの最小 最大幅 縦横の長さが短いほうが幅と認識される Area レイヤーの最小 最大面積 Size Contact Via 等はサイズが固定で決まっている 集積回路工学 6

7 λ ルール プロセスルールに対し対応できる相対的な設計ルール 拡散層 P-WELL ポリシリコンコンタクトメタル A1 最小幅 A2 同層最小間隔 A3 異層最小間隔 B1 最小幅 B2 最小間隔 B3 内部拡散層間最小間隔 B4 外部拡散層間最小間隔 C1 最小幅 C2 最小間隔 C3 拡散層間最小間隔 C4 最小ポリゲートは見出し長さ D1 サイズ D2 最小間隔 D3 ポリ 拡散層最小オーバーラップ長 D4 ポリゲート間最小間隔 D5 ポリ メタル最小オーバーラップ長 E1 最小幅 E2 最小間隔 2λ 1λ 2λ 4λ 2λ 1λ 4λ 1λ 2λ λ 0.5λ λ λ 2λ 0.5λ 2λ 0.5λ 2λ 1λ 集積回路工学 7

8 インバータのレイアウト E1 VDD E1 GND シミュレーションによって動作後トランジスタレベルでのレイアウト設計を行う 集積回路工学 8

9 インバータのレイアウト E1 VDD VDD L W L W C4 GND E1 GND 集積回路工学 9

10 インバータのレイアウト VDD VDD A Y A E2 E2 E2 Y GND GND 集積回路工学 10

11 Deep N-Well アナログ回路ブロック等にこの構造を使用すると NMOS から発生するノイズが Deep N-Well でブロックされる効果がある 但し信号が GHz オーダーの RF 回路などの場合は効果が薄くなる また NMOS のバックゲートを制御する場合には Deep N Well を用いる必要がある 集積回路工学 11

12 バラツキ アナログ回路は 製造ばらつきの影響を大きく受けるため 素子特性の相対的な精度に頼った設計が行われる この相対精度を比精度と呼ぶ 比精度もまたばらつきの影響を受ける その為 ばらつきを考慮したレイアウトが求められる 抵抗, 容量, トランジスタの各特性は, それぞれ絶対値で ±20% 程度ばらつくが, 相対値は ±5% に収まる ばらつきは大きく分けて 大域ばらつき 局所ばらつき レイアウト依存ばらつきの三つに分類することができる 大域ばらつき チップ製造時の温度勾配などが原因で起こるばらつき ウエハ全体に対してなだらかに変化する その為 素子間の距離が遠いほど大域ばらつきの影響を受け 比精度が悪くなる 大域ばらつき大 大域ばらつき小 集積回路工学 12

13 バラツキ 局所ばらつきチップ製造時の雑音が原因で起こるばらつき 正規分布に従って発生する その為 LW 積の小さい素子ほど局所ばらつきの影響を受ける レイアウト依存ばらつき周囲のレイアウトに依存して特性が変動するばらつき レイアウトが同一であれば 常にレイアウト依存ばらつきは同じだけ影響を及ぼす 特に留意すべきものとして ローディング効果が挙げられる * ローディング効果とは レイアウトパターンの疎密度が 仕上がり幅に影響を及ぼす現象の事である 集積回路工学 13

14 バラツキへの対処 上図の (a) において M2,M3 は左右にゲートがあるのに対し M1,M4 は片側にのみゲートが存在する その為 ローディング効果で比精度が悪くなってしまう これを解消するために (b) のように使用しないダミーのゲートを配置し 整合性をとる 集積回路工学 14

15 バラツキへの対処 チップの製造時 イオン注入は右図の様に斜めから行われるため 電流の流れる方向で特性が変わる事がある その為 左図 (a) のように 対象の軸に対して電流の流れる方向が垂直だと マッチングを崩す要因となる (b) のように 対象の軸に対して平行に電流が流れるようなレイアウトに設計する 斜めイオン注入 左右でオーバーラップが異なる為 特性が変わる 集積回路工学 15

16 配線における寄生素子 これらの 回路図には存在しないが 素子として動作するものを寄生素子と呼ぶ 寄生素子の特性はレイアウトに依存するため それを考慮してレイアウトを作成しなければならない 回路図において 配線は無損失で遅延のまったくない理想的な配線として扱われる しかし 実際には抵抗が存在し 配線間や対地間等に静電容量が発生する 配線抵抗上層の配線ほど 厚膜になっており 配線抵抗が低く抑えられている 配線層の数と厚さはプロセスによって異なる 例シート抵抗 0.1Ω 幅 1um 電流 1mA 配線長 1mm の配線では 0.1V の電圧降下となる 集積回路工学 16

17 配線における寄生素子 配線間容量配線は上下 及び隣接する配線に対して寄生容量を持つ 配線幅 W を増やすと 配線抵抗は減少するが 対上下配線の寄生容量は増大する 例比誘電率 4 幅 1 um 配線長 1 mm のメタルと基板間距離 1 um のメタル 基板間容量は 35.4 ff となる 集積回路工学 17

18 トランジスタにおける寄生素子 トランジスタの寄生素子 MOS トランジスタのレイアウトに寄生する素子として 以下のものが挙げられる 1 ソース / ドレイン容量 2 ゲート抵抗 3 コンタクト抵抗 トランジスタの寄生素子 3 2 寄生素子を考慮してレイアウトを作成しても 寄生素子はあらゆる部分に潜んでいるため 完全に把握することは不可能 レイアウト作成後 LPE(Layout Parameter Extractor) で寄生素子を抽出し シミュレーションを行うことが必須となる 集積回路工学 18 1

19 寄生素子への対処 W ゲートフィンガー構造 G W/4 D S (a) S W/4 D S G D S S (b) D D S G D S D S (c) 左記の 3 つの layout は 電気的な接続はまったく変わらない だが layout の違いによって 寄生素子が大きく異なっている (a) を 4 つに分割したものが (b) であり (b) のドレイン / ソース領域を共有したものが (c) である (a) に比べ (b) はゲートが分割され 個々のゲート抵抗が減少している (b) に比べ (c) はドレインの面積が 1/2 ソースの面積も 3/4 になっており 寄生容量が減少している 集積回路工学 19

20 ガード ガードリング N-type Transistor P-type Transistor M1 素子のすぐ近くまで 拡散層 Metal 配線を囲むように配置し バルクに電位を与える こうすることにより ラッチアップを防止し 他部からの混入雑音を低減する事ができる Nch のガードリングはノイズ対策にはあまり効果はない P+ N+ N+ P+ N+ P+ P+ N-well(n-) N+ Substrate(p-) 集積回路工学 20

21 対称性 マッチング (a) (b) 対称性を必要とする二本の配線が左図 (a) のように接続されている場合 配線長が異なるために寄生素子等の条件が異なってくる それに対し (b) のような配線を行うと (a) に対して冗長ではあるものの マッチングを取ることができる ディジタルの同期回路において 各フリップフロップに分配されるクロックは遅延時間が等しくなるように 配線負荷を均一にしなければならない 集積回路工学 21

22 パッケージも含めた検討 集積回路工学 22

23 Standard Cell 方式 基本セルと選択して配置し 配線を行う 基本セル 高さをそろえて各種論理素子を用意 NOT, AND, OR, NAND, NOR, EXOR 各種フリップフロップ トランジスタサイズの違い ( 遅延 ) V dd NAND NOT NOR D-FF AND NAND NOR NOR AND NOT GND 集積回路工学 23

24 Standard Cell の配置配線 V dd NAND NOT NOR D-FF AND NAND NOR NOR AND NOT NAND NOR NOR NAND NOT AND NAND NOR NOR AND NOT D-FF D-FF D-FF NANDNAND NOT GND 集積回路工学 24

25 配置 配線のレイアウトモデル メタル第 1 層 Poly Si 層メタル第 2 層 VDD セル列 GND VDD セル列 GND 自動配置配線されるモジュールおよびチップ上図のような一定ピッチ間隔の格子上で配置 配線される人手で配置配線されるセルおよびモジュール内部パターンは格子上になく 外形および端子位置が格子上に置かれる 集積回路工学 25

26 Standard Cell によるレイアウト セルの配置 電源の配線 ( セルへの給電 ) 集積回路工学 26

27 Standard Cell によるレイアウト 概略 詳細配線 集積回路工学 27

28 参考文献 参考 集積回路工学 28