Spartan-6 概要 株式会社 PALTEK Engineering Group Proprietary to PALTEK CORPORATION 1
アジェンダ Spartan-6 導入 概要 Spartan-6 アーキテクチャ CLB ブロック RAM SelectIO クロック DSP メモリコントローラブロック (MCB) GTP 2
概要 ( ファミリ ) Virtex-6 LXT FPGA Virtex-6 SXT FPGA Virtex-6 HXT FPGA 多数のロジック 高速シリアル接続 多数のロジック 高速シリアル接続 拡張 DSP 多数のロジック 超高速シリアル接続 Spartan-6 LX FPGA Spartan-6 LXT FPGA ロジックブロック RAM DSP パラレル I/O シリアル I/O 最低コストロジック 最低コストロジック 低コストシリアル接続 3
概要消費電力 スタティック消費電力の削減 プロセス制御 アーキテクチャの革新 ダイナミック消費電力の削減 低ノード容量 アーキテクチャの革新 Power Consumption Spartan-6 Earlier FPGAs 多数のハード IP 機能 Frequency 統合トランシーバおよびその他のロジックにより消費電力を削減 ハード IP はソフト IP より電流量および消費電力が少ない 低消費電力オプション : -1L によりさらに消費電力を削減 コア電圧を 1.0V まで削減 4
Spartan-6 アーキテクチャ LUT6 CLB ブロックRAM DSPスライス高速クロッキングギガビットトランシーバ PCIe インターフェースメモリコントローラ 3.3V I/O LX45T デバイス 5
CLB 1CLB 内に 2 つのスライスが存在 SLICE X と SLICE M SLICE X と SLICE L で構成 SLICE L/M は専用のキャリーチェーンで接続可能 大規模な加算 / 減算ロジック構築可能 スイッチマトリックスを通り 他のファンクションへ接続可能 6
スライス SLICEM (25%) SILCEL (25%) SLICEX (50%) 4 個の6 入力 LUT 8 個のFF キャリーロジック マルチプレクサ 分散 RAM/ シフトレジスタ 4 個の6 入力 LUT 8 個のFF キャリーロジック マルチプレクサ 4 個の 6 入力 LUT 8 個の FF 7 7
LUT 6 入力の LUT を採用 ( 共通の入力を持つ 2 つの 5 入力 LUT ) 4 入力 LUT に比べパフォーマンスの向上 1 つまたは 2 つの出力が可能 6 入力としての単一ファンクション または 5 入力としての 2 個のファンクションとして使用可能 8
分散 RAM SLICEM を使用した分散 RAM LUT1 つで 64BitRAM を構成可能 最大 256BitRAM 構成可能な分散 RAMと使用されるLUT 数は下記表を参照 シングルポート デュアルポートシンプルデュアルポート クワッドポートとして構成可能 9
ブロック RAM ブロック RAM 数を増加 最大約 4.8Mb まで サイズ : 18kbit 2 つの 9kbit の RAM としても構成可能 Dual-Port BRAM パフォーマンス : 最大 300MHz 多彩なコンフィギュレーションオプション シンプルデュアルポート トゥルーデュアルポート シングルポート 2 つの独立ポートが共通データアクセス 各ポートに アドレス クロック 書き込みイネーブル クロックイネーブルあり 各ポートは個別に設定可能 10
SelectIO ベースは Spartan-3 の I/O 1.2~3.3v サポート 新機能 400 MHz DDR3 サポート (800 Mbps) ISERDES, OSERDES, IODELAY 追加 内部終端 拡張機能 LVDS 1050 Mbps サポート HD TMDS 750 Mbps サポート 全ての I/O で双方向をサポート 11
SelectIO(I/O 規格 ) Spartan-6 の I/O は 1.2v~3.3v の電圧をサポート 40 以上の I/O 規格をサポート LVCMOS (3.3v, 2.5v, 1.8v, 1.5v, & 1.2v) LVCMOS_JEDEC LVDS, Bus LVDS LVPECL (2.5v, 3.3v) PCI I2C HSTL (1.8v, 1.5v, Classes I, II, III, IV) HSTL_I_12 (unidirectional only) SSTL (2.5v, 1.8v, 1.5 Classes I, II) DIFF_SSTL_I DIFF_SSTL18_I DIFF_SSTL_II DIFF_HSTL_II DIFF_HSTL_I_18, DIFF_HSTL_I, RSDS_25 (point-to-point) PPDS TMDS Display Port Aux Channel 12
SelectIO (I/O タイル ) I/O タイルは 2 つの IOB と ILOGIC OLOGIC IODELAY で構成される 内部終端を搭載 終端が必要な規格のサポート 外部終端の削減 13
SelectIO (IOLOGIC) 各 I/O ペアに 2 つの IOLOGIC マスタおよびスレーブ 個別に動作または連結して動作可能 IOLOGIC に含まれるもの IOSERDES パラレルーシリアル変換器 ( シリアライザ ) シリアルーパラレル変換器 ( デシリアライザ ) IODELAY 遅延の入力が可能 SDR および DDR リソース 14
クロック ( グローバル ) Spartan-6 には 16 個のグローバルクロックバッファ搭載 クロックバッファによってグローバルクロックへ分配可能 バッファを駆動できるピンは32 本 (GCLK) DCM/PLLから駆動可能 低ジッタ 低スキューの高速配線 15
クロック (IO クロック ) I/O リソース専用のクロックネットワーク グローバルクロックリソースとは別 最大スピード : 1GHz 複数のソースによる I/O ロジックのクロッキング BUFIO2 : 高速動作する専用の I/O クロック信号用 BUFPLL : CMT の PLL で駆動されるクロック用 16
クロック (CMT) デバイスには最大で 6 個の CMT を搭載 1CMT は 2 つの DCM 1 つの PLL で構成 Function 低周波数入力位相シフトスペクトラム拡散クロック生成クロックスキュー除去デューティーサイクルの調整分周 逓倍クロックジッタの除去高周波数入力 Use DCM DCM DCM DCM or PLL DCM or PLL DCM or PLL PLL PLL 17
DSP 250MHz インプリメンテーション 前置加算器を追加 対称 FIR フィルタおよび複素乗算器に使用 高速乗算器および 48 ビット加算器 ASIC に匹敵するパフォーマンス 高速動作用の入力および出力レジスタ FIR フィルタアプリケーション用に最適化 18
メモリコントローラブロック (MCB) Spartan-6 には MCB を搭載 最大 4 つのコントローラを搭載 DDR, DDR2, DDR3, LP DDR をサポート Density 128Mbits 256Mbits 512Mbits 1Gbits 2Gbits 4Gbits DQ Bits x16 x8 x4 x16 x8 x4 x16 x8 x4 x16 x8 x4 x16 x8 x4 x16 LP DDR DDR DDR2 DDR3 サポート M CB 3 M CB 4 M CB 3 M M CB CB LX4 LX9 3 1 M M M M CB LX16 CB CB CB LX25/T LX45/T 3 1 1 3 M M CB CB 5 4 LX100/T M M LX150/T CB CB 1 3 M CB 1 M CB 5 M CB 1 19
MCB( パフォーマンス ) Memory Type Data Rate: Mbps DDR Max. Bandwidth per MCB Interface Min. Max. (Note 2) 4-bit 8-bit 16-bit DDR (Note 1) 400 Mbps (200 MHz) DDR2 (Note 1) 800 Mbps (400 MHz) DDR3 (Note 1) 800 Mbps (400 MHz) LP DDR (Note 1) 400 Mbps (200 MHz) Note 1:MIN 値は対象のメモリデバイスに依存 Note 2:MAX 値はスピードグレード -3 のデバイス 1.6 Gbps 3.2 Gbps 6.4 Gbps 3.2 Gbps 6.4 Gbps 12.8 Gbps 3.2 Gbps 6.4 Gbps 12.8 Gbps 1.6 Gbps 3.2 Gbps 6.4 Gbps 20
GTP GTP トランシーバ : 最大 3.125 Gbps 低コストで使用しやすい Spartan-6 LXT に搭載 21
GTP デバイス パッケージ毎の GTP 搭載数 22
Spartan-3A と Spartan-6 の比較 Feature Extended Spartan-3A (90nm) Spartan-6 (45nm) Logic Cells (Kbit) 55K 147K LUT 4 入力 LUT + FF 6 入力 LUT + 2FF ブロック RAM (Mbits) 2 Mbit 最大 4.8 Mbit トランシーバ数 / 速度 なし 最大 8 個 / 最大 3.125 Gbps Static Power (typ. mw) 11 mw 最大 60% 削減 Memory Interface 400 Mbps DDR3 800 Mbps Memory Controllers なし 最大 4 個 Multipliers/DSP 126 Multipliers / DSP 180 DSP48 Blocks 差動 I/O / 最大速度 640 Mbps 1050 Mbps Clock Management DCM DCM & PLL PCI Express Endpoint なし Gen 1, x1 セキュリティ Device DNA Only Device DNA & AES 23
まとめ 約 3000 ~ 150,000 個のロジックセル 約 185,000 個のファブリックフリップフロップ 約 144Kb ~ 4.8Mb のブロック RAM 多数のメモリを含むアーキテクチャ 最大約 1.3Mb の分散 RAM 最大 180 個の DSP スライス 最大 540 個の SelectIO インターフェイスピン 低レイテンシメモリおよびパラレルインターフェイス 最大 8 個の 3.125Gbps シリアルトランシーバ ほとんどのプロトコルで使用可能 エンベデッドハード IP メモリコントローラ PCIe エンドポイント 低コストパッケージ 24