平成 17 年度前期大学院 情報デバイス工学特論 第 6 回 中里和郎
ノイズ 今回の講義内容は William J. Dally and John W. Poulton Digital Systems Engineering Cambridge University Press, 1998 6 (pp. 260-303) の内容に従っている
ノイズ VR = VS + VN V S : 望まれる ( 理想 ) 信号 V N : ノイズ SNR = V S / V N : signal-to-noise ratio を大きくする V N : 予測 / 測定 除去 VR = VS + VN Vr SNR = V S / ( V N -V r ) V R : 実際の信号
ディジタル回路のノイズ システム起因 物理的起因 電源ネットワークの寄生素子に流れる電流信号線間の寄生カップリング信号線のリンギング共有線での反射素子ばらつき 熱 (Johnson) ノイズショット ノイズ外部電源からの電磁干渉 システム起因が主
信号起因ノイズ VN = KNVS + VNI 例 K N V S cross-tal intersymbol interference signal-induced power supply noise V NI transmitter and receiver offsets unrelated power supply noise
ディジタル システムの例 Xmit I ep I xp V xp Xmit Z S Z C Vro Rcv Z px Vxo Z R Z T V rp Power Supply Noise Transmitter and Receiver Offsets Cross Tal Intersymbol Interference Timing Noise sew, jitter
Power Supply Noise IZ drop supply ringing local differential noise point-to-point single-supply noise common-mode noise reduction of noise bypass capacitor clamp shunt regulator local series regulator isolation signaling convention (e.g. current-mode differential signaling)
Single Supply Noise i Z ij I ij Z i I i j j + V Nj V Nj = I i Z i - I ij Z ij Typical Values for Single Supply Noise versus Distance Distance V Nj (mv) On-chip, local bus 30 μm 10 On-chip, global bus 1 mm 50 On-chip, global bus 7 mm 350 Between chips on PC board 250 Between PC boards 1 m 500
Effect of Single Supply Noise on CMOS Logic V Pij H, L の電圧が変動 V Gij single supply noise に弱い回路 Dynamic Logic sensitive to low-voltage swing 小領域での使用に制限 single supply noise に強い回路 参照電圧 差動信号方式
Current-Mode Signaling to Reject Supply Noise V Pij V Pij I T + V R R + V R I T V Gij V Gij
Differential Supply Noise + V P Z Pi I Pi Z Gi I Gi + V Pi + V Ni + V P + V Pi V P : 基準電源 V Ni = - I Gi Z Gi - I Pi Z Pi 遅延時間に影響 対策 reduced supply impedance bypass capacitor supply isolation local regulation
Cross Tal to Capacitive Lines Coupling to a Floating Line V A A B C C V A V B C O ΔV A ΔV B Δ VB = CΔVA C = C O CC + C C Coupling to a Driven Line V A R O A B C C V A V B C O t r τ xc ΔV A ΔV B ( ) τ = R C + C xc O C O tr τ xc xc V 1 e τ Δ = ΔV tr B C A
例 : Cross Tal to a Precharged Circuit with Keeper 300ps A C C B N 2.5V 0.5 eeper PMOSFET R O ~ 4.6 Ω C C = 10 ff C O = 20 ff C O 4/1 eeper 無 ΔV B ~ 0.83V eeper 有 ΔV B ~ 0.34V dynamic domino circuit with a eeper
Typical Capacitance Values Metal5 Metal4 Metal3 Metal2 Metal1 0.6μm 基板 vertical parallel-plate capacitance vertical fringing capacitance (each side) horizontal coupling capacitance (each side) 0.03 ff/μm 0.01 ff/μm 0.03 ff/μm 1mm C c ~ 30fF C O ~ 130fF C ~ 0.19
Capacitive Cross Tal の対処法 1. グランド線を多くとり信号間の容量結合を小さくする 層間の配線は直行するように配置する 同層内での平行信号線の長さに制限を設ける 2. 浮遊信号は避け eeper 素子を設ける 3. 信号の立ち上がり時間は許される範囲で長くする 4. 差動信号の場合には 2 つの線を近接させ 線配置を定期的に入れ替える 5. 敏感な信号はフル スイング線から十分離す 6. 極端な場合 敏感な信号は上下左右を固定電圧に接続した線で遮蔽する 7. 敏感な直流信号は適切な電源と容量結合させる ( 例 : NMOSFET の電流源のゲートと GND 間 ) 逆の電源との容量結合は避ける
Cross Tal Between Transmission Lines A return plane B electric field line magnetic flux line dv dt B cx = S cx dv dt CC = C + C C A Ldx Ldx dv dx forward-coupling coefficient reverse-coupling coefficient B lx = Mdx Mdx lx M = L fx rx dv dx = = A cx cx 2 + 4 C s dx C s dx lx lx A B C c dx
Near- and Far-End Cross Tal A B x y t x t x V A (x) ΔV t r V A (y) V B (x) rx ΔV V B (y) t t fx x t r ΔV
Typical Coupling Coefficients H H H Microstrip W S Stripline W S W S H C S C C L M Z cx lx fx rx mil pf/m nh/m Ω 8 8 6 88 6.4 355 57.5 63 0.068 0.162-0.047 0.058 8 8 3 137 3.0 240 18.5 42 0.021 0.077-0.028 0.025 8 16 6 87 2.0 356 28.7 64 0.023 0.081-0.029 0.026 8 16 3 136 1.0 240 8.2 42 0.007 0.034-0.013 0.010 8 8 6 148 6.6 302 13.4 45 0.043 0.043 0 0.022 8 8 3 233 1.2 191 1.0 29 0.005 0.005 0 0.003 8 16 6 147 1.3 302 2.6 45 0.008 0.008 0 0.004 8 16 3 233 0.3 191 0.2 29 0.001 0.001 0 0.001
Transmission Line Cross Tal の対処法 1. 振幅の大きな信号は振幅の小さな信号 敏感な信号の近くにもってこない スペースをとり シールドを行う 2. cx と lx を一致させ fx を 0 にする 3. fx が 0 で無いときには 伝送路を長く平行に走らせない 4. 許されるなら伝送線の両端は特性インピーダンスで終端する 特に near-end 側は終端させ cross tal 信号が反射しないようにする 5. 許す限り信号の立ち上がり時間を長くする 6. 層間の配線は直行するように配置する 7. 差動信号の場合には 線配置を定期的に入れ替える 8. 差動信号の場合には 2 つの線を近接させ他の線から離す 可能であれば対称伝送路を使う
Signal Return Cross Tal Z 0 V B Z 0 V A ΔV V A V xr V B Z R V xr Z Z R = Δ 0 V
Intersymbol Interference 1 Z 0 R T R Impedance Mismatch reflection R = R R T T + Z Z small impedance mismatch 0 0 2t x R Z ( ε ) T = 1 0 +, ε 1 R ε 2
Inertial Delay and Hidden State inertial delay t i : ノードが定常状態に達する時間 t i よりも短い間隔で信号が送られてくると信号に追従できない 例 : t i (B) = 2ns A の入力信号間隔 = 1ns A 4/2 B 4/2 C 500fF B のロジック スイングを小さくする A B C 1010001001110111000 1010001001110111000
レポート (6) クロック ドライバが長さ 1mm 幅 2μm の電源 グランド線を共有し フルスイングのドライバとレシーバを持つ集積回路を考える クロック ドライバと 100pF のクロック負荷は 図に示したスイッチ 5Ω 抵抗 100pF キャパシタでモデル化する スイッチは 2.5ns おきに切り替わり 200MHz の矩形波をクロック ネットワークに供給するものとする (1) 場所場所での電源 V LP グランド電圧 V LG の概略を描け (2) このノイズは A の接続にどような影響を与えるか (3)B の接続に対してはどうか 1mmx2μm 3.3V B 5Ω 100pF A 1mmx2μm