お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com) 2010 年 4 月 1 日ルネサスエレクトロニクス株式会社 発行 ルネサスエレクトロニクス株式会社 (http://www.renesas.com) 問い合わせ先 http://japan.renesas.com/inquiry
2. 3. 4. 5. 6. 7. OA AV 8. 9. 10. RoHS 11. 12. 1. 2. 1
32Mb Advanced LPSRAM (2M word x 16bit / 4M word x 8bit) 概要 RJJ03C0246-0100 Rev.1.00 2009.05.07 は シリコンゲート 0.15µm CMOS プロセス技術を用いた 2,097,152 語 16 ビット構成を持ち 単一電源で動作する非同期式のスタティク RAM です メモリセルに新規 TFT 技術を用い 高密度かつ低消費電力を実現したデバイスです は 低スタンバイ電流かつ低動作電源電流という特性を有していますので バッテリ駆動を行なうシステムに最適です は 48 ピンの薄型パッケージ (TSOP/ 12mm 20mm [ ピンピッチ 0.50mm] ) および 52 ピンの超薄型パッケージ ( µtsop/ 10.79mm 10.49mm [ ピンピッチ 0.40mm] ) に収納されており 高密度実装に最適です 特長 2.7V~3.6V 単一電源 低スタンバイ電源電流 4 µa(vcc=3.0v 標準値 ) 外部クロック及びリフレッシュ操作不要 入出力とも TTL 直結可能 CS2, CS1#, LB#, UB# 信号によりメモリ容量の拡張可能 データ端子は入力 出力が共通 出力はスリーステートで OR タイが可能 OE# 入力による I/O バスでのデータの競合防止可能 製品ラインアップ Type No. Access time Package R1LV3216RSA-5S% R1LV3216RSA-7S% R1LV3216RSD-5S% R1LV3216RSD-7S% 55 ns 70 ns 55 ns 70 ns 12mm x 20mm 48-pin plastic TSOP (I) (normal-bend type) (48P3R) 350 mil 52-pin plastic μ-tsop (II) (normal-bend type) (52PTG) % - 温度保証範囲を示します 下記表をご参照下さい % Temperature Range R 0 ~ +70 C I -40 ~ +85 C Page 1 of 16
Page 2 of 16 ピン配置 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 A15 A14 A13 A12 A11 A10 A9 A8 A19 CS1# WE# NC NC Vcc CS2 NC A20 A18 A17 A7 A6 A5 A4 A3 A2 A1 A16 BYTE# UB# Vss LB# DQ15/A-1 DQ7 DQ14 DQ6 DQ13 DQ5 DQ12 DQ4 NC DQ11 DQ3 DQ10 DQ2 DQ9 DQ1 DQ8 DQ0 OE# Vss NC A0 52-pin μtsop (II) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 A15 A14 A13 A12 A11 A10 A9 A8 A19 A20 WE# CS2 NC UB# LB# A18 A17 A7 A6 A5 A4 A3 A2 A1 A16 BYTE# Vss DQ15/A-1 DQ7 DQ14 DQ6 DQ13 DQ5 DQ12 DQ4 Vcc DQ11 DQ3 DQ10 DQ2 DQ9 DQ1 DQ8 DQ0 OE# Vss CS1# A0 48-pin TSOP (I)
ピン説明 Pin name Vcc Power supply Vss Ground A0 to A20 Address input (word mode) A-1 to A20 Address input (byte mode) DQ0 to DQ15 Data input/output CS1# Chip select 1 CS2 Chip select 2 WE# Write enable OE# Output enable LB# Lower byte enable UB# Upper byte enable BYTE# Byte control mode enable NC Non connection Function Page 3 of 16
ブロックダイアグラム A 0 A 1 MEMORY ARRAY ADDRESS BUFFER ROW DECODER 2M-word x16-bit or 4M-word x 8-bit DQ0 DQ1 A 20 DQ BUFFER SENSE / WRITE AMPLIFIER DATA SELECTOR DQ7 DQ8 COLUMN DECODER DQ BUFFER DQ9 CS2 CS1# LB# UB# BYTE# WE# OE# CLOCK GENERATOR X8 / x16 CONTROL DQ15 / A -1 Vcc Vss Page 4 of 16
動作表 CS1# CS2 BYTE# LB# UB# WE# OE# DQ0~7 DQ8~14 DQ15 Operation H X X X X X X High-Z High-Z High-Z Stand-by X L X X X X X High-Z High-Z High-Z Stand-by X X H H H X X High-Z High-Z High-Z Stand-by L H H L H L X Din High-Z High-Z Write in lower byte L H H L H H L Dout High-Z High-Z Read in lower byte L H H L H H H High-Z High-Z High-Z Output disable L H H H L L X High-Z Din Din Write in upper byte L H H H L H L High-Z Dout Dout Read in upper byte L H H H L H H High-Z High-Z High-Z Output disable L H H L L L X Din Din Din Word write L H H L L H L Dout Dout Dout Word read L H H L L H H High-Z High-Z High-Z Output disable L H L L L L X Din High-Z A-1 Byte write L H L L L H L Dout High-Z A-1 Byte read L H L L L H H High-Z High-Z A-1 Output disable 注 1:H: V IH L:V IL X: V IH or V IL 2: BYTE# =L の時は LB# = UB# =L として下さい 絶対最大定格 Parameter Symbol Value unit Power supply voltage relative to Vss Vcc -0.5 to +4.6 V Terminal voltage on any pin relative to Vss V T -0.5 *1 to Vcc+0.3 *2 V Power dissipation P T 0.7 W R ver. 0 to +70 C Operation temperature Topr *3 I ver. -40 to +85 C Storage temperature range Tstg -65 to 150 C R ver. 0 to +70 C Storage temperature range under bias Tbias *3 I ver. -40 to +85 C 注 1: パルス半値幅 30ns 以下の場合 -2.0V (Min.) 2: 最大電圧 +4.6V 3: 周囲温度範囲は R/I 各バージョンによって異なります 1 頁の表をご参照下さい Page 5 of 16
推奨動作条件 Supply voltage Parameter Symbol Min. Typ. Max. Unit Note Vcc 2.7 3.0 3.6 V Vss 0 0 0 V Input high voltage V IH 2.4 - Vcc+0.2 V Input low voltage V IL -0.2-0.4 V 1 R ver. 0 - +70 C 2 Ambient temperature range Ta I ver. -40 - +85 C 2 注 1: パルス半値幅 30ns 以下の場合 -2.0V (Min.) 2: 周囲温度範囲は R/I 各バージョンによって異なります 1 頁の表をご参照下さい DC 特性 Parameter Symbol Min. Typ. Max. Unit Test conditions Input leakage current I LI - - 1 μa Vin = Vss to Vcc Output leakage current Average operating current Standby current Standby current Output high voltage Output low voltage 注 1:Vcc=3.0V Ta= +25 における参考値 2:Vcc=3.0V Ta= +40 における参考値 I LO - - 1 μa I CC1-40 *1 55 ma I CC2-3 *1 8 ma BYTE# Vcc -0.2V or BYTE# 0.2V CS1# =V IH or CS2 =V IL or OE# =V IH or WE# =V IL or LB# = UB# =V IH, VI/O =Vss to Vcc Min. cycle, duty =100%, II/O = 0mA BYTE# Vcc -0.2V or BYTE# 0.2V CS1# =V IL, CS2 =V IH, Others = V IH /V IL Cycle =1μs, duty =100%, II/O = 0mA BYTE# Vcc -0.2V or BYTE# 0.2V CS1# 0.2V, CS2 V CC -0.2V, V IH V CC -0.2V, V IL 0.2V I SB - 0.1 *1 0.3 ma BYTE# Vcc -0.2V or BYTE# 0.2V CS2 =V IL - 4 *1 12 μa ~+25 C Vin 0V BYTE# Vcc -0.2V or BYTE# 0.2V - 7 *2 24 μa ~+40 C (1) 0V CS2 0.2V or I SB1 (2) CS1# V CC -0.2V, - - 50 μa ~+70 C CS2 V CC -0.2V or (3) LB# = UB# V CC -0.2V, - - 80 μa ~+85 C CS1# 0.2V, CS2 V CC -0.2V V OH 2.4 - - V V OL - - 0.4 V BYTE# Vcc -0.2V or BYTE# 0.2V I OH = -0.5mA BYTE# Vcc -0.2V or BYTE# 0.2V I OL = 2mA Page 6 of 16
容量 (Ta =25 C, f =1MHz) Parameter Symbol Min. Typ. Max. Unit Test conditions Note Input capacitance C in - - 10 pf Vin =0V 1 Input / output capacitance C I/O - - 10 pf V I/O =0V 1 注 1: このパラメータは全数測定されたものではなく サンプル値です AC 特性 測定条件 (Vcc = 2.7V ~ 3.6V, Ta = 0 ~ +70 C / -40 ~ +85 C) 入力パルスレベル :VIL = 0.4V, VIH = 2.4V 入力上昇 / 下降時間 :5ns 入出力タイミング参照レベル :1.4V 出力負荷 : 下図参照 ( スコープ ジグ容量を含む ) 1.4V R L = 500 ohm DQ C L = 30 pf 注 1: 周囲温度範囲は R/I 各バージョンによって異なります 1 頁の表をご参照下さい Page 7 of 16
リードサイクル Parameter Symbol R1LV3216R**-5S R1LV3216R**-7S Unit Note Min. Max. Min. Max. Read cycle time t RC 55-70 - ns Address access time t AA - 55-70 ns Chip select access time t ACS1-55 - 70 ns t ACS2-55 - 70 ns Output enable to output valid t OE - 25-35 ns Output hold from address change t OH 10-10 - ns LB#, UB# access time t BA - 55-70 ns Chip select to output in low-z t CLZ1 10-10 - ns 2,3 t CLZ2 10-10 - ns 2,3 LB#, UB# enable to low-z t BLZ 5-5 - ns 2,3 Output enable to output in low-z t OLZ 5-5 - ns 2,3 Chip deselect to output in high-z t CHZ1 0 20 0 25 ns 1,2,3 t CHZ2 0 20 0 25 ns 1,2,3 LB#, UB# disable to high-z t BHZ 0 20 0 25 ns 1,2,3 Output disable to output in high-z t OHZ 0 20 0 25 ns 1,2,3 Page 8 of 16
ライトサイクル Parameter Symbol R1LV3216R**-5S R1LV3216R**-7S Min. Max. Min. Max. Write cycle time t WC 55-70 - ns Address valid to end of write t AW 50-65 - ns Chip select to end of write t CW 50-65 - ns 5 Write pulse width t WP 40-55 - ns 4 LB#, UB# valid to end of write t BW 50-65 - ns Address setup time t AS 0-0 - ns 6 Write recovery time t WR 0-0 - ns 7 Data to write time overlap t DW 25-35 - ns Data hold from write time t DH 0-0 - ns Output enable from end of write t OW 5-5 - ns 2 Output disable to output in high-z t OHZ 0 20 0 25 ns 1,2 Write to output in high-z t WHZ 0 20 0 25 ns 1,2 注 1: t CHZ t OHZ t WHZ t BHZ は 出力閉回路条件になったときの時間で規定され 出力電圧レベルによっては判定しません 2: このパラメータは全数測定されたものではなくサンプル値です 3: 温度 電圧条件が同一の場合 t HZ max は t LZ min より小さくなります 4: 書き込みは CS1# が Low CS2 が High WE# が Low LB# または UB# が Low のオーバーラップ中 (t WP ) に行われます 書き込み開始は CS1# の Low 遷移 CS2 の High 遷移 WE# の Low 遷移 LB# または UB# の Low 遷移のうち最も遅い遷移点で始まります 書き込み終了は CS1# の High 遷移 CS2 の Low 遷移 WE# の High 遷移 LB# または UB# の High 遷移のうち 最も早い遷移点で終わります t WP は書き込み開始から書き込み終了までの時間で測定されます 5:t CW は CS1# の Low 遷移と CS2 の High 遷移の遅い方から書き込み終了までの時間で測定されます 6:t AS は アドレス変化から書き込み開始までの時間で規定されます 7:t WR は WE# または CS1# の High 遷移あるいは CS2 の Low 遷移のいずれか最も早い遷移から書き込みサイクルの終わりで規定されます Unit Note Page 9 of 16
BYTE# タイミング必要条件 Parameter Symbol R1LV3216R**-5S R1LV3216R**-7S Min. Max. Min. Max. Unit Byte setup time t BS 5-5 - ms Byte recovery time t BR 5-5 - ms Note BYTE# タイミング波形 CS1# CS2 t BS t BR BYTE# Page 10 of 16
タイミング波形 リードサイクル *1 t RC A 0~20 (Word Mode) A -1~20 (Byte Mode) t AA t OH LB#,UB# t BA t BLZ t BHZ CS1# t ACS1 t CLZ1 t CHZ1 CS2 t ACS2 t CLZ2 t CHZ2 WE# WE# = H level V IH V IL OE# t OE t OLZ t OHZ DQ 0~15 (Word Mode) DQ 0~7 (Byte Mode) High impedance Valid Data 注 1:BYTE# Vcc 0.2V or BYTE# 0.2V Page 11 of 16
ライトサイクル (1) *1 (WE# CLOCK) t WC A 0~20 (Word Mode) A -1~20 (Byte Mode) t BW t OH LB#,UB# t CW CS1# t CW CS2 t AW WE# t AS t WP t WR OE# t OHZ t WHZ t OW t OLZ DQ 0~15 (Word Mode) DQ 0~7 (Byte Mode) Valid Data t DW t DH 注 1:BYTE# Vcc 0.2V or BYTE# 0.2V Page 12 of 16
ライトサイクル (2) *1 (CS1#, CS2 CLOCK) t WC A 0~20 (Word Mode) A -1~20 (Byte Mode) t AW t BW LB#,UB# t AS t CW t WR CS1# t AS t CW t WR CS2 t WP WE# OE# OE# = H level V IH V IL t DW t DH DQ 0~15 (Word Mode) DQ 0~7 (Byte Mode) Valid Data 注 1:BYTE# Vcc 0.2V or BYTE# 0.2V Page 13 of 16
ライトサイクル (3) *1 (LB#, UB# CLOCK) t WC A 0~20 (Word Mode) A -1~20 (Byte Mode) t AS t AW t BW t WR LB#,UB# t CW CS1# t CW CS2 WE# t WP OE# OE# = H level V IH V IL DQ 0~15 (Word Mode) DQ 0~7 (Byte Mode) t DW t DH Valid Data 注 1:BYTE# Vcc 0.2V or BYTE# 0.2V Page 14 of 16
データ保持特性 Parameter Symbol Min. Typ. Max. Unit Test conditions *3 V CC for data retention V DR 2.0-3.6 V Data retention current I CCDR - 4 *1 12 μa ~+25 C - 7 *2 24 μa ~+40 C - - 50 μa ~+70 C - - 80 μa ~+85 C Vin 0V BYTE# Vcc -0.2V or BYTE# 0.2V (1) 0V CS2 0.2V or (2) CS1# V CC -0.2V, CS2 V CC -0.2V or (3) LB# = UB# V CC -0.2V, CS1# 0.2V, CS2 V CC -0.2V Vin 0V BYTE# Vcc -0.2V or BYTE# 0.2V (1) 0V CS2 0.2V or (2) CS1# V CC -0.2V, CS2 V CC -0.2V or (3) LB# = UB# V CC -0.2V, CS1# 0.2V, CS2 V CC -0.2V Chip select to data retention time t CDR 0 - - ns See retention waveform. Operation recovery time t R 5 - - ms 注 1:Vcc=3.0V Ta=+25 における参考値 2:Vcc=3.0V Ta=+40 における参考値 3:CS2 ピンは アドレスバッファ WE# バッファ CS1# バッファ OE# バッファ LB# UB# バッファ Din バッファを制御します CS2 がデータ保持モードを制御する場合 入力レベル ( アドレス WE# CS1# OE# LB# UB# I/O) は High-Z 状態にしてもかまいません CS1# がデータ保持モードを制御する場合 CS2 は CS2 Vcc-0.2V または 0V CS2 0.2V でなければなりません 他の入力レベル ( アドレス WE# OE# LB# UB# I/O) は High-Z 状態にしてもかまいません Page 15 of 16
*1 データ保持タイミング波形 (1) CS1# コントロール Vcc t CDR 2.7V 2.7V t R V 2.2V DR 2.2V CS1# CS1# Vcc - 0.2V (2) CS2 コントロール Vcc CS2 t CDR 2.7V 2.7V t R V DR 0.6V 0.6V (3) LB#, UB# コントロール 0V CS2 0.2V Vcc t CDR 2.7V 2.7V t R V 2.2V DR 2.2V LB#, UB# LB#, UB# Vcc - 0.2V 注 1:BYTE# Vcc 0.2V or BYTE# 0.2V Page 16 of 16
改訂記録 データシート 改訂内容 Rev. 発行日ページポイント 0.01 2008.2.27 - 初版 ( 暫定版 ; パッケージ 52PTG 48P3R) 1.00 2009.5.7 - 正式版 5 動作表を修正 6 誤記訂正 :I SB の Test conditions で CS2=V IH から V IL に修正
100-0004 2-6-2 100-0004 190-0023 980-0013 970-8026 312-0034 950-0087 390-0815 460-0008 541-0044 920-0031 730-0036 812-0011 2-6-2 ( ) 2-2-23 ( ) 1-1-20 ( ) 120 ( ) 832-2 ( ) 1-4-2 ( ) 1-2-11 ( ) 4-2-29 ( ) 4-1-1 ( ) 3-1-1 ( ) 5-25 ( ) 2-17-1 ( ) http://www.renesas.com (03) 5201-5350 (042) 524-8701 (022) 221-1351 (0246) 22-3222 (029) 271-9411 (025) 241-4361 (0263) 33-6622 (052) 249-3330 (06) 6233-9500 (076) 233-5980 (082) 244-2570 (092) 481-7695 E-Mail: csc@renesas.com 2009. Renesas Technology Corp., All rights reserved. Printed in Japan. Colophon 10.1