デザイン ツールの最新版 ISE Design Suite 10.1 * この資料に記載されている会社名 製品名は 各社の登録商標または商標です
本日のニュース 1 常に業界をリードしてきた ISE デザイン ツール 2 デザイン ツールを取り巻く要因と業界の重要課題 3 ISE Design Suite 10.1 の紹介 4 まとめ ISE Design Suite 10.1 2
ザイリンクスのデザイン ツールリーダシップの継承 ISE 7.1i をリリースロジックの性能を 70% 向上させ世界最速の FPGA をさらに高性能化 Xilinx Power Tool により消費電力を低減 低コストな Spartan-3 ジェネレーションのサポートを拡大 ISE 8.2i をリリース 65nm Virtex -5 FPGA ファミリ向け総合的ロジック設計ソリューション デバイスの性能を競合ソリューションに比べ平均 30% 高速化 PlanAhead 9.1 をリリース新しい PinAhead テクノロジにより FPGA 設計を合理化 プリント基板の統合化を推進 パッケージの物理的ピン配置に I/O ポートを全自動または半自動で割り当て 2005 年 3 月 2005 年 12 月 2006 年 6 月 2007 年 1 月 2007 年 3 月 ISE 8.1i をリリース FPGA の性能を競合ソリューションに比べ最高で 70% 高性能化 無償の ISE WebPACK がデバイスのサポートを拡大 ISE 9.1i をリリース新しい SmartCompile テクノロジにより実装ランタイムを最小で 6 分の 1 まで低減 超高集積タスク フォースにより業界最速のタイミング クロージャを実現 ISE Design Suite 10.1 3
ISE Design Suite 10.1 を取り巻く要因 タイミング余裕度を簡単にクリア 1 日あたり試行回数 の向上 ピン プランニングの簡素化 各種ツールの 使いやすさ を向上 タイミング余裕度タイミング余裕度 使いやすさ使いやすさ ピン プランニングピン プランニング 長い設計サイクル長い設計サイクル 消費電力の制約消費電力の制約 消費電力の解析能力と最適化能力の向上 すべての設計ツールを統合してリリース ISE Design Suite 10.1 4
ISE Design Suite 10.1 の紹介 すべてのザイリンクスのデザイン ツールを統合してリリース ロジック エンベデッドプロセッサ DSP 設計のすべてに対応する統合的設計環境 トータルな顧客ソリューションを提供 ロジック エンベデッドプロセッサ DSP 製品のリリースを同期 インターネットを介し すべての製品のアップデートと評価版に迅速かつ容易にアクセス可能 ISE Design Suite 10.1 5
統合された ISE Design Suite 10.1 システム レベル設計 アーキテクチャ設計 System Generator for DSP AccelDSP 合成ツールザイリンクス Platform Studio ソフトウェア開発 Platform Studio SDK エンベデッドシステム設計 デバッガソフトウェア開発ツール EDK with Platform Studio (XPS) リアルタイム OS サード パーティ IP ライブラリ CoreGenerator MicroBlaze プロセッサ コネクティビティ IP DSP IP エンベデッド IP サード パーティの EDA ツールソフトウェア / ハードウェアの相互検証 デバッグ ChipScope Pro ハードウェア設計 RTL 設計 Project Nav 機能の検証 ISim / ModelSim XE RTL シンセシス XST フロア プランニング PlanAhead P&R Par 消費電力解析 XPower ISE Foundation + PlanAhead FPGA / PCB インターフェイス IBIS / STAMP/HSPICE Models ISE Design Suite 10.1 6 PCB レイアウト ツール
さらなる高速性を実現 メインストリームおよび高集積 FPGA においてアルゴリズムのチューニングにより平均で 8% 速度性能を向上 大規模ブロック配置の改善 (DSP48 BRAM) バスを意識した I/O 配列機能によりバスを集約 PlanAhead のインタラクティブな設計 解析機能を用いてさらに高速化を実現 SmartXplorer を使えば さらに最大 38% の高速化が可能 Linux 上で分散処理を活用し 最善の結果を得るためのストラテジを推奨 処理待ちストラテジのキュー タイミングゴールの達成を支援 利用できるホストのキュー 最初のストラテジを最初のホストと付き合わせ ホスト上でストラテジを実行 ストラテジの完了 ISE Design Suite 10.1 7
SmartXplorerの分散処理性能を最大 38% 高速化 % 40 35 30 25 20 15 10 5 0 複数のストラテジを立てることによって最適設定を広範に探索ユーザは個々の実行をモニタリングでき タイミング レポートも個別に得られる注 : この比較で用いた 15 種の設計の集積度は XC4VSX35 から XC5VLX330 まで Virtex ユーザによる設計 性能改善の順に配列 ストラテジによって結果が大きく異なるので驚きました SmartXplorer によって性能を 20 % も高速化できたのです -Xsigo Systems, Inc. ロジック デザイナホンダ ヤン (Honda Yang) 氏 ISE Design Suite 10.1 8
ユーザの生産性を向上インプリメンテーションサイクル タイムの短縮に貢献 実行時間の比率 ISE 10.1 はデザイン実行時間が平均で 2 分の 1 に 5x 注 : この比較で用いた 30 種の設計はメインストリームから大規模 Virtex-5 デバイスまでを含む 2x 1x (parity) Virtex -5ユーザによる設計 実行時間改善の順に配列 ISE Design Suite 10.1 は私たちの設計チームにとってきわめて貴重な製品で これまでデザインの実行時間を 80% も改善できました 実行時間が短くなれば開発期間も大幅に短縮され 迅速な市場投入が可能になります -- 富士通株式会社フォトニクス事業本部シニアエンジニア大場康弘氏 ISE Design Suite 10.1 9
PlanAhead Lite がもたらす生産性の向上 ISE Foundation のユーザは誰でも新しい PlanAhead を無償で利用可能 PinAhead テクノロジにより FPGA とプリント基板間のインターフェイスを管理する複雑な仕事を簡素化 早い段階でのインテリジェントなピン配置の決定を支援 全自動または半自動のピン割り当てが可能 WASSO と設計ルール チェックを設計サイクルの早い段階で実行 HDL と CSV によるインポートとエクスポート 設計解析とフロア プランニングが可能 クリティカル パスとフロアプランを視覚的に表現 性能の改善に貢献 ISE Design Suite 10.1 10
ストラテジに基づいた新しいインプリメンテーション使用すべきツールのオプションを自動選択 設計ゴールに基づいて自動的に最善のインプリメンテーションアルゴリズムを判定 Balanced : ( 初期設定 ) 性能とデザイン実行時間のバランスを取る設定 Timing Performance : 最高の性能を引き出す Minimum Runtime : デザイン実行時間の短縮を最重視 Area Reduction : 性能への影響を最低限に抑えつつスライス数を削減 エリアを平均で 10%* 改善 目標を設定すれば 実装設定を何回も行う必要がない Power Optimization : 性能への影響を最低限に抑えながらダイナミック消費電力を最小化 ストラテジのカスタマイズが可能 *Synplify Pro 8.9 によるベンチマーク ISE Design Suite 10.1 11
タスク フォースによるデザイン検証の改善 65nm FPGA 以降の検証の課題に挑む コラボレーションをリードするザイリンクス EDA プロバイダ大手との協力 目標 :RTL シミュレーションの性能の向上 ザイリンクスと Mentor がもたらす製品 業界初のセキュア IP モデル * デザイン実行時間を最短で 2 分の 1 に改善 性能を最適化した BRAM DSP および FIFO のシミュレーション モデルにより RTL シミュレーションの実行時間を最短で 2 分の 1 に *Verilog LRM - IEEE Standard 1364-2005 に準拠 ISE Design Suite 10.1 12
システム設計の簡素化 相互運用性によってエンベデッドプロセッサと DSP 機能の新しい可能性を拓く 設計構築の柔軟性を高める ユーザ設計におけるエンベデッドサブシステム DSP サブシステムの用途の拡大 ロジック エンベデッドおよび DSP コンポーネントを容易に組み合わせ可能 CoreGen IP AccelDSP MATLAB アルゴリズム ドメイン特有の設計環境を統合 EDK プロジェクトをインポート / エクスポートして System Generator 内でハードウェアとのコシミュレーションが可能 System Generator から ISE Project Navigator への DSP 設計の統合が容易に EDK 用の DSP アクセラレータを System Generator で自動的に生成 RTL DSP 以外のハードウェア - System Generator DSP ハードウェア EDK/XPS エンベデッドシステム ISE Foundation - ブロック統合 - コンフィギュレーション管理 - 制約 - 配置とルート ISE Design Suite 10.1 13
消費電力の低減に対処する システムの消費電力と冷却の要件を満たすための支援 第 2 世代の XPower Analyzer 予測精度を大幅に改善 新しいユーザインターフェイスで以下が可能に 消費電力をモジュールと階層ごとに表示 リソース要素による消費電力 デザインの熱特性の解析 電圧レールごとに消費電力を表示 消費電力の最適化に関する設計目標とストラテジ ワンステップのプロセスで動的な消費電力最適化を実現 Virtex-5 デバイスで 10% の削減 Spartan-3A デバイスで 12% の削減 リソース ビュー 階層ビュー ISE Design Suite 10.1 14
まとめ 性能を最大 38% 高速化 ユーザの生産性を大幅に改善 デザイン実行時間を最短で 2 分の 1 に短縮 PlanAhead Lite による生産性の向上 検証実行時間の高速化 消費電力の解析と最適化を改善 困難な課題を克服するための強力なソリューション ISE Design Suite 10.1 15