Slide Ref -1 PCI Express の概要
PCI と PCI Express の比較 バス アーキテクチャ PCI Based PCI Express Based SDR SDRAM PCI DDR1/2 SDRAM x1, x4, x8 PCI Express CPU FSB Chipset Card Slots CPU FSB Chipset Card Slots AGP Video IDE Hard Drive x16 PCI Express Video Hard Drive SATA 1 つのバスを複数のデバイスで共有 パラレルデータを転送する完全同期バス 一度に 2 つのデバイス間でのみ通信 ( 一方向のみ ) デバイス間の接続は Peer to Peer シリアルデータにクロックを埋め込み送受信 双方向通信 ( 全二重 ) Slide Ref -2
PCI と PCI Express の比較 内部構造 PCI Express では階層構造を採用 PCI よりネットワーク機器に近いアーキテクチャ 階層構造のメリットは レイヤ単位でのアップグレードが容易なこと 仕様がバージョンアップしても 変更は各レイヤ内に限られる Slide Ref -3
PCI と PCI Express の比較 送受信プロトコル PCI ではペイロードを直接転送 コマンドタイプは C/BE 信号で指示 PCI Express では データをパケット化して転送 コマンドタイプはパケット内に埋め込み PCI PCI Express Slide Ref -4
PCI Expressの概要とPCIとの違い PCIからPCI Expressへの移行の必要性およびメリット 各レイヤの概要 通信品質を高めるためのPHYレイヤの機能 Lattice FPGAによるPCI Expressソリューション Slide Ref -5
現行の PCI 規格が抱える問題点 CPU およびシステムが要求するバンド幅の高速化に対応できないこれまではバス幅やクロック周波数の高速化で対応 しかし この方法ではこれ以上はデバイスおよびボード設計が困難になる Slide Ref -6
PCI/PCI-X のバンド幅確保の方法 PCI および PCI-X 規格ではバス幅を広げクロック周波数を高めることでバンド幅を上げてきた PCI-X266/533 ではデータフェイズを DDR/QDR にしてバンド幅を確保 PCI-X533 Burst Write Transaction Slide Ref -7
PCI/PCI-X のバンド幅を大きく出来ない理由 これまでの方法ではこれ以上のバンド幅を大きく出来ない 理由 1 クロックを高速にできない これ以上周波数が高くなると 十分な Setup/Hold-time を確保することが難しくなる 理由 2 バス幅を広げられない これ以上バス幅を広げると ボード上の配線が困難になる また各データ信号間のスキューが問題になり低価格で高い周波数を実現することが難しい Slide Ref -8
PCI Express での解決策 PCI Express では差動高速シリアル I/O を使用 小振幅のためデータレートの高速化が容易 チャネル当たり 2.5Gbps(Gen1) 全二重 (full Duplex) なので最大バンド幅はこの倍 これは PCI(64bit 66MHz) 相当 最大 32 チャネルまでをまとめて使用できる CDR(Clock Data Recovery) を用い クロックを伝送しないため Setup/Hold-time の制約が無い チャネル間のスキューは受信側で 20ns まで許容される スキューはロジックで吸収 同程度のバンド幅を得るための信号線が極端に少なくなるため 配線が容易 PCI(64bit 66MHz) : 64 本 ( データ線のみ ) PCI Express x1 : 4 本 このため 十分なバンド幅を確保でき かつボード上の配線も容易になる Slide Ref -9
もう一つの問題点 デバイスの耐圧低下 プロセスの微細化が進むと 3.3V 動作のための耐圧確保が難しくなる 例 : プロセッサの推奨動作電圧 Slide Ref -10
PCI から PCI Express への移行の障害 回路の複雑化およびゲート規模 / 設計工数の増大 Lattice の FPGA での実現例レジスタ数 LUT 数 PCI Target(64bit 66MHz) 569 1219 PCI Express x1 3727 5631 PHY レイヤの設計 / 製造 SERDES は機能は単純だが 高速動作の必要があるため安定動作させる ための設計は容易ではない Slide Ref -11
アジェンダ PCI Expressの概要とPCIとの違い PCIからPCI Expressへの移行の必要性およびメリット 各レイヤの概要 通信品質を高めるためのPHYレイヤの機能 Lattice FPGAによるPCI Expressソリューション Slide Ref -12
PCI Express アークテクチャ概要 階層構造を採用 PCI よりネットワーク機器に近いアーキテクチャ 階層構造のメリットは レイヤ単位でのアップグレードが容易なこと 仕様がバージョンアップしても 変更は各レイヤ内に限られる Slide Ref -13
PCI Express ソフトウエアレイヤ概要 既存のソフトウエアレイヤと同じアーキテクチャを採用 メモリ空間および I/O アドレス空間も既存の PCI のものに PCI Express 専用の空間を追加 このため 既存のソフトウエアがそのまま使用できる (PCI Express の新機能を使用しない場合 ) Slide Ref -14
PCI Express トランザクションレイヤ概要 トランザクションレイヤの主な機能 ソフトウエアレイヤからの要求に応じて TLP(Transaction Leyer Packet) を生成 データリンクレイヤに渡す ( 送信側 ) データリンクレイヤから受け取ったデータを解析し コマンドタイプに応じてデータをソフトウエアレイヤに渡す ( 受信側 ) コンフィグレーションレジスタの管理 バーチャル チャネルの管理 ソフトウエアレイヤ VC0 VC1 VC7 トランザクションレイヤ コンフィグレーションレジスタ ペイロード TLP Headder 内にコマンドタイプやアドレス等が格納される TLP データリンクレイヤ Slide Ref -15
PCI Express データリンクレイヤ概要 データリンクレイヤの主な機能 トランザクションレイヤから受け取ったパケットにシーケンスナンバーと LCRC を付けて PHY レイヤに渡す PHY レイヤから受け取ったパケットのシーケンスナンバーと LCRC の確認 フローコントロール 円滑に送受信するために 受信側のバッファの空き状況を確認 パケットの送受信確認 ACK/NAK およびリンク マネージメント用パケットの生成 ACK : シーケンスナンバーと共に送信し そのパケットまでを正常に受信できたことを示す NAK : シーケンスナンバーと共に送信し そのパケットが正常に受信できなかったことを示す PHY レイヤへ データリンクレイヤでのパケット生成 Slide Ref -16
PCI Express PHY レイヤ概要 PHY レイヤの主な機能 SERDES による高速データ伝送 -- 複数のレーン ( チャネル ) を最大 32 本まとめて 1 つのリンクを構成 -- リンクに含まれるレーン数により x1/x2/ /x32 リンクと表現する -- レーン数を増やすことで必要なバンド幅を容易に確保できる Logical サブブロックと Electorical サブブロックの 2 つから構成される Slide Ref -17
PHY レイヤ複数デバイスによるソリューション 外付け SERDES を使用する場合のため PHY ブロックを分割し複数デバイスで PHY レイヤを実現するための仕様 PIPE が定義されている Logical サブブロック PIPE PHY Interface For The PCI Express Architecture MAC Physical Coding Sublayer (PCS) PIPE Interface Electorical サブブロック Physical Media Attachment Layer (PMA) Tx Rx Channel Slide Ref -18
PCI Express カードスロット カードのレーン数とスロットのサポートするレーン数が一致する必要はない カードより多いレーン数をサポートするスロットにもインストール可能 スロットに何レーンのカードが刺さっているかは 起動時にデバイス間で自動的に認識 Slide Ref -19
アジェンダ PCI Expressの概要とPCIとの違い PCIからPCI Expressへの移行の必要性およびメリット 各レイヤの概要 通信品質を高めるためのPHYレイヤの機能 Lattice FPGAによるPCI Expressソリューション Slide Ref -20
PHY レイヤの機能 PHY レイヤは大きく 2 つに分類される Logical サブブロックの要求仕様 データのストライピング スクランブル / デスクランブル 8B10B エンコーディング / デコーディング クロックトレランス リンク イニシャライゼーション Electrical サブブロックの要求仕様 データとクロックリカバリ リファレンスクロック誤差 (±300ppm) 周波数拡散クロックサポート AC カップリング レシーバ検出 エレクトリカル アイドル検出 / 生成 ESD & ショート回路の保護 ビーコンの送信と検出 伝送損失 デ エンファシス アイダイアグラム ( 送信側 ) Slide Ref -21
ストライピング データリンクレイヤから受け取ったパケットを各レーンに分配 Byte7 Byte6 Byte5 Byte4 Byte3 Byte2 Byte1 Byte0 x4 ストライピング Byte8 Byte10 Byte11 Byte9 Byte4 Byte6 Byte7 Byte5 Byte0 Byte2 Byte3 Byte1 Lane0 Scrambler Lane1 Scrambler Lane2 Scrambler Lane3 Scrambler Slide Ref -22
スクランブル / デスクランブル 機能データの乱雑化 LFSR(Linear Feedback Shift Register) による擬似ランダムパターンと送信データの XOR 論理を出力する なお スクランブル対象は通常データのみで K キャラクタや特定のオーダーセット等 (SKIP/TS1/TS2 等 ) は対象外 PCI Express Base Spacification より抜粋 Slide Ref -23
スクランブル / デスクランブルの目的 なぜ必要か? EMI(Erectro Magnetic Interference : 電磁妨害 ) 対策 同じデータの繰り返しが続くと 特定の周波数ノイズが大きくなる 例 : パケットのペイロードが 0 もしくは 1 の連続だった場合 スクランブルしなくても 8B10B された 0/1 の混ざったパターンが出力される しかし 同じデータパターンの繰り返しなり結果として特定の周波数ノイズが増大する Slide Ref -24
8B10B エンコーディング / デコーディング 機能送信データで同じレベルが長く続かないように 8bit データを 10bit データに変換する 8B10B でエンコードされたデータは 6bit 以上同じレベルが連続しない エンコードされたデータには RD(Running Disparity)+/- がある 送信データに依存して 0/1 の数に大きな差が出ないようにこれを自動的に切り替え 0/1 の数のバランス (DC バランス ) を調整する 8B10B 変換例 Slide Ref -25
8B10B の必要性 なぜ必要か? 理由 1 SERDES の受信回路は 受信データのトグルからクロックを再生させる 従って 長い期間 0 または 1 が連続すると正確にクロックを再生できない 理由 2 データを適度にトグルさせることにより 送信データに依存する Jitter (Data Depentent Jitter) を小さくするため 理由 3 シリアル化したデータの何処から何処までが 1 ワード (10bit) なのかを識別するため 8B10B されたデータの中には特殊なコード (K キャラクタ ) が含まれており 受信回路はそれを目印にデータの境目を決める Slide Ref -26
クロックトレランス 機能送受信の両デバイス間でのシステムクロック周波数のズレを吸収するための機能 送信側デバイスは 1180~1538 シンボル (byte) に 1 度 必ず送信データ内に SKIP オーダーセットを挿入する 受信側デバイスは 受信したデータレートと自身の処理できるデータレートを考慮し この SKIP オーダーセットの伸張を行うことで 両デバイス間のデータレートのズレを ±300ppm まで吸収する SKIP オーダーセット COM SKP SKP SKP K28.5 K28.0 K28.0 K28.0 送信側は必ず 4byte Slide Ref -27
クロックトレランスの実現 受信側物理層 SERDES Rx クロックトレランス (FIFO) etc 受信データから再生したクロック ( 送信側のシステムクロック ) Packet1 SERDES 受信データ SKP SKP SKP COM 受信側システムクロック Packet0 SKIP オーダーセット : 送信側は必ず 4byte Packet1 クロックトレランス回路からの出力データ ( 受信側システムクロックが早い場合 ) SKP SKP SKP SKP COM Packet0 Packet1 クロックトレランス回路からの出力データ ( 受信側システムクロックが早い場合 ) SKP SKP COM Packet0 Slide Ref -28
リンク イニシャライゼーション 機能リセット解除後に Tx 側はトレーニングシーケンス オーダーセット (TS1/TS2) を送信する 受信側はこのトレーニングパターンで CDR を行う また 受信側はこのオーダーセットから情報を抽出し コンフィグレーションを行う リンクイニシャライゼーションでは以下の検出および対応処理がおこなわれる 差動極性 リンクのデータレート (Gen1 : 2.5Gbps, Gen2 : 5.0Gbps) リンクのレーン数 レーン番号 レーン間デスキュー Slide Ref -29
トレーニングシーケンス オーダーセット PCI Express 1.1 の TS 仕様 Slide Ref -30
リンク イニシャライゼーション中の処理 (1) データレート ネゴシエーション全てのデバイス (Gen1/2) で 初めは 2.5Gbps のトレーニングシーケンスを送信 Gen2 はネゴシエーションが終わってから 5.0Gbps に変更 差動極性の選択差動バッファの極性が反転していても それを自動的に検出し受信側で受信データを反転させる TS1 オーダーセットのシンボル 6~15 の値は常に固定 反転していた場合 8B10B デコードすると全く別の値になる (D10.2 ではなく D21.5 が検出される ) トランスミッタ レシーバ トランスミッタ + + + - - - レシーバ - + Normal Reverse Slide Ref -31
リンク イニシャライゼーション中の処理 (2) リンクおよびレーンス数検出 PCI Express ではカードスロットのレーン数とカードエッジのレーン数が一致しなくてもインストールできる このため 接続されているデバイス同士で接続情報を確認する必要がある レーン番号検出デバイスによっては接続するとレーンの並び順がトランスミッタ / レシーバで反転していることもある オーダーセットからレーン番号を抽出し 回路的にレーン番号を切り替える トランスミッタレシーバ Lane0 Lane3 Lane1 Lane2 Lane2 Lane1 Lane3 Lane0 x4 リンクの Lane Reverse Slide Ref -32
リンク イニシャライゼーション中の処理 (3) レーン間デ スキューレシーバ側ではレーン間でデータの受信にスキューが生じる イニシャライゼーション中にこのスキューを吸収する設定を行う COM(K28.5) キャラクタを基準にそろえる Lane0 Rx Lane1 Rx Lane2 Rx Lane3 Rx TS1/TS2 COM TS1/TS2 TS1/TS2 TS1/TS2 COM COM COM Delay Delay Delay Delay TS1/TS2 TS1/TS2 TS1/TS2 TS1/TS2 COM COM COM COM Slide Ref -33
リンク イニシャライゼーションの必要性 なぜ必要か? PCI Express ではボード上の配線や接続性の自由度を高めるための仕様となっている このため 接続されているデバイス同士で接続情報を確認する必要がある Slide Ref -34
クロック データリカバリ 回路例 : カードエッジから供給される 100MHz を PLL で 25 逓倍し 2.5GHz を生成 このクロックからさらに位相のことなる 8 つのクロックを生成し もっとも安定してデータをラッチできるクロックを選択 シリアルデータ (2.5Gbps) 位相選択回路 同期化されたシリアルデータ 選択された 2.5GHz クロック Phase Gen Phase0 clock Phase1 clock Phase7 clock リファレンスクロック (100MHz: カードエッジから供給 ) PLL 2.5GHz 1/8 サイクル Slide Ref -35
AC カップリング トランスミッタ側に 75~200nF のコンデンサを接続する これにより トランスミッタ / レシーバ双方の DC レベルの差を気にせず接続できる Slide Ref -36
レシーバ検出 トランスミッタ側にはトレーニングシーケンスを開始する前に レシーバが接続されているかどうか検出する 起動時のトランスミッタ コモン電圧の立ち上がり時間で検出 レシーバが接続されていれば AC カップリング用のコンデンサ Ctx を充電する必要があるので コモン電圧の立ち上がりが遅くなる レシーバが接続されていなければ AC カップリング用のコンデンサ Ctx を充電する必要がないので トランスミッタのコモン電圧が早く立ち上がる Slide Ref -37
デ エンファシス 機能 2bit 以上同じ極性のデータが連続する場合 2bit 目以降のデータの振幅を抑える (-3.5dB) ことにより 受信側でのジッタを小さくする Slide Ref -38
デ エンファシスの必要性 なぜ必要か? 伝送距離が長くなると 1UI 分のデータ送信では 受信側で十分にアイが開かなくなる そしてこれがジッタの一因となる デ エンファシス無し 1/1 1/0 0/1 0/0 送信波形 受信波形 デ エンファシス有り jitter 送信波形 受信波形 Slide Ref -39
アジェンダ PCI Expressの概要とPCIとの違い PCIからPCI Expressへの移行の必要性およびメリット 各レイヤの概要 通信品質を高めるためのPHYレイヤの機能 Lattice FPGAによるPCI Expressソリューション Slide Ref -40
LatticeECP2M のご紹介 低コスト LUT ベースの FPGA 19K~ 95K LUT4 144 ~ 601 ユーザー I/O 自由度の高い sysio TM バッファ LVCMOS 33/25/18/15/12, PCI SSTL3/2/18 HSTL15 HSTL18 Bus-LVDS, MLVDS, LVPECL & LVDS sysdsp TM 高性能演算回路 24 ~ 168 個の 18x18 乗算器 sysmem TM ブロックメモリ容量 1.2Mb ~ 5.3Mb sysclock TM PLL と DLL コンフィグレーション対応を充実 SPIフラッシュメモリのサポート デュアルブート機能をサポート 組み込み SERDES 最大 16 channels 270Mbps~3.4Gbpsまでをサポート Slide Ref -41
LatticeECP2M ファミリラインアップ 機能 ECP2M 20 35 50 70 100 LUT 数 (K) 19 34 48 67 95 18x18 乗算器数 24 32 88 96 168 分散メモリ (Kbits) 41 71 101 145 202 EBR メモリブロック数 66 114 225 246 288 EBR メモリ総サイズ (Kbits) 1217 2101 4147 4534 5308 PLL 数 / DLL 数 8/2 8/2 8/2 8/2 8/2 パッケージ SERDES/IO 256-ball fpbga (17x17mm) 484-ball fpbga (23x23mm) 4/144 4/301 4/301 4/287 672-ball fpbga (27x27mm) 4/411 8/387 900-ball fpbga (31x31mm) 8/457 16/449 16/457 1156-ball fpbga (35x35mm) 16/601 Slide Ref -42
LatticeECP2M SERDES の特徴 Jitter 特性 (PRBS 2 7-1 で測定 ) Tx Jitter : 0.24UI (Typical @ 2.5 Gbps) Rx Jitter 耐性 : 0.8UI (Typical @ 2.5Gbps) 低消費電力 チャネル当り 90mW (Typical @ 2.5Gbps) 送信プリエンファシス機能 ( デエンファシスと等価 ) 4 段階設定 (0%, 16%, 32%, 48%) 受信イコライザ機能 3 段階設定 (short, medium, long) レシーバ検出機能内蔵 Slide Ref -43
内蔵 PCS での PCI Express PHY レイヤサポート ハードウエアでサポートされる機能 シリアライザ / デシリアライザ 極性選択 8B10B エンコード / デコード クロックトレランス (SKIP オーダーセットの処理 ) Slide Ref -44
Thank You! より詳細な情報などは下記を参照下さい 弊社ホームページ http://www.latticesemi.co.jp Slide Ref -45