5 part II 2008630 6/30/2008 1 SR (latch) 1(2 22, ( SR S SR 1 SR SR,0, 6/30/2008 2 1
T 6/30/2008 3 (a)(x,y) (1,1) (0,0) X Y XOR S (S,R)(0,1) (0,0) (0,1) (b) AND (a) R YX XOR AND (S,R)(1,1) (c) (b) (c) 6/30/2008 4 2
フリップフロップ 同期回路メモリ素子 XOR フリップフロップ 決まった周期の連続したパルス クロック を用いたタイミング 調整によりハザードを解決す るメモリ素子 クロック 同期型回路 X Y R AND Valid Valid FF activated at Ti X Y S R Invalid エッジトリガ型フリッププロップ クロックの立ち上がり または 6/30/2008 計算機工学 立ち下がりで動作 S CLK FF activatedat Ti+1 Data held CLK サンプリングポイントTi Ti+1 5 SR-フリップフロップ(SR-FF)の論理的記述 SRフリップフロップ 取り得る状態 状態１ ０を記憶 =0) 状態２ １を記憶 =1) 入力 S,R Ｑ 現在記憶している状 態 出力 時間的なずれを考慮して 記憶していた値と次の状 態 を区別する (a) ブロック図 クロックt クロックt+1 状態遷移 6/30/2008 計算機工学 6 3
SR-FF() SR SR SR SR SR 6/30/2008 7 SR-FF() SR-FF SR=0 = SR+R =(S+)R = (S+)+R SR=0 =SR+SR+R=S(R+R)+R =S+R 6/30/2008 8 4
JK-FF SR-FF 1 JK= = JK= = JK= = JK= = 6/30/2008 9 JK-FF) SR-FF 1 JK=0 = JK=0 = JK= = JK= = JK-FF JK J CK K 6/30/2008 10 5
JK-FFの実装 エッジトリガ型JK-FF 6/30/2008 計算機工学 11 D-FF D FF(Data Flip-Flop, または Delay Flip-Flop) 入力を内部に記憶する 入力を１クロック遅延させて出力 特性方程式 D 6/30/2008 計算機工学 12 6
T-FF(Toggle Flip-Flop) T T T+T 6/30/2008 13 SR-FF, JK-FF, T-FF, D-FF RS-FF =S+R, SR=0 JK-FF =J+K T-FF =T+T D-FF =D (Excitation Table) RS,JK,T,D?? X 6/30/2008 14 7
JK-FFD-FF JK DJK D-FF JK-FFDFF 6/30/2008 15 JK-FFT-FF 0 1 T 0 1 0 1 X X 0 1 T 0 1 X X 0 1 J=T K=T TJK CLK 6/30/2008 16 8
D-FFJK-FF JKD?? 6/30/2008 17 I. II. 2 III. IV. V. VI. FF FF 6/30/2008 18 9
(Counter) 000, 001, 010, 011, 100, 101, 110, 111, 000,... Z FF A, B, C: FF A, B,C : FF Z: 6/30/2008 19 ( 6/30/2008 20 10
D-FF D-FF 6/30/2008 21 D-FF() D-FF =D D-FFD Inputs Outputs 6/30/2008 22 11
D-FF() 6/30/2008 23 3 (8) Combinational Logic Circuit 6/30/2008 Computer Engineering 24 12
D-FFs JK-FFs JK-FF=0J(= )=1K(= ) A B C A B C J A J B J C K A K B K C 0 0 0 0 0 1 0 0 1 * * * 0 0 1 0 1 0 0 1 * * * 1 0 1 0 0 1 1 0 * 1 * 0 * 0 1 1 1 0 0 1 * * * 1 1 1 0 0 1 0 1 * 0 1 0 * * 1 0 1 1 1 0 * 1 * 0 * 1 1 1 0 1 1 1 * * 1 0 0 * 1 1 1 0 0 0 * * * 1 1 1 :Don t care 6/30/2008 Computer Engineering 25 D-FFs JK-FFs JK-FF=0J(= )=1K(= ) A B C A B C J A J B J C K A K B K C 0 0 0 0 0 1 0 0 1 * * * 0 0 1 0 1 0 0 1 * * * 1 0 1 0 0 1 1 0 * 1 * 0 * 0 1 1 1 0 0 1 * * * 1 1 1 0 0 1 0 1 * 0 1 0 * * 1 0 1 1 1 0 * 1 * 0 * 1 1 1 0 1 1 1 * * 1 0 0 * 1 1 1 0 0 0 * * * 1 1 1 :Don t care 6/30/2008 Computer Engineering 26 13
D-FFs JK-FFs JK A B C 00 01 11 10 A B C 00 01 11 10 0 0 0 * * 0 * * 0 0 = B C = B C J A K A 1 0 1 * * 1 * * 1 0 J A K A A A Z 0 0 * * 0 0 * 0 0 * J B B = C = C J B K B 1 1 * * 1 1 * 1 1 * 0 1 1 1 1 0 * * * * J C = 1 K C = 1 1 * * * * 1 1 1 1 1 CLK 1 K B J C K C B C C 6/30/2008 Computer Engineering 27 Ex. 1 1 1: 0110- Input X Output signal of detected or not. There are four states: *(initial): 00 State 0: 01 State 01: 10 State 011: 11 2 FFs needed. 6/30/2008 Computer Engineering 28 14
D-FF0110 2: ()FF D-FFDX Karnaugh Map State transition table (truth table) Logical Equations for inputs of D-FFs 6/30/2008 Computer Engineering 29 0110 6/30/2008 Computer Engineering 30 15
: D-FFs 4 D-FF4 LD=1, LD=, CLR=1, D- FF 6/30/2008 31 6/30/2008 32 16
D-FFs 4 6/30/2008 33 7/7 7/14 7/21 7/28 8/4 6/30/2008 34 17