フリップフロップ
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- ともなり りゅうとう
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1 第 3 章フリップ フロップ 大阪大学大学院情報科学研究科 今井正治 imai@ist.osaka-u.ac.jp /10/ , Masaharu Imai 1
2 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ フロップ まとめ 2005/10/ , Masaharu Imai 2
3 フリップ フロップの基本原理 (1/2) 帰還を持つインバータ回路 (1 個の場合 ) スイッチング遅延 (2 ns) を仮定 発振する H L /10/ , Masaharu Imai 3
4 フリップ フロップの基本原理 (2/2) 帰還を持つインバータ回路 (2 個の場合 ) 2 つの安定状態を持つ H L H L H L インバータの個数と安定 / 発振の関係 奇数個の場合 : 発振 偶数個の場合 : 2 つの安定状態を持つ 2005/10/ , Masaharu Imai 4
5 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ フロップ まとめ 2005/10/ , Masaharu Imai 5
6 RS フリップ フロップ (RSFF) MIL 記号 ( 出力 Q のみ ) 4043 (NAND) 4044 (NOR) R RSFF Q 動作表 R S Q Q 0 0 Q Q S Q 1 1 X X R= 1 & S= 1 は, 禁止入力 2005/10/ , Masaharu Imai 6
7 RSFF の NAND ゲートによる実現 S Q R S Q Q 0 0 Q Q R Q /10/ , Masaharu Imai 7
8 RSFF の NOR ゲートによる実現 R Q R S Q Q 0 0 Q Q S Q /10/ , Masaharu Imai 8
9 RSFF のエンティティ記述 library IEEE; use IEEE.std_logic_1164.all; entity RSFF is generic( Tpd: time := 1 ns ); port( s_in: in std_logic; r_in: in std_logic; q_out: out std_logic; qb_out: out std_logic ); end entity RSFF; 2005/10/ , Masaharu Imai 9
10 RSFF のビヘイビア記述 (1/2) architecture BEHAVIOR of RSFF is begin process( s_in, r_in ) begin if s_in = '0' and r_in = '0' then NULL; elsif s_in = '0' and r_in = '1' then q_out <= '0'; qb_out <= '1'; elsif s_in = '1' and r_in = '0' then q_out <= '1'; qb_out <= '0'; 2005/10/ , Masaharu Imai 10
11 RSFF のビヘイビア記述 (2/2) else q_out <= 'X'; qb_out <= 'X'; end if; end process; end architecture BEHAVIOR; 2005/10/ , Masaharu Imai 11
12 RSFF のデータフロー記述 (NAND ゲートによる実装 ) architecture DF_NAND of RSFF is signal temp1, temp2: std_logic; begin temp1 <= ( not s_in ) nand temp2 after Tpd; temp2 <= ( not r_in ) nand temp1 after Tpd; q_out <= temp1; qb_out <= temp2; end architecture DF_NAND; S Q R Q 2005/10/ , Masaharu Imai 12
13 RSFF のデータフロー記述 (NOR ゲートによる実装 ) architecture DF_NOR of RSFF is signal temp1, temp2: std_logic; begin temp1 <= r_in nor temp2 after Tpd; temp2 <= s_in nor temp1 after Tpd; q_out <= temp1; qb_out <= temp2; end architecture DF_NOR; R Q S Q 2005/10/ , Masaharu Imai 13
14 RSFF の動作 set hold rst hold set inh hold rst inh hold S Q NAND R Q NAND Q NOR Q NOR /10/ , Masaharu Imai 14
15 RSFF への 禁止入力 について (S, R) = ( 1, 1 ) は 禁止入力 (S, R) = ( 1, 1 ) が入力されると, 出力は (Q, Q) = ( 1, 1 ) または ( 0, 0 ) となる 禁止入力自体には大きな問題はない むしろ, 禁止入力の直後に (S, R) = ( 0, 0 ) が入力されると回路が発振することが問題 2005/10/ , Masaharu Imai 15
16 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ フロップ まとめ 2005/10/ , Masaharu Imai 16
17 D ラッチ (D Latch) MIL 記号 7475, 7477 など 4042, 4508 D Latch D Q 真理値表 G D Q Q 0 0 Q Q 0 1 Q Q G Q 別名 : トランスペアレント ラッチ 2005/10/ , Masaharu Imai 17
18 D ラッチの等価回路 D Q G Q 2005/10/ , Masaharu Imai 18
19 D ラッチの動作 1G の値が 1 の間,D の値をそのまま出力する (3D の値は筒抜けになる ) 2G の値が 1 から 0 に変化すると, その時の D の値が保持される D G Q 2005/10/ , Masaharu Imai 19
20 D ラッチのエンティティ記述 library ieee; use ieee.std_logic_1164.all; entity D_LATCH is generic( Tpd_lh: time := 2 ns; -- Rising Delay ( '0' to '1' ) Tpd_hl: time := 4 ns -- Falling Delay ( '1' to '0' ) ); port ( en: in std_logic; d_in: in std_logic; q_out: out std_logic ); end entity D_LATCH; 2005/10/ , Masaharu Imai 20
21 D ラッチのビヘイビア記述 (1/2) architecture BEHAVIOR of D_LATCH is begin P1: process( en, d_in ) variable q_nxt: std_logic; begin if en = '1' then q_nxt := d_in; end if; 2005/10/ , Masaharu Imai 21
22 D ラッチのビヘイビア記述 (2/2) if q_nxt = '1' then q_out <= q_nxt after Tpd_lh; else q_out <= q_nxt after Tpd_hl; end if; end process P1; end architecture BEHAVIOR; 2005/10/ , Masaharu Imai 22
23 D ラッチのデータフロー記述 architecture DATA_FLOW of D_LATCH is constant DELAY: time := 1 ns; signal temp1, temp2, temp3, temp4: std_logic; begin temp1 <= en nand d_in after DELAY; temp2 <= en nand not d_in after DELAY; temp3 <= temp1 nand temp4 after DELAY; temp4 <= temp2 nand temp3 after DELAY; q_out <= temp3; end architecture DATA_FLOW; 2005/10/ , Masaharu Imai 23
24 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ フロップ まとめ 2005/10/ , Masaharu Imai 24
25 D フリップ フロップ (DFF) MIL 記号 7474, など 4013 CK の端子の 印はエッジトリガー型である事を表す PR,CLR の 印は, Low Active である事を表す DFF PR D Q CK Q CLR 2005/10/ , Masaharu Imai 25
26 DFF の動作表 入力 出力 CLOCK D PRESET CLEAR Q Q Q 0 Q /10/ , Masaharu Imai 26
27 DFF のエンティティ記述 library ieee; use ieee.std_logic_1164.all; entity DFF is port ( clock: in std_logic; pr_b: in std_logic; -- preset cl_b: in std_logic; -- clear d_in: in std_logic; q_out: out std_logic; qb_out: out std_logic ); end entity DFF; 2005/10/ , Masaharu Imai 27
28 DFF のビヘイビア記述 (1/2) architecture BEH_PE_ASR of DFF is begin P1: process( clock, preset, clear ) variable q_nxt, qb_nxt: std_logic; begin if pr_b = 0' and cl_b = 0' then q_nxt := '1'; qb_nxt := '1'; elsif pr_b = 0' then q_nxt := '1'; qb_nxt := '0'; elsif cl_b = 0' then q_nxt := '0'; qb_nxt := '1'; 2005/10/ , Masaharu Imai 28
29 DFF のビヘイビア記述 (2/2) elsif rising_edge( clock ) then q_nxt := d_in; qb_nxt := not d_in; end if; if q_nxt = '1' then q_out <= q_nxt after Tpd_lh; else q_out <= q_nxt after Tpd_hl; end if; end process P1; end architecture BEH_PE_ASR; 2005/10/ , Masaharu Imai 29
30 エッジトリガーの原理 Step 1 Step 2 Step /10/ , Masaharu Imai 30
31 D ラッチを用いた DFF の構成 マスタースレーブ データ ロックアウト型 m_out d_in D Q D Q q_out G Q G Q clock clk_b 2005/10/ , Masaharu Imai 31
32 D ラッチを用いた DFF の実現 (1) library ieee; use ieee.std_logic_1164.all; use work.all; entity DFF_MS is generic( Tpd_lh: time := 2 ns; -- Rising Delay ( '0' to '1' ) Tpd_hl: time := 4 ns ); -- Falling Delay ( '1' to '0' ) port ( clock: in std_logic; d_in: in std_logic; q_out: out std_logic ); end entity DFF_MS; 2005/10/ , Masaharu Imai 32
33 D ラッチを用いた DFF の実現 (2) architecture STRUCTURE of DFF_MS is component D_LATCH is port ( sel: in std_logic; d_in: in std_logic; q_out: out std_logic ); end component D_LATCH; signal clk_b: std_logic; signal m_out: std_logic; for M_LAT: D_LATCH use entity work.d_latch( DATA_FLOW ); for S_LAT: D_LATCH use entity work.d_latch( DATA_FLOW ); 2005/10/ , Masaharu Imai 33
34 D ラッチを用いた DFF の実現 (3) begin clk_b <= not clock; M_LAT: D_LATCH port map( en => clk_b, d_in => d_in, q_out => m_out ); S_LAT: D_LATCH port map( en => clock, d_in => m_out, q_out => q_out ); end architecture STRUCTURE; 2005/10/ , Masaharu Imai 34
35 DFF の動作 clock clk_b d_in m_out d_out 2005/10/ , Masaharu Imai 35
36 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ フロップ まとめ 2005/10/ , Masaharu Imai 36
37 JK フリップ フロップ (JKFF) MIL 記号 7473, 7476 など 4027, 4095, 4096 JKFF J CK PR Q K CLR Q 2005/10/ , Masaharu Imai 37
38 JKFF の動作表 J K preset clear clock Q Q Q Q Q Q Q Q /10/ , Masaharu Imai 38
39 JKFF のエンティティ記述 library ieee; use ieee.std_logic_1164.all; entity JKFF is port ( clock: in std_logic; pr_b: in std_logic; clr_b: in std_logic; J_in: in std_logic; K_in: in std_logic; Q_out: out std_logic; Qb_out: out std_logic ); end entity JKFF; 2005/10/ , Masaharu Imai 39
40 JKFF のビヘイビア記述 (1/4) architecture BEAVIOR of JKFF is begin P1: process( clock, pr_b, clr_b ) variable q_nxt: std_logic; variable qb_nxt: std_logic; variable q_tmp: std_logic; begin 2005/10/ , Masaharu Imai 40
41 JKFF のビヘイビア記述 (2/4) if pr_b = 0' and clr_b = 0' then -- Preset & Clear q_nxt := '1'; qb_nxt := '1'; elsif pr_b = 0' and clr_b = 1 then -- Preset q_nxt := 1'; qb_nxt := 0'; elsif pr_b = 1 and clr_b = 0' then -- Clear q_nxt := 0'; qb_nxt := 1'; elsif pr_b = 1 and clr_b = 1' then -- Normal Action 2005/10/ , Masaharu Imai 41
42 JKFF のビヘイビア記述 (3/4) if falling_edge( clock ) then -- Load New Data or Toggle if j_in = '0' and k_in = '0' then -- No Change NULL; elsif j_in = '0' and k_in = '1' then-- Set 0 q_nxt := '0'; qb_nxt := '1'; elsif j_in = '1' and k_in = '0' then -- Set 1 q_nxt := '1'; qb_nxt := '0'; elsif j_in = '1' and k_in = '1' then -- Toggle q_tmp := q_nxt; q_nxt := qb_nxt; qb_nxt := q_tmp; end if; end if; 2005/10/ , Masaharu Imai 42
43 JKFF のビヘイビア記述 (4/4) else q_nxt qb_nxt end if; end if; := 'X'; := 'X'; -- Unexpected Control Signals q_out <= q_nxt; qb_out<= qb_nxt; end process P1; end architecture BEH_ARS; 2005/10/ , Masaharu Imai 43
44 DFF を用いた JKFF の実現 J K CK D Q DFF CK Q 2005/10/ , Masaharu Imai 44
45 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ フロップ まとめ 2005/10/ , Masaharu Imai 45
46 T フリップ フロップ (TFF) 入力パルスが入るたびに出力が反転 エッジ トリガー タイプ TFF T Q CLR CLR T Q 0 ー 0 1 Q 2005/10/ , Masaharu Imai 46
47 TFF の動作 clr_b T Q ns 2005/10/ , Masaharu Imai 47
48 TFF のエンティティ記述 library ieee; use ieee.std_logic_1164.all; entity TFF is port ( clr_b: in std_logic; T_in: in std_logic; Q_out: out std_logic ); end entity TFF; 2005/10/ , Masaharu Imai 48
49 TFF のビヘイビア記述 (1/2) architecture BEHAVIOR of TFF is begin P1: process( clr_b, T_in ) variable d_nxt: std_logic; begin if clr_b = 0' then -- Clear d_nxt := '0'; elsif clr_b = 1 then if rising_edge( T_in ) then d_nxt := not d_nxt; end if; -- Normal Action -- Toggle 2005/10/ , Masaharu Imai 49
50 TFF のビヘイビア記述 (1/2) else end if; d_nxt := X ; -- Unexpected Control Signal Q_out <= d_nxt; end process P1; end architecture BEHAVIOR; 2005/10/ , Masaharu Imai 50
51 DFF による TFF の実現 T_in clear D Q DFF CK Q CLR Q_out 2005/10/ , Masaharu Imai 51
52 DFF を用いた TFF の動作 clr_b T_in Q_out Qb_out D_in ns 2005/10/ , Masaharu Imai 52
53 JKFF による TFF の実現方法 (1) JKFF 1 J Q Q_out T_in CK 1 K CLR Q clear 2005/10/ , Masaharu Imai 53
54 JKFF による TFF の実現方法 (2) JKFF T_in clear J CK K CLR Q Q Q_out 2005/10/ , Masaharu Imai 54
55 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ フロップ まとめ 2005/10/ , Masaharu Imai 55
56 まとめ (1/2) フリップ フロップの基本原理は, 帰還を持つインバータ回路. RS フリップ フロップは,NAND ゲートまたは NOR ゲートによって実現できる. RS フリップ フロップは禁止入力を持つ. D ラッチは, レベルセンシティブな記憶素子. D フリップ フロップは, クロック信号のエッジでトリガーされる記憶素子. 2005/10/ , Masaharu Imai 56
57 まとめ (2/2) D フリップ フロップは,D ラッチを用いて実現できる. JK フリップ フロップは,D フリップ フロップと論理ゲートを用いて実現できる. T フリップ フロップは, 入力パルスが入るたびに出力が反転する. T フリップ フロップは,D フリップまたは JK フリップ フロップを用いて実現できる. 2005/10/ , Masaharu Imai 57
1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i
1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2
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TECH_I Vol.25 改訂新版PCIデバイス設計入門
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VHDL 1040183 16 2 17 1 1 2 2 2 2 2 1 2 2 2 3 7 3 18 19 20 22 23 25 4 VHDL 27 27 8 BCD 2 27 28 REG_B 29 29 STATE 29 31 VHDL 5 VHDL 1 CPU Hardware Description Language : HDL VHDL VHSIC HDL 1 2 3 VHDL 4 3
2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE
差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである
Unconventional HDL Programming ( version) 1
Unconventional HDL Programming (20090425 version) 1 1 Introduction HDL HDL Hadware Description Language printf printf (C ) HDL 1 HDL HDL HDL HDL HDL HDL 1 2 2 2.1 VHDL 1 library ieee; 2 use ieee.std_logic_1164.all;
<4D F736F F F696E74202D FEE95F18F88979D8B5A8F702E B93C782DD8EE682E890EA97705D205B8CDD8AB B83685D>
第 4 回情報処理技術講義 コンピュータ計算の基本概念 ( 論理ハードウェア ) 60 これはなんだと思いますか? 携帯電話の開発ボードだそうです 61 ソフト開発をする人でも, ハードウェア知識は必要不可欠である コンピュータの最も基本的要素は論理電子回路であるその中でも以下の3 素子が基本となる (AN, ORは組合して作れる ) NOT NAN NOR 注意 :MOS トランジスタによる実現
Microsoft PowerPoint - LogicCircuits11note.ppt [互換モード]
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論理回路 第 回多状態順序回路の設計 http://www.info.kindai.ac.jp/lc 38 号館 4 階 N4 内線 5459 takasii@info.kindai.ac.jp 不完全指定論理関数と完全指定論理関数 2 n 個の状態を持つ (n 個の FF を持つ ) 論理関数に対して 定義 3. ( 不完全指定論理関数 ) ある状態に対する状態遷移関数, 出力関数が定義されていない論理関数
Verilog HDL による回路設計記述
Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995
------------------------------------------------------------------------------------------------------- 1 --------------------------------------------
------------------------------------------------------------------------------------------------------- 1 -------------------------------------------------------------------------- 2 -----------------------------------------------------------------------------
VHDL
VHDL 4 4 3 3 6 6 6 9 4 8 5 9 5 5 6 9 3 3 3 35 36 37 38 FIRIIR A/D D/A NOSCOS LSI FIR IIR x a x a a ; ; H a H T j e T j e T j T a j T a T j T a e a H e H T j sin cos sin cos T j I T j R T a e H T a e H
デザインパフォーマンス向上のためのHDLコーディング法
WP231 (1.1) 2006 1 6 HDL FPGA TL TL 100MHz 400MHz HDL FPGA FPGA 2005 2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,
Microsoft PowerPoint - 3.3タイミング制御.pptx
3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード
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isplever CLASIC 1.2 Startup Manual for MACH4000 Rev.1.0 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 1 1. Page 3 2. Lattice isplever Design Flow Page 4 3. Page 5 3-1 Page 6 3-2 Page 7 3-3 Page
TULを用いたVisual ScalerとTDCの開発
TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ
TC74HC109AP/AF
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC19AP,TC74HC19AF Dual J-K Flip-Flop with Preset and Clear TC74HC19A は シリコンゲート CMOS 技術を用いた高速 CMOS JK フリップフロップです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます J および K 入力に与えられた論理レベルに従って
TC74HC112AP/AF
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC112AP,TC74HC112AF Dual J-K Flip Flop with Preset and Clear TC74HC112A は シリコンゲート CMOS 技術を用いた高速 CMOS JK フリップフロップです CMOS の特長である低い消費電流で LSTTL に匹敵する高速動作を実現できます J および K 入力に与えられた論理レベルに従って
<4D F736F F D2091B28BC68CA48B8695F18D902E646F63>
卒業研究報告 題目 LED ディスプレイ用動画表示制御回路の設計と製作 指導教員 矢野政顕教授 報告者学籍番号 : 1060237 氏名 : 田中振宇 平成 18 年 2 月 21 日 高知工科大学電子 光システム工学科 目次 第 1 章はじめに 1 第 2 章 LED ディスプレイ 2 2-1 LED(Light Emitting Diode) 2 2-1-1 LED の発光原理 2 2-1-2
Microsoft Word - TC4013BP_BF_J_P9_060601_.doc
東芝 CMOS デジタル集積回路シリコンモノリシック TC4013BP,TC4013BF TC4013BP/TC4013BF Dual D-Type Flip Flop は 2 回路の独立な D タイプ フリップフロップです DATA 入力に加えられた入力レベルはクロックパルスの立ち上がりで Q および Q 出力に伝送されます SET 入力を H RESET 入力を L にすると Q 出力は H Q
FPGA と LUPO その1
FPGA Lecture for LUPO and GTO Vol. 1 2010, 31 August (revised 2013, 19 November) H. Baba Contents FPGA の概要 LUPO の基本的な使い方 New Project Read and Write 基本的な Behavioral VHDL simulation Firmware のダウンロード FPGA
Microsoft Word - N-TM307取扱説明書.doc
Page 1 of 12 2CHGATEANDDELAYGENERATORTYPE2 N-TM307 取扱説明書 初版発行 2015 年 10 月 05 日 最新改定 2015 年 10 月 05 日 バージョン 1.00 株式会社 テクノランドコーポレーション 190-1212 東京都西多摩郡瑞穂町殿ヶ谷 902-1 電話 :042-557-7760 FAX:042-557-7727 E-mail:info@tcnland.co.jp
VBI VBI FM FM FM FM FM DARC DARC
14 2 7 2.1 2.1.1 2.1.2 2.1.3 2.1.3.1 VBI 2.1.3.2 VBI 2.1.4 2.1.5 2.1.6 10 2.FM 11 2.2.1 FM 11 2.2.2 FM 11 2.2.3FM 13 2.2.4 FM DARC 14 2.2.4.1 DARC 14 2.2.4.2 DARC 14 17 3.1 17 3.1.1 parity 17 3.1.2 18
Microsoft Word - TC74HC107AP_AF_J_P9_060201_.doc
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC17AP,TC74HC17AF Dual J-K Flip-Flop with Clear TC74HC17A は シリコンゲート CMOS 技術を用いた高速 CMOS JK フリップフロップです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます J および K 入力に与えられた論理レベルに従って クロックの立ち下がりで出力が変化します
首都大学東京 新技術説明会 日時 : 平成 27 年 9 月 25 日 ( 金 ) 場所 :JST 東京別館ホール ノイズ耐性フリップフロップの開発と 信頼性要求電子機器への応用可能性 首都大学東京システムデザイン研究科情報通信システム学域 教授 三浦幸也
首都大学東京 新技術説明会 日時 : 平成 27 年 9 月 25 日 ( 金 ) 場所 :JST 東京別館ホール ノイズ耐性フリップフロップの開発と 信頼性要求電子機器への応用可能性 首都大学東京システムデザイン研究科情報通信システム学域 教授 三浦幸也 本研究課題の背景 (1/2) ( 従来技術とその問題点 ) LSI の微細化 高速化 低電圧化 - ノイズマージンの低下化 - ノイズ ( ソフトエラー,
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東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x
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東北大学工学部機械知能 航空工学科 2018 年度クラス C3 D1 D2 D3 情報科学基礎 I 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x n ), i
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フリップフロップは 1 ビットの記憶素子です セット リセットの 2 つの状態を持っていて どちらの状態になっているかで情報を記憶します 計算機基礎を取っている方は機能面の働きは理解していると思います ここでは内部構造 STA(Static Timing Analysis) をやります 思い出して関連付けてください 1 最も簡単な記憶回路は NOT ゲートを 2 つ用意して 出力を互いの入力に繋ぎます
Microsoft Word - 19-d代 試é¨fi 解ç�fl.docx
2019 年度ディジタル代数期末試験解答例 再評価試験は期末試験と同程度の難しさである. しっかり準備して受けるように. 1. アドレスが 4 バイトで表わされた画像処理専用プロセッサが幾つかのデータを吐き出して停まってしまった. そのデータの 1 つはレジスタ R0 の中身で,16 進表示すると (BD80) 16 であった. このデータに関して, 以下の問に対する回答を対応する箱内に書け. (1)
ブロック図 真理値表 入力出力 OUTn (t = n) CLOCK LATCH ENABLE SERIAL-IN OUT 0 OUT 7 OUT 15 SERIAL OUT H L D n D n D n 7 D n 15 D n 15 L L D n No Change D n 15 ( 注 )
東芝 Bi CMOS 集積回路シリコンモノリシック TB62706BN,TB62706BF TB62706BN/BF 16 ビット定電流 LED ドライバ TB62706BN TB62706BF は 16 ビットの電流値を可変可能な定電流回路と これをオン オフ制御する 16 ビットシフトレジスタ ラッチおよびゲート回路から構成された定電流 LED ドライバです ( アノードコモン ) Bi CMOS
VelilogHDL 回路を「言語」で記述する
2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4
HD74LS74A データシート
ual -typ Positiv dg-triggrd Flip-Flops (with Prst and Clar) データシート は, ダイレクトクリア, ダイレクトプリセットおよびコンプリメンタリ出力, によって構成されており, 入力データは, クロックパルスの立ち上がりエッジで出力に伝達されます 特長 発注型名 R04S002JJ0300 (Prvious: RJJ030560-0200)
ブロック図 真理値表 STEP CLOCK LATCH ENABLE SERIAL IN OUT 0 OUT5 OUT 7 SERIAL OUT 1 UP H L D n D n D n 5 D n 7 D n 7 2 UP L L D n+1 No change D n 6 3 UP H L D
東芝 Bi CMOS 集積回路シリコンモノリシック TB62705CP/CF/CFN TB62705CP,TB62705CF,TB62705CFN 8 ビット定電流 LED ドライバ TB62705CP / CF / CFN は 8 ビットの電流値を可変可能な定電流回路と これをオン オフ制御する 8 ビットシフトレジスタ ラッチおよびゲート回路から構成された定電流 LED ドライバです ( アノードコモン
CMOS リニアイメージセンサ用駆動回路 C10808 シリーズ 蓄積時間の可変機能付き 高精度駆動回路 C10808 シリーズは 電流出力タイプ CMOS リニアイメージセンサ S10111~S10114 シリーズ S10121~S10124 シリーズ (-01) 用に設計された駆動回路です セン
蓄積時間の可変機能付き 高精度駆動回路 は 電流出力タイプ CMOS リニアイメージセンサ S10111~S10114 シリーズ S10121~S10124 シリーズ (-01) 用に設計された駆動回路です センサの駆動に必要な各種タイミング信号を供給し センサからのアナログビデオ信号 を低ノイズで信号処理します 2 種類の外部制御信号 ( スタート クロック ) と 2 種類の電源 (±15 )
<4D F736F F F696E74202D C190DD B A CB48D65208E DC58F49205B8CDD8AB B83685D>
今さら聞けない高位合成 ~ 一から学ぶ高位合成 ~ シャープ株式会社電子デバイス事業本部副参事山田晃久 1 ハードウェア設計と抽象度 要求仕様 動作仕様設計制約 ( コスト 性能 消費電力 ) システムの実現方式を決定システム設計 ( 動作レベル設計 ) ( アーキテクチャ アルゴリズム ) システム分割 (HW/SW) 機能ブロック RTL 記述 機能設計 (RTL 設計 ) 論理合成 ハードウェアの処理を設計
報告書
1 2 3 4 5 6 7 or 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 2.65 2.45 2.31 2.30 2.29 1.95 1.79 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 60 55 60 75 25 23 6064 65 60 1015
Microsoft PowerPoint pptx
3.2 スイッチングの方法 1 電源の回路図表記 電源ラインの記号 GND ラインの記号 シミュレーションしない場合は 省略してよい ポイント : 実際には V CC と GND 配線が必要だが 線を描かないですっきりした表記にする 複数の電源電圧を使用する回路もあるので 電源ラインには V CC などのラベルを付ける 2 LED のスイッチング回路 LED の明るさを MCU( マイコン ) で制御する回路
LSI LSI 2
LSI LSI 2 P=CV 2 F 3 4 5 EDA Electric Design Automation) LSI CAD Computer Aided Design) Verilog Verify Logic VHDL VHSIC Description Language) SystemC C SFL Structured Functional description Language) NTT
untitled
Verilog HDL Verilog HDL VerilogHDL veriloghdl / CPLD , 1bit 2 MUX 5 D,E) always) module MUX(out, a, b, sel); output out; input a, b, sel; A) IF module MUX(out, a, b, sel); output out; input a, b, sel;
untitled
13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
パルス波高値計測回路の製作
パルス波高値計測回路の製作 吉田久史 豊田朋範 自然科学研究機構分子科学研究所装置開発室 概要極端紫外光実験施設 (UVSOR) の自由電子レーザー (FEL) 実験において 透過型光強度モニターからのパルス信号の波高値を計測するための電子回路が必要となった この情報は最終的に電子分光装置で使用する TDC(Time to Digital Converter) により時間情報としてパソコンに取り込みたいという要望が有り
Microsoft Word - 論理回路10.doc
2. 論理設計 () 組合せ回路. 概説 表 SCII コードの例 アナログ装置では量や数を 電圧の大きさ や 針の振れる角度 などで表現している それに対して, 進 2 進 6 進 英数文字 コンピュータなどのディジタル装置では量や数を2 35 23 # 進数で符号化し, 表現している 我々人間は数を符 号化するために 2 9 という 通りの文字を用いているが, ディジタル装置の中では 47 48
- - http://168iroha.net 018 10 14 i 1 1 1.1.................................................... 1 1.................................................... 7.1................................................
HW-Slides-04.ppt
ハードウェア実験 組み込みシステム入門第 4 回 2012 年 10 月 11 日 IC TRAINER の導入 2 ブレッドボードとは何か! 手引き書 P8 半田付けせずに 簡単にリード線を差し込むだけで回路の動作を調べることができるボード! 部品挿入エリアでは ABCDE が縦に裏側で接続されている! 電源ラインでは 横に接続されている! 慣例として! 赤 : + 電源! 青 :- 電源または
TC74VHC74F/FT/FK
東芝 CMOS デジタル集積回路シリコンモノリシック TC74VHC74F,TC74VHC74FT,TC74VHC74FK Dual D-Type Flip Flop with Preset and Clear TC74VHC74 は シリコンゲート CMOS 技術を用いた超高速 CMOS D タイプフリップフロップです CMOS の特長である低い消費電力で 高速ショットキ TTL に匹敵する高速動作を実現できます
Microsoft Word - TC4011BP_BF_BFT_J_P8_060601_.doc
東芝 CMOS デジタル集積回路シリコンモノリシック TC4011BP,TC4011BF,TC4011BFT TC4011BP/TC4011BF/TC4011BFT Quad 2 Input NAND Gate は 2 入力の正論理 NAND ゲートです これらのゲートの出力は すべてインバータによるバッファが付加されているため 入出力特性が改善され 負荷容量の増加による伝達時間の変動が最小限に抑えられます
Microsoft PowerPoint - 4.CMOSLogic.ppt
第 4 章 CMOS 論理回路 (1) CMOS インバータ 2008/11/18 広島大学岩田穆 1 抵抗負荷のインバータ V dd ( 正電源 ) R: 負荷抵抗 In Vin Out Vout n-mos 駆動トランジスタ グランド 2008/11/18 広島大学岩田穆 2 抵抗負荷のインバータ V gs I d Vds n-mos 駆動トランジスタ ドレイン電流 I d (n-mos) n-mosの特性
COINS 5 2.1
COINS (0501699) 20 21 2 5 1 3 1.1....................................... 3 1.2..................................... 4 1.3....................................... 4 2 COINS 5 2.1 COINS..................................
ソフトウェア基礎技術研修
算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない
TC74HC107AP/AF
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC17AP,TC74HC17AF Dual J-K Flip-Flop with Clear TC74HC17A は シリコンゲート CMOS 技術を用いた高速 CMOS JK フリップフロップです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます J および K 入力に与えられた論理レベルに従って クロックの立ち下がりで出力が変化します
Microsoft PowerPoint - アナログ電子回路3回目.pptx
アナログ電 回路 3-1 電気回路で考える素 ( 能動素 ) 抵抗 コイル コンデンサ v v v 3-2 理 学部 材料機能 学科岩 素顕 iwaya@meijo-u.ac.jp トランジスタ トランジスタとは? トランジスタの基本的な動作は? バイポーラトランジスタ JFET MOFET ( エンハンスメント型 デプレッション型 ) i R i L i C v Ri di v L dt i C
Microsoft PowerPoint - ch1.ppt
論理回路 ( 基礎 ) 法政大学 情報科学部 大森健児 参考書 論理演算 () AND,OR,NOT,XOR AND OR NOT XOR 論理演算 (2) NAND,NOR NAND NOR 前提 結論 If A then B は A が真のとき B が真であるならば この文は真であり A が偽のときは B が真であろうとなかろうとこの文は真である A が真のとき B が偽であればこの文は偽である
Report Template
MachXO2 EFB(Embedded Function Block) 1 目次 1 このドキュメントの概要 3 2 EFB の構成 4 3 EFB とハードマクロの生成と注意事項 5 3.1 EFB Enables タブの設定... 5 3.2 I2C タブの設定... 6 3.3 SPI タブの設定... 7 3.4 Timer/Counter タブの設定... 9 4 Wishbone から
(1)デジタル回路の基礎v160415
2016.4.15 訂正 p.12 4. 図, 表 4 行目 の下, 表の場合は表の下である. の 下 を 上 に訂正 第 1 回デジタル回路の基礎 1. 実験目的論理回路 (Logic circuit) はブール代数を使って論理演算を行う電気回路である. 基本的な論理演算を論理ゲート (Logic gate), または単にゲートとも呼ぶ. 基本的な論理ゲートとして AND( 論理積 ),OR( 論理和
Microsoft Word - TC4017BP_BF_J_P10_060601_.doc
東芝 CMOS デジタル集積回路シリコンモノリシック TC4017BP,TC4017BF TC4017BP/TC4017BF Decade Counter/Divider は ステージの D タイプ フリップフロップより成る 進ジョンソンカウンタで 出力を 進数に変換するためのデコーダを内蔵しています CLOCK あるいは CLOCK INHIBIT 入力に印加されたカウントパルスの数により Q0~Q9
2
WV-CW970 2 3 4 5 6 7 8 9 10 11 12 DIP SW1 ON 1 2 3 4 5 6 7 8 ON 1 2 3 4 DIP SW2 SW1 S TA RT RS485Setting SW2 13 14 q w q e 15 16 17 18 19 20 ** RS485 SETUP ** UNIT NUMBER SUB ADDRESS BAUD RATE DATA BIT
TC74HC4017AP/AF
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC4017AP,TC74HC4017AF Decade Counter/Divider TC74HC4017A は シリコンゲート CMOS 技術を用いた高速 10 進ジョンソンカウンタです CMOS の特長である低い消費電力で 等価な LSTTL に匹敵する高速動作を実現できます CK あるいは CE 入力に印加されたカウントパルスの数により
TC74HC00AP/AF
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC00AP,TC74HC00AF Quad 2-Input NAND Gate TC74HC00A は シリコンゲート CMOS 技術を用いた高速 CMOS 2 入力 NAND ゲートです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 内部回路はバッファ付きの 3 段構成であり 高い雑音余裕度と安定な出力が得られます
2
WV-CS570 2 3 4 5 6 7 8 9 10 11 12 13 q w q e 14 1 2 15 3 4 5 16 6 7 8 9 17 1 2 3 18 19 1 2 * RS485 SET UP * UNIT NUMBER SUB ADDRESS BAUD RATE DATA BIT PARITY CHECK STOP BIT X/X WAIT TIME ALARM DATA DELAY
スライド 1
第 47 回集積回路技術リテラシー研究会 2017/10/2 トリガ回路を用いた 積分型時間デジタイザ回路 佐々木優斗 小澤祐喜 小林春夫 群馬大学理工学部電子情報理工学科小林研究室学部 4 年佐々木優斗 t14304053@gunma-u.ac.jp @ 東京工業大学すずかけ台キャンパス Kobayashi Lab. Gunma University アウトライン 2/36 研究背景 従来の時間デジタイザ回路
RSA FA FA AND Booth FA FA RSA 3 4 5
RSA High-Speed Multiplication for RSA ode using Redundant Binary System 6585 6 6 RSA FA FA AND Booth FA FA RSA 3 4 5 This paper summarizes High-Speed Multiplication for RSA ode using Redundant Binary System,
ディジタル電子回路 設計演習課題
Arch 研究室スキルアップ講座 NEXYS4 による 24 時間時計 仕様書および設計例 1 実験ボード (NEXYS4) 外観 ダウンロード (USB) ケーブル接続端子 FPGA:Xilinx 社製 Artix7 XC7A100T-CSG324 7 セグメント LED8 個 LED16 個 リセット SW スライドスイッチ (16 個 ) 押しボタンスイッチ (5 個 ) 2 実験ボードブロック図
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WV-CW960 2 3 4 5 6 7 8 9 10 11 SW1 S TA RT RS485Setting SW2 DIP SW1 ON 1 2 3 4 5 6 7 8 ON 1 2 3 4 DIP SW2 12 13 q w q e 14 15 16 17 18 19 ** RS485 SETUP ** UNIT NUMBER SUB ADDRESS BAUD RATE DATA BIT PARITY
NJU72501 チャージポンプ内蔵 圧電用スイッチングドライバ 概要 NJU72501はチャージポンプ回路を内蔵し 最大で3V 入力から 18Vppで圧電サウンダを駆動することができます このチャージポンプ回路には1 倍 2 倍 3 倍昇圧切り替え機能を備えており 圧電サウンダの音量を変更すること
チャージポンプ内蔵 圧電用スイッチングドライバ 概要 はチャージポンプ回路を内蔵し 最大で3 入力から 18ppで圧電サウンダを駆動することができます このチャージポンプ回路には1 倍 2 倍 3 倍昇圧切り替え機能を備えており 圧電サウンダの音量を変更することができます また シャットダウン機能を備えており 入力信号を検出し無信号入力時には内部回路を停止することでバッテリーの長寿命化に貢献します
Taro-Basicの基礎・条件分岐（公
0. 目次 3. 条件分岐 3. 1 If 文 3. 1. 1 処理を分岐する方法 3. 1. 2 処理を 2 つに分岐する方法 3. 1. 3 処理を 3 つ以上に分岐する方法 3. 2 Select Case 文 - 1 - 3. 条件分岐 条件により ある 文 を実行したりしなかったりするとき If 文を使う たとえば ある変数の値により 奇数 と表示したり 偶数 と表示したりするような処理ができる
Cyclone III デバイス・ファミリの メモリ・ブロック
この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください Cyclone III デバイス ファミリ (Cyclone III および Cyclone III LS デバイス ) は アルテラの Cyclone III デバイス ファミリのデザインのオンチップ メモリの要件に対応するエンベデッド
Compatibility list: vTESTstudio/CANoe
1.0 および 1.1 で作成されたテストユニットは テスト内で使用されるコマンドに関わらず 必ず下記の最小バージョン以降の CANoe にて実行してください vteststudio 2.0 以上で作成されたテストユニット ( 新機能を使用していない場合 ) は それぞれに応じた最小バージョン以降の CANoe にて実行してください 下記の表にて 各バージョンに対応する要件をご確認ください vteststudio
CMOS RF 回路（アーキテクチャ）とサンプリング回路の研究
CMOS RF 回路 ( アーキテクチャ ) と サンプリング回路の研究 群馬大学工学部電気電子工学科通信処理システム工学第二研究室 974516 滝上征弥 指導教官小林春夫教授 発表内容 1.CMOS RF 回路 (a) 復調部アーキテクチャ (b) VCO 回路 ( 発振器 ) 2. サンプリング回路 (a) オシロスコープ トリガ回路 (b) CMOS コンパレータ回路 目的 無線通信システムの
プログラミングA
プログラミング A 第 5 回 場合に応じた処理 繰り返し 2019 年 5 月 13 日 東邦大学金岡晃 場合に応じた処理 1 こういうプログラムを作りたい 5 教科のテスト 100 点以上各科目の点数の合計が 100 点未満 おめでとう! これで 100 点越えのプレゼントを獲得! というメッセージを出力 残念!100 点越えのプレゼントまであと ** 点! というメッセージを出力 5 教科の点数の合計が
Microsoft PowerPoint - 集積回路工学(5)_ pptm
集積回路工学 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 2009/0/4 集積回路工学 A.Matuzawa (5MOS 論理回路の電気特性とスケーリング則 資料は松澤研のホームページ htt://c.e.titech.ac.j にあります 2009/0/4 集積回路工学 A.Matuzawa 2 インバータ回路 このようなインバータ回路をシミュレーションした 2009/0/4 集積回路工学
Design at a higher level
Meropa FAST 97 98 10 HLS, Mapping, Timing, HDL, GUI, Chip design Cadence, Synopsys, Sente, Triquest Ericsson, LSI Logic 1980 RTL RTL gates Applicability of design methodologies given constant size of
PeakVHDL Max+Plus VGA VG
2001 PC 9720002 14 2 7 4 1 5 1.1... 5 1.2... 5 1.3... 6 1.4... 6 2 7 2.1... 7 2.2... 8 2.2.1... 8 2.3... 9 2.3.1 PeakVHDL... 9 2.3.2 Max+Plus2... 9 3 VGA 10 3.1... 10 3.2 VGA... 10 3.3 VGA... 11 3.4 VGA...
VHDL-AMS Department of Electrical Engineering, Doshisha University, Tatara, Kyotanabe, Kyoto, Japan TOYOTA Motor Corporation, Susono, Shizuok
VHDL-AMS 1-3 1200 Department of Electrical Engineering, Doshisha University, Tatara, Kyotanabe, Kyoto, Japan TOYOTA Motor Corporation, Susono, Shizuoka, Japan E-mail: tkato@mail.doshisha.ac.jp E-mail:
TC74HC4060AP/AF
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC4060AP/AF TC74HC4060AP, TC74HC4060AF 14-Stage Binary Counter/Oscillator TC74HC4060A は シリコンゲート CMOS 技術を用いた高速 CMOS 14 STAGE RIPPLE CARRY BINARY COUNTER/ OSCILLATOR です CMOS
プログラミングA
プログラミング A 第 5 回 場合に応じた処理 繰り返し 2017 年 5 月 15 日 東邦大学金岡晃 前回の復習 (1) このプログラムを作成し実行してください 1 前回の復習 (2) このプログラムを作成し実行してください 2 前回の復習 (3) 3 前回の復習 演算子 代入演算子 インクリメント シフト演算子 型変換 4 場合に応じた処理 5 こういうプログラムを作りたい 5 教科のテスト
-2 外からみたプロセッサ GND VCC CLK A0 A1 A2 A3 A4 A A6 A7 A8 A9 A10 A11 A12 A13 A14 A1 A16 A17 A18 A19 D0 D1 D2 D3 D4 D D6 D7 D8 D9 D10 D11 D12 D13 D14 D1 MEMR
第 回マイクロプロセッサのしくみ マイクロプロセッサの基本的なしくみについて解説する. -1 マイクロプロセッサと周辺回路の接続 制御バス プロセッサ データ バス アドレス バス メモリ 周辺インタフェース バスの基本構成 Fig.-1 バスによる相互接続は, 現在のコンピュータシステムのハードウェアを特徴づけている. バス (Bus): 複数のユニットで共有される信号線システム内の データの通り道
スライド 1
マイコンをはじめよう 割り込みを使おう 徳島大学大学院ソシオテクノサイエンス研究部 技術専門職員辻明典 連絡先 : 770-8506 徳島市南常三島町 2-1 TEL/FAX: 088-656-7485 E-mail::a-tsuji@is.tokushima-u.ac.jp 割り込みを使おう 第 8 回 2013/9/14(Sat) 10:00 11:30 2 本日の予定 1 割り込みについて 2
Microsoft PowerPoint - 2-4_matsunaga
ソフトエラー対策用 EDA ツールの開発 九州大学大学院システム情報科学研究院松永裕介 設計ツールとフローの構築 安浦チーム対象範囲 ディペンダビリティアナライザ アーキテクチャ設計 RTL 設計 論理設計 ディペンダビリティエンハンサ ディペンダビリティアナライザ ディペンダビリティエンハンサディペンダビリティアナライザ ディペンダビリティエンハンサ 評価 解析 評価指標 設計変更 評価 解析 評価指標
Handsout3.ppt
論理の合成 HDLからの合成 n HDLから初期回路を合成する u レジスタの分離 u 二段 ( 多段 ) 論理回路への変形 n 二段論理回路の分割 n 多段論理回路への変形 n 多段論理回路の最適化 n テクノロジマッピング u 面積, 速度, 消費電力を考慮したライブラリの割当 1 レジスタの分離 process (clk) begin if clk event and clk = 1 then
橡ボーダーライン.PDF
1 ( ) ( ) 2 3 4 ( ) 5 6 7 8 9 10 11 12 13 14 ( ) 15 16 17 18 19 20 ( ) 21 22 23 24 ( ) 25 26 27 28 29 30 ( ) 31 To be or not to be 32 33 34 35 36 37 38 ( ) 39 40 41 42 43 44 45 46 47 48 ( ) 49 50 51 52
計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」
計数工学実験 / システム情報工学実験第一 ディジタル回路の基礎 ( 全 3 回 ) システム 8 研 三輪忍 参考資料 五島正裕 : ディジタル回路 ( 科目コード 400060) 講義資料 ( ググれば出てくる ) 高木直史 : 論理回路, 昭晃堂 Altera: Cyclone II FPGA スターター開発ボードリファレンス マニュアル Altera: Introduction to Quartus