PLL クイック・ガイド for Cyclone III

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としはるしもかさ
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ALTPLL メガファンクションは Cyclone シリーズ, Arria シリーズ, Stratix シリーズ, HardCopy シリーズにて利用可能です使用するデバイスによって ALTPLL のパラメータも異なりますのでご使用デバイスのデータシートを必ずご確認くださいこの資料は Quartus II の MegaWizard TM Plug-In

1 ver 年 1 月 1. はじめにアルテラ社製 FPGA デバイスにおいて PLL を実現するには ALTPLL メガファンクションを使用します ALTPLL を使用することでクロック信号を逓倍分周シフトなど簡単に調整することができます PLL で生成したクロック信号を出力専用ピンから外部のデバイスへ供給することも可能なのでシステムクロックを FPGA にて生成することも可能です ALTPLL メガファンクションは Cyclone シリーズ, Arria シリーズ, Stratix シリーズ, HardCopy シリーズにて利用可能です使用するデバイスによって ALTPLL のパラメータも異なりますのでご使用デバイスのデータシートを必ずご確認くださいこの資料は Quartus II の MegaWizard TM Plug-In Manager で Cyclone III の ALTPLL を生成する方法をご紹介しています 2. 操作方法本章では以下のフローに沿って操作方法をご紹介します 2-1. Megawizard Plug-In Manager の起動 2-2. ALTPLL ファンクションの選択 2-3. パラメータの設定 2-1. Megawizard Plug-In Manager の起動 1 2 Quartus II 上の Tool メニュー Megawizard Plug-In Manager をクリックします Create a new custom megafunction variation を選択し Next をクリックします Page 1 of 12 Altima Corporation

Parameter Settings へ進んでください ) 編集したいファイルを選択して Next をクリック 2-2.

2 補足 1 : MegaWizard Plug-In Manager にて既存のアルテラファンクションを変更すでに MegaWizard Plug-In Manager で作成済みのデザインを編集する場合は Edit an existing custom megafunction variation を選択します編集したいデザインファイルを選択し Next ボタンをクリックしますその後パラメータの編集を行います (2-3. Parameter Settings へ進んでください ) 編集したいファイルを選択して Next をクリック 2-2. ALTPLL ファンクションの選択 MegaWizard Plug-In Manager [page 2a] で以下の設定を行いますデバイスの選択出力ファイルの言語を選択出力先ディレクトリを指定出力ファイル名 ( ファンクション名 : 任意 ) を入力メガファンクションリストから Installed Plug-Ins I/O ALTPLL を選択 ver 年 1 月 Page 2 of 12 Altima Corporation

2-3. パラメータの設定以下より ALTPLL のパラメータの設定を行います ( 使用デバイスにより使用オプションレンジなどが異なりますのでご利用になるデバイスのデータシートを必ずご確認くださいまた MegaWizard Plug-In Manager 上の About Documentation

Bandwidth/SS タブ Clock switchover タブで構成されています General/Modes タブ使用するデバイススピードグレード PLL に入力するクロック周波数 PLL の種類動作モードを設定しますスピードグレードごとに PLL で生成可能なクロックの周波数が異なります

3 2-3. パラメータの設定以下より ALTPLL のパラメータの設定を行います ( 使用デバイスにより使用オプションレンジなどが異なりますのでご利用になるデバイスのデータシートを必ずご確認くださいまた MegaWizard Plug-In Manager 上の About Documentation などでも ALTPLL の詳細やユーザーガイドなどがご参照できます ) 1 Parameter Settings タブここでは Parameter Settings タブの設定をご紹介しています Parameter Settings タブは General/Modes タブ Inputs/Lock タブ Bandwidth/SS タブ Clock switchover タブで構成されています General/Modes タブ使用するデバイススピードグレード PLL に入力するクロック周波数 PLL の種類動作モードを設定しますスピードグレードごとに PLL で生成可能なクロックの周波数が異なります PLL を正しく生成するために選定デバイスのスピードグレードを設定してください各種設定後 Next をクリックしますデバイス選択使用するデバイスのスピードグレード選択入力周波数動作モードの指定 ( 次頁参照 ) ver 年 1 月 Page 3 of 12 Altima Corporation

PLL 動作モードの各種設定は以下のとおりです Use the feedback path inside the PLL In Normal Mode 入力クロックと各レジスタまでのディレイ差を最小限にします In Source-Synchronous Compensation Mode 入力クロックピンと入力データピンの位相関係を I/O レジスタのクロックポートデータポートでも保ちます

4 PLL 動作モードの各種設定は以下のとおりです Use the feedback path inside the PLL In Normal Mode 入力クロックと各レジスタまでのディレイ差を最小限にします In Source-Synchronous Compensation Mode 入力クロックピンと入力データピンの位相関係を I/O レジスタのクロックポートデータポートでも保ちます In Zero Delay Buffer Mode 入力クロック信号から CLKLK_OUT ピンに出力される信号までのディレイ差を最小限におさえます with no Compensation クロックの位相調節は行いませんがジッタパフォーマンスは改善します Create an fbin input for an external feedback (External Feedback Mode) (Cyclone III 未対応 ) Which output clock will be compensated for? 補正する PLL 出力ポートを指定します Inputs/Lock タブ PLL オプション信号 Lock 信号出力の設定をします各種設定後 Next をクリックしますオプション入力信号の設定 Lock 出力の設定 PLL のアドバンスドパラメータの設定 ver 年 1 月 Page 4 of 12 Altima Corporation

Inputs/Lock タブの各種設定は以下のとおりです Optional inputs Create a 'pllena' input to selectively enable the PLL (Cyclone III 未対応 ) Create an 'areset' input to asynchronously reset the PLL PLL

5 Inputs/Lock タブの各種設定は以下のとおりです Optional inputs Create a 'pllena' input to selectively enable the PLL (Cyclone III 未対応 ) Create an 'areset' input to asynchronously reset the PLL PLL リセット信号入力ポートをファンクションに追加します (High active) Create an 'pfdena' input to selectively enable the phase/frequency detector 位相周波数検出器 (PFD) イネーブル信号入力ポートをファンクションに追加します (High active) Lock output Create locked output PLL Lock 信号出力ポートをファンクションに追加します (PLL が Lock すると High を出力 ) Enable self-reset on loss of lock PLL の Lock が外れたとき自動的に PLL のリセットを行います Advanced PLL parameters Create output file(s) using the Advanced PLL parameters PLL のアドバンスドパラメータ (m カウンタ値 n カウンタ値など ) が出力ファイルに追記されます Bandwidth/SS タブ帯域幅とスペクトラム拡散の設定をします ( 不要な場合はデフォルト設定 ) 各種設定後 Next をクリックしますこの設定は Cyclone III は未サポート ver 年 1 月 Page 5 of 12 Altima Corporation

6 また Bandwidth 欄の各種設定は以下のとおりです How would you like to specify the bandwidth setting? Auto 帯域幅はコンパイルが決定します Preset 帯域幅を Low, Medium, High から選択します Low は PLL のジッタ除去は向上しますがロック時間が遅くなります High はロック時間が早くなりますがより多くジッタに追従します Medium は前の 2 つのオプションの中間です Custom (Cyclone III 未対応 ) Clock switchover タブ Clock Switchover 1) 機能を使用すると PLL に対して2 本のリファレンスクロックを切り替えることが可能ですこの機能はプライマリクロックが動作を停止した際にセカンダリクロックを動作させるなどデュアルクロックドメインアプリケーションに対して使用します ( 不要な場合はデフォルト設定 ) 各種設定後 Next をクリックします Clock Switchover を有効入力周波数 (inclk1) Auto/Manual の設定使用クロックの識別信号出力設定クロックのトグル確認信号出力設定 ver 年 1 月 Page 6 of 12 Altima Corporation

Clock Switchover タブの各種設定は以下のとおりです Input clock switch Create a 'clkswitch' input to manually select between the input clocks クロックをマニュアルで切り替えますまた切り替えようのコントロールポートをファンクションに追加します Allow PLL to

7 Clock Switchover タブの各種設定は以下のとおりです Input clock switch Create a 'clkswitch' input to manually select between the input clocks クロックをマニュアルで切り替えますまた切り替えようのコントロールポートをファンクションに追加します Allow PLL to automatically control the switching between input clocks オートでクロックが切り替える機能をイネーブルにします Create activeclock output to indicate the input clock begin used 出力されているクロックのソースである入力クロックの識別信号出力ポートをファンクションに追加します inclk0 が使われているときは High inclk1 が使われているときは Low に信号が遷移します Create clkbad output for each input clk クロック信号のトグル状態を表す出力ポートをファンクションに追加します (clkbad0 は inclk0 clkbad1 は inclk1 の状態を表す ) トグルしているときは Low トグルしていないときは High に信号が遷移します 1) Clock Switchover の詳細は Cyclone III Device Handbook 内の Chapter 5. Clock Networks and Plls in Cyclone III Devices をご参照ください 2 PLL Reconfiguration タブ PLL Reconfiguration タブでは PLL リコンフィギュレーション 2) に関する設定を行います 2) PLL リコンフィギュレーションの詳細は Cyclone III Device Handbook 内の Chapter 5. Clock Networks and Plls in Cyclone III Devices をご参照ください ver 年 1 月 Page 7 of 12 Altima Corporation

3 Output Clocks タブ PLL で生成するクロックの仕様を各 clk タブにて設定します出力クロックは直接周波数を入力する方法と入力クロックを元に逓倍分周比を設定する方法があります PLL インプリメントメッセージクロック出力ポートの有 / 無クロック出力の設定出力クロックのパラメータ設定 ( 以下参照 ) クロック出力の各設定は以下のとおりです Clock Tap

8 3 Output Clocks タブ PLL で生成するクロックの仕様を各 clk タブにて設定します出力クロックは直接周波数を入力する方法と入力クロックを元に逓倍分周比を設定する方法があります PLL インプリメントメッセージクロック出力ポートの有 / 無クロック出力の設定出力クロックのパラメータ設定 ( 以下参照 ) クロック出力の各設定は以下のとおりです Clock Tap Setting Enter output clock frequency 周波数を入力して設定します Enter output clock parameters 逓倍分周の値を入力して設定します Clock phase shift 出力クロックの位相シフトの設定をします Clock duty cycle (%) 出力クロックの Duty 比を設定します ver 年 1 月 Page 8 of 12 Altima Corporation

このメガファンクションを EDA Tool でファンクションシミュレーションする場合に必要なシミュレーションライブラリが表示されます ALTPLL

9 補足 2 : PLL インプリメントメッセージ PLL インプリメントメッセージから PLL にて生成可能なクロック可能かどうかを確認できますインプリメント可インプリメント不可インプリメントが不可の場合上図のように赤字でメッセージが表示されますので設定を変更してください 4 EDA タブこのメガファンクションを EDA Tool でファンクションシミュレーションする場合に必要なシミュレーションライブラリが表示されます ALTPLL をシミュレーションする場合は altera_mf ライブラリが必要です ver 年 1 月 Page 9 of 12 Altima Corporation

5 Summary サマリですまたこの操作により生成される出力ファイルを指定します ( 選択したファイルフォーマットにより出力されるファイル内容が異なります ) AHDL の場合 < ファンクション名 >.tdf : AHDL のデザインファイル < ファンクション名 >.ppf : PinPlanner インポートファイル < ファンクション名 >.

10 5 Summary サマリですまたこの操作により生成される出力ファイルを指定します ( 選択したファイルフォーマットにより出力されるファイル内容が異なります ) AHDL の場合 < ファンクション名 >.tdf : AHDL のデザインファイル < ファンクション名 >.ppf : PinPlanner インポートファイル < ファンクション名 >.inc : AHDL で呼びだす時のインクルードファイル < ファンクション名 >.cmp :VHDL で呼び出すためのコンポーネント記述 < ファンクション名 >.bsf : 回路図で呼び出すためのシンボルファイル < ファンクション名 >_inst.tdf : AHDL で呼び出したときのインスタンス記述テンプレート < ファンクション名 >_waveforms.html : サンプル波形ファイル ver 年 1 月 Page 10 of 12 Altima Corporation

11 Verilog HDL の場合 < ファンクション名 >.v : Verilog HDL のデザインファイル < ファンクション名 >.ppf : PinPlanner インポートファイル < ファンクション名 >.inc : AHDL で呼びだす時のインクルードファイル < ファンクション名 >.cmp :VHDL で呼び出すためのコンポーネント記述 < ファンクション名 >.bsf : 回路図で呼び出すためのシンボルファイル < ファンクション名 >_inst.v : Verilog HDL で呼び出したときのインスタンス記述のテンプレート < ファンクション名 >_bb.v :Verilog でのブラックボックスファイル < ファンクション名 >_waveforms.html : サンプル波形ファイル VHDL の場合 < ファンクション名 >.vhd : VHDL のデザインファイル < ファンクション名 >.ppf : PinPlanner インポートファイル < ファンクション名 >.inc : AHDL で呼びだす時のインクルードファイル < ファンクション名 >.cmp :VHDL で呼び出すためのコンポーネント記述 < ファンクション名 >.bsf : 回路図で呼び出すためのシンボルファイル < ファンクション名 >_inst.vhd : VHDL で呼び出したときのインスタンス記述のテンプレート < ファンクション名 >_waveforms.html : サンプル波形ファイル Finish ボタンをクリックすると指定したファイルが生成され ALTPLL ファンクションの作成完了です ver 年 1 月 Page 11 of 12 Altima Corporation

12 弊社より資料を入手されましたお客様におかれましては下記の使用上の注意を一読いただいた上でご使用ください 1. 本資料は非売品です許可無く転売することや無断複製することを禁じます 2. 本資料は予告なく変更することがあります 3. 本資料の作成には万全を期していますが万一ご不明な点や誤り記載漏れなどお気づきの点がありましたら弊社までご一報いただければ幸いです 4. 本資料で取り扱っている回路技術プログラムに関して運用した結果の影響については責任を負いかねますのであらかじめご了承ください 5. 本資料は製品を利用する際の補助的な資料です製品をご使用になる場合は英語版の資料もあわせてご利用ください横浜本社横浜市港区新横浜マクニカ第二ビル TEL FAX 大阪営業所大阪市淀川区宮原ニッセイ新大阪ビル 17 階 TEL FAX 名古屋営業所名古屋市中区錦名古屋錦シティビル 7 階 TEL FAX 宇都宮営業所宇都宮市東宿郷センターズビル 7 階 TEL FAX ver 年 1 月 Page 12 of 12 Altima Corporation

オンチップ・メモリクイック・ガイド for Cyclone III

オンチップ・メモリクイック・ガイド for Cyclone III ver.9.1 2010 年 1 月 1. はじめにアルテラ社製 FPGA デバイスにおいてオンチップメモリ (FPGA 内部で RAM や ROM などを構成 ) を実現するには Memory Compiler メガファンクションを使用します Memory Compiler メガファンクションは Cyclone シリーズ, Arria シリーズ, Stratix シリーズ, HardCopy