RAM-ベース・シフト・レジスタ (ALTSHIFT_TAPS) メガファンクションのユーザーガイド
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- てるえ いさやま
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1 RAM?????????????ALTSHIFT_TAPS????????????????? 101 Innovation Drive San Jose, CA UG Subscribe
2 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.
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4 iv
5 ALTSHIFT_TAPS メガファンクションは 次の Altera デバイス ファミリをサポートします Arria GX Cyclone III Cyclone II Cyclone HardCopy II HardCopy Stratix Stratix IV Stratix III Stratix II Stratix II GX Stratix Stratix GX ACEX 1K APEX II APEX 20KC APEX 20KE FLEX 10K FLEX 10KA FLEX 10KE デザインの複雑化に伴って ベンダ固有の IP(Intellectual Property) ブロックの使用が一般的なデザイン手法となりました アルテラは アルテラのデバイス アーキテクチャ用に最適化されたパラメータ化可能なメガファンクションを提供しています 独自のロジック コード作成の代わりにメガファンクションを使用することで デザインの作業時間を有効活用することができます さらに アルテラが提供するファンクションは より効果的なロジックの合成およびデバイスの実装を提供する場合もあります パラメータを設定して メガファンクションのサイズを調整することができます
6 アルテラは ALTSHIFT_TAPS と呼ばれる RAM ベースのシフト レジスタ メガファンクションを提供して 従来のシフト レジスタにはない機能が含まれています 標準的なフリップ フロップで実装された従来のシフト レジスタは 大きなシフト レジスタのために多数のロジック セルを使用します ALTSHIFT_TAPS メガファンクションは デバイス メモリ ブロックに実装されて ロジック セルと配線リソースが節約されます ローカル データ ストレージを必要とする DSP( デジタル信号処理 ) アプリケーションなどの複雑なデザインには シフト レジスタとして ALTSHIFT_TAPS メガファンクションを実装する方が効率的です ALTSHIFT_TAPS メガファンクションはタップを備えたパラメータ化されたシフト レジスタです タップは シフト レジスタ チェインの特定なポイントで シフト レジスタからデータ出力を提供します 更に アプリケーションのために これらのタップから出力を使用する追加のロジックを追加することができます メガファンクションの出力タップの機能は リニア フィードバック シフト レジスタ (LFSR) および有限インパルス応答 (FIR) フィルタなどのアプリケーションに便利です ALTSHIFT_TAPS メガファンクションはタップを備えたシフト レジスタを実装し 次の追加の機能を含まれています 選択可能な RAM ブロック タイプ shiftin ポートおよび shiftout ポートの幅の広い範囲 シフト レジスタ チェイン内の特定なポイントで出力タップのサポート タップ間の選択可能な距離 Quartus II ソフトウェアのシフト レジスタ (RAM ベース )MegaWizard Plug In Manager を使用して ALTSHIFT_TAPS メガファンクションを簡単にコンフィギュレーションし 作成することができます 第 2 章の 使用法 は 各オプションの説明で MegaWizard Plug-In Manager の各ページを案内します ALTSHIFT_TAPS メガファンクションは シンプルなデュアル ポート RAM 付きのすべてのサポートされたデバイス ファミリのエンベデッド メモリ ブロックに実装されます 必要な容量に応じて RAM ブロックのタイプを選択することができます メモリ ブロックの幅と深さで表示される容量は ALTSHIFT_TAPS メガファンクションの TAP_DISTANCE NUMBER_OF_TAPS および WIDTH パラメータに依存します f TriMatrix
7 ALTSHIFT_TAPS メガファンクションは shiftin ポートと shiftout ポートの幅に応じて 1 クロック サイクルでデータ シフトのシングル ビットおよび複数のビットをサポートします 例えば shiftin ポートと shiftout ポートがシングル ビット データである場合 クロック サイクルあたりに 1 ビットのみをシフトされます shiftin ポートと shiftout ポートは複数のビット データである場合 1 ワード データ (8 ビット ) のように クロック サイクルあたりにすべてのワードをシフトされます また メガファンクションは シフト レジスタ チェインの特定なポイントで出力タップをサポートしますが タップ ポイントは等間隔にする必要があります タップ間のスペースは MegaWizard Plug-in Manager の TAP_DISTANCE パラメータによって設定されます f MegaWizard Plug-in Manager 2 TAP_DISTANCE 3 図 1 1 にある図 (a) は 従来の 12 ワードの深さのシフト レジスタを示します 図 (b) は シフト レジスタ チェーンのデータが ALTSHIFT_TAPS メガファンクションの出力タップで 等間隔 ( 番目 ) でタップされている方法を示します (1) ALTSHIFT_TAPS TAP_DISTANCE = 3 NUMBER_OF_TAPS = 4 (2) taps[31..0] 4 taps[31..0] 32 MSB taps[31..24] (3) shiftout[7..0] taps[31..24]
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9 この項の説明では 以下のソフトウェアが要求されます Quartus II ソフトウェア v8.0 以降 オペレーティング システム サポート情報は を参照してください MegaWizard Plug-In Manager は デザイン ファイルでインスタンス化することができるカスタム メガファンクション バリエーションを収めたデザイン ファイルを作成または変更します MegaWizard Plug-In Manager は デザインで ALTSHIFT_TAPS メガファンクション機能のオプションを指定できるウィザードを提供します MegaWizard Plug-In Manager は 以下のいずれかの方法で開始します Tools メニューの MegaWizard Plug-In Manager をクリックします Block Editor で Edit メニューの Insert Symbol as Block をクリックするか または Block Editor を右クリックして Insert をポイントし Symbol as Block をクリックします Symbol ウィンドウの MegaWizard Plug-In Manager をクリックします コマンド プロンプトで次のコマンドを入力して MegaWizard Plug-In Manager のスタンドアロン バージョンを起動します qmegawizr この項では シフト レジスタ (RAM ベース )MegaWizard Plug-In Manager の個々のページで提供されているオプションについて説明します MegaWizard Plug-In Manager の 1 ページ目では Create a new custom megafunction variation Edit an existing custom megafunction variation または Copy an existing custom megafunction variation を選択できます ( 図 2 1)
10 MegaWizard Plug-In Manager の 2a ページ目では メガファンクション 使用するデバイス ファミリ 作成する出力ファイルのタイプ および出力ファイルの名前を指定します ( 図 2 2) 出力ファイルのタイプには AHDL(.tdf) VHDL(.vhd) または Verilog HDL(.v) を選択します
11 MegaWizard Plug-In Manager の 3 ページ目では shiftin 入力バスと shiftout 出力バスの幅 タップ数 およびタップ間の距離を指定し 各タップの出力のグループを作成します また デザインに適用可能であれば クロック イネーブル ポートと非同期クリア ポートを作成することができ 使用する RAM ブロック タイプを選択できます ( 図 2 3) 1 シフト レジスタ (RAM ベース ) MegaWizard Plug-In Manager の 3 ページ目から始まると Shift Register (RAM-based) (ALTSHIFT_TAPS) Megafunction User Guide ALTSHIFT_TAPS メガファンクションのオンライン ヘルプを起動することができます あるいは Documentation ボタンをクリックしてサンプル波形を生成できます 表 2 1 に シフト レジスタ (RAM ベース ) MegaWizard Plug-In Manager の 3 ページ目で使用可能なオプションを示します これらの表をハードウェア記述と共に使用して 最適な設定を決定します How wide should the shiftin input and the shiftout output buses be? How many taps would you like? Create groups for each tap output データ入力バスとデータ出力バスの幅を指定します 図 2 4 に示すように この値はシフト レジスタ メモリのコンフィギュレーションの用語 w によって表示されます (1) タップ数を指定します 図 2 4 に示すように この値はシフト レジスタ メモリのコンフィギュレーションの用語 n によって表示されます (2) このオプションをオンにして レジスタ チェインのタップされた出力データのために別々のグループを作成します (3)
12 How wide should the distance between taps be? Create a clock enable port Create an asynchronous clear port What should the RAM block type be? タップ間の距離を指定します 図 2 4 に示すように この値はシフト レジスタ メモリのコンフィギュレーションの用語 m によって表示されます (4) このオプションをオンにしてレジスタ ポートのイネーブル信号を作成します このオプションがオンになっていない場合 レジスタ ポートは常にイネーブルされます (5) このオプションをオンにして 非同期クリア信号を作成します このオプションをアサートされると シフト レジスタの出力はすぐにクリアされます 機能をサポートされるメモリ ブロックのタイプ メモリ コンフィギュレーション およびアプリケーションの容量を選択します (6) (1) shiftin shiftout (2) w n MSB shiftout (3) taps[wn-1:0] (4) m 3 (5) shiftin shiftout (6) TriMatrix RAM AUTO AUTO Quartus II Fitter Quartus II Fitter Report
13 図 2 4 に シフト レジスタ チェインの例を示します
14 シフト レジスタ (RAM ベース ) MegaWizard Plug-In Manager の 4 ページ目でデザイン ファイルを正確にシミュレートするために必要なファイルを示します ( 図 2 5) シフト レジスタ (RAM ベース ) MegaWizard Plug-In Manager の 5 ページ目で生成されるファイルのタイプを表示します Variation ファイルは 自動的に生成され 2a ページで指定された言語のラッパー コードが含まれています MegaWizard Plug-In Manager の 5 ページで 生成されるファイルのタイプを指定します 以下のファイル タイプから選択できます AHDL インクルード ファイル (<function name>.inc) VHDL コンポーネント宣言ファイル (<function name>.cmp) Quartus II シンボル ファイル (<function name>.bsf) インスタンス化のテンプレート ファイル (<function name>_inst.v) Verilog HDL ブラック ボックス ファイル (<function name>_bb.v)
15 MegaWizard Plug-In Manager の 4 ページで Generate netlist を選択された場合 ネットリスト用のファイルも利用可能です グレーのチェックマークは自動的に生成されるファイルを示し 赤色のチェックマークはオプションのファイルを示します ( 図 2 6) MegaWizard Plug-In Manager を使用してメガファンクションをカスタマイズしパラメータ化すると 出力ファイルの設定が作成されます これにより カスタマイズされた機能をデザイン内にインスタンス化できます MegaWizard Plug-In Manager は 正しいパラメータ値でメガファンクションをインスタンス化し ウィザードで選択した言語に応じて Verilog-HDL(.v) VHDL(.vhd) または AHDL(.tdf) のいずれかを使用したメガファンクション バリエーション ファイル ( ラッパー ファイル ) を 他のサポートするファイルと共に生成します MegaWizard Plug-In Manager は 以下のファイルを作成するオプションを提供します バリエーション ファイル (_inst.v _inst.vhd または inst.tdf) の言語用のインスタンス化例のテンプレート VHDL デザイン ファイルで使用できるコンポーネント宣言ファイル (.cmp) テキスト デザイン ファイル (.tdf) で使用できる ADHL インクルード ファイル (.inc)
16 回路図デザインで使用できる Quartus II のブロック シンボル ファイル (.bsf) サード パーティ合成ツール内にメガファンクションをブラック ボックスとしてインスタンス化する際に使用できる Verilog HDL モジュール宣言ファイル (_bb.v) f Quartus II Help Quartus II Volume1 HDL f サード パーティ EDA 合成ツールを使用すると メガファンクション バリエーション ファイルを合成用のブラック ボックスとしてインスタンス化できます VHDL コンポーネント宣言または Verilog モジュール宣言のブラック ボックス ファイルを使用して 合成ツール機能を定義し 次にメガファンクション バリエーション ファイルを Quartus II プロジェクトに含めます MegaWizard Plug-In Manager の合成領域およびタイミング見積りネットリストを生成するためのオプションをイネーブルすると ウィザードは追加ネットリスト ファイル (_syn.v) を生成します ネットリスト ファイルは Quartus II 開発ソフトウェアで使用される カスタマイズされたロジックを表すものです このファイルは メガファンクションにおけるアーキテクチャ エレメントの接続情報を提供しますが 真の機能を表していない場合があります この情報により 特定のサード パーティ合成ツールは レポート領域およびタイミング見積りを改善できます 更に 合成ツールは タイミング情報を使用して タイミング ドリブン最適化に専念し 結果の品質を改善できます Quartus II v1 Synthesis MegaWizard Plug-In Manager の代わりに メガファンクションを呼び出して そのパラメータを他のモジュール コンポーネントまたはサブデザインの設定の場合と同じように設定することにより メガファンクションを Verilog HDL VHDL または AHDL コードでインスタンス化できます 1 アルテラは 複雑なメガファンクションに MegaWizard Plug-In Manager を使用することを推奨しています MegaWizard Plug-In Manager により すべてのメガファンクション パラメータを適切に設定することができます f 3
17 Quartus II 開発ソフトウェアでのコンパイル中に 解析とエラボレーションが実行され デザインの構造が構築されます Project Navigator ウィンドウで コンパイル階層を展開し メガファンクションを名前で検索すると メガファンクションを見つけることができます メガファンクション内のノード名を (Node Finder を使用して ) 検索するには Look in ダイアログ ボックスで Browse をクリックし Hierarchy ボックスでメガファンクションを選択します Quartus II シミュレータは シミュレーションを実行するための使いやすい統合ソリューションを提供します シミュレーション オプションについては 以下のセクションで説明しています Quartus II シミュレータでは 機能とタイミングの 2 種類のシミュレーションを実行することができます 機能シミュレーションでは FPGA のタイミング遅延を考慮することなく デザインの論理動作を検証することができます このシミュレーションは RTL コードのみを使用して実行されます 機能シミュレーションを実行するときは 合成前の段階で存在する信号のみを追加します Node Finder の Filter オプションで 次のいずれかを使用して検索することが出来ます :Registers: pre-synthesis Design Entry または Pins メガファンクションのトップ レベル ポートは これら 3 つのフィルタを使用して検索されます これに対して Quartus II 開発ソフトウェアのタイミング シミュレーションでは アノテートされたタイミング情報を使用してデザインの動作を検証します このシミュレーションは 配置配線後のネットリストを使用して実行されます タイミング シミュレーションを実行するときは 配置配線後に存在する信号のみ追加します これらの信号は Node Finder の Post-Compilation フィルタを使用して検索されます 合成および配置配線中 RTL 信号の名前が変更されます したがって Post-Compilation フィルタを使用して メガファンクションのインスタンスから信号を検出するのが困難な場合があります 合成および配置配線段階で信号名を保持するには 合成属性 keep または preserve を使用します これらは Verilog および VHDL の合成属性であり 解析および合成時に特定のワイヤ レジスタ またはノードの状態を維持するよう指示します これらの合成属性を使用して 組み合わせロジック ノードを維持すると シミュレーション中にノードを観察することができます f Quartus II v1 Quartus II Quartus II ハンドブック の章では メガファンクションを含む機能およびゲート レベルのタイミング シミュレーションの実行方法 および必要なファイルとこれらのファイルが配置されているディレクトリの詳細について説明しています
18 f Quartus II v3 Simulation このデザイン例の目的は シフト レジスタ (RAM ベース ) の MegaWizard Plug-In Manager を使用して作成された ALTSHIFT_TAPS メガファクションを実装し インスタンス化することです この例では 8 ビットのデータ幅 (w) を持つシフト レジスタ 3 のタップ距離 (m) および 4 に等しいタップ数 (n) を使用します また シフト レジスタ チェインの特定なポイントでデータをタップする方法を示します デザイン ファイル例は Altera ウェブサイト ( の ユーザーガイド のセクションで入手できます シフト レジスタ (RAM ベース )MegaWizard Plug-In Manager の 3 ページ目で 表 2 2 に示されているコンフィギュレーション設定を選択 または確認します Next をクリックして 次のページを表示します Currently selected device family Stratix III How wide should the shiftin input and the shiftout output buses be? 8 ビット How many taps would you like? 4 Create groups for each tap output 選択した How wide should the distance between taps be? 3 Create a clock enable port 選択した Create an asynchronous clear port 選択した What should the RAM block type be? 自動 デバイス動作の波形表示を生成するために ModelSim -Altera ソフトウェアのデザインをシミュレートします デザイン例を使用する前に ModelSim-Altera ソフトウェアの使用方法を十分に理解する必要があります ModelSim-Altera ソフトウェアをよく知らない場合は アルテラ ウェブサイト ( のソフトウェア製品のサポート ページを参照してください サポート ページには インストール 使用方法 およびトラブルシューティングのようなトピックへのリンクがあります 以下のステップを実行して ModelSim-Altera ソフトウェアを設定し シミュレートします 1. DE_ALTSHIFT_TAPS.zip ファイルを PC 上の任意の作業ディレクトリに解凍します
19 2. ModelSim-Altera ソフトウェアを起動します 3. File メニューの Change Directory をクリックします 4. ファイルを解凍したフォルダを選択します 5. OK をクリックします 6. Tools メニューの Execute Macro をクリックします 7. DE_ALTSHIFT_TAPS.do ファイルを選択し Open をクリックします DE_ALTSHIFT_TAPS.do ファイルは シミュレーションに必要なすべての設定を自動的に行うための ModelSim-Altera ソフトウェア用スクリプト ファイルです Wave ウィンドウにシミュレーション結果を示します 図 2 7 に 予測される ModelSim-Altera ソフトウェアでのシミュレーション結果を示します この例では 次のプロパティを持つようにシフト レジスタをコンフィギュレーションされます 8 ビットのデータ幅 3 に等しいタップ間の距離 ( タップ長 ) 4 に等しいタップ数 各タップの出力にグループを作成 クロック イネーブル信号および非同期クリア信号を作成 この例では すべての 12 ワード データがシフト レジスタにシフトされた時 番目のデータ ワード ( 番目および 番目が続く ) を同時にタップする方法を示します
20 図 2 8 に この例の ALTSHIFT_TAPS メガファンクションで設定したコンフィギュレーションに類似するシフト レジスタ チェインを示します 次のセクションでは このシフト レジスタ チェインを使用して ALTSHIFT_TAPS メガファンクションのシフト動作と出力動作を説明します 図 2 9 に シフト レジスタ チェインに書き込まれ シフトされた最初の 3 つのデータ ワード および taps0x 出力で表示された最初のデータを示します 5ns で clken 信号は Low であり したがって 何も動作が実行されません この動作が開始するとして 最初の立ち上がりクロック エッジは 15 ns 見なすことができます 図 2 10 に示すように 最初のデータ F8 は シフト レジスタにシフトされます データが出力のいずれかにシフトされていないため すべての出力は 00 を示します
21 25 ns および 35 ns で それぞれ 2 番目のデータ B8 および 3 番目のデータ D0 をシフト レジスタにシフトされます 1 シフト レジスタ チェインの既存のデータは 新しいデータのシフト インの直前にシフトされます 図 2 11 に 35 ns でシフト レジスタ チェインの内容を示します すべての出力は 00 を示しますが taps0x の出力を除いて 最初のデータ F8 を示します 1 入力と出力のデータ ポートはいずれもレジスタされていません シフト レジスタ内のメモリ ブロックのアドレス ポートのみをレジスタされます したがって 出力ポートのいずれかでデータをシフトされた時 データはそれぞれの出力ポートですぐに表示されます 図 2 12 に 等間隔の間隔で シフト レジスタ チェインからのデータ シフトと出力タッピングを示します
22 45 ns で 図 2 13 に示すように 最初のデータ F8 はタップの次の列にシフトされ 2 番目のデータ B8 は taps0x にシフトされます 他の出力ポートは 00 を示し続きます また 同じ立ち上がりクロック エッジで 新しいデータ 13 は シフト レジスタにシフトされます 65 ns で 最初のデータ F8 および 4 番目のデータ 13 は それぞれ taps1x と taps0x にシフトされます 95 ns で 最初のデータ F8 4 番目のデータ 13 および 7 番目のデータ B5 は それぞれ taps2x taps1x および taps0x にシフトされます 最後に 125 ns で すべての 12 のデータ ワードはシフト レジスタにシフトされます そして それぞれ taps3x taps2x taps1x および taps0x に 番目のデータ ワードを同時にタップをして 起動することができます 1 shiftout 出力は taps3x に相当し 両方のポートは 同じ出力データを生成します 次の立ち上がりクロック エッジで 番目のデータ ワードをタップすることができます そして 次の立ち上がりエッジで 番目のデータ ワードをタップ続きます 図 2 14 に すべての 12 のデータ ワードはシフト レジスタにシフトされるときに シフト レジスタ チェインの内容を示します 155 ns で すべてのデータをタップ アウトされた後 出力ポートのデータとシフト レジスタの内容をすぐにクリアするために aclr 信号をアサートすることができます そして 次の 12 ワードのデータをシフトすることを開始できます 1 このデザイン例では 動作のシフトとタッピングする方法を示します それは 特定のアプリケーションの使用状況を表示するものではありません ニーズに合わせて 追加のロジックでタッピング機能を使用することができます
23 シフト レジスタはデジタル信号処理 (DSP) アプリケーションに広く使用されています 標準的なフリップ フロップで実装されている従来のシフト レジスタに比べて ALTSHIFT_TAPS メガファンクションは DSP アプリケーションに適しています それは メガファンクションは ロジック セルと配線リソースを節約し そしてより大きなメモリ容量を提供するエンベデッド メモリ ブロックを使用して 実装されるためです また ALTSHIFT_TAPS メガファンクションは 特定の固定点でのデータをタップすることができるタップ機能が装備されています 選択可能な入力データ幅 タップの長さ およびタップ数は 必要なシフト レジスタの柔軟性のコンフィギュレーションを提供します
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25 この章では ALTSHIFT_TAPS メガファンクションのプロトタイプ 宣言 ポート およびパラメータについて説明します アプリケーションに応じて ALTSHIFT_TAPS メガファンクションをカスタマイズするために ポートとパラメータを使用することができます 次の Verilog HDL プロトタイプは <Quartus II installation directory>\eda\synthesis ディレクトリの Verilog デザイン ファイル (.v)altera_mf.v に配置することができます module altshift_taps #( parameter intended_device_family = unused, parameter number of taps = 1, parameter power_up_state = CLEARED, parameter taps_distance = 1, parameter width = 1, parameter lpm_type = altshift_taps, parameter lpm_hint = unused ) ( input wire aclr, input wire clken, input wire clock, input wire [width-1:0] shiftin, output wire [width-1:0] shiftout, output wire [width*number_of_taps-1:0] taps)/*synthesis syn_black_box=1 */; endmodule \\altshift_taps 次の VHDL デザイン ファイル (.vhd)altera_mf.vhd は <Quartus II installation directory>\libraries\bhdl\altera_mf ディレクトリに配置することができます component altshift_taps generic ( intended_device_family : string := unused ; number_of_taps : natural; ); port( ); end component; power_up_state : string := CLEARED ; tap_distance : natural; width : natural; lpm_hint : string := UNUSED ; lpm_type : string := altshift_taps aclr : in std_logic := 0 ; clken : in std_logic := 1 ; clock : in std_logic; shiftin: in std_logic_vector(width-1 downto 0); shiftout : out std_logic_vector(width-1 downto 0); taps : out std_logic_vector(width*number_of_taps-1 downto 0)
26 VHDL LIBRARY-USE の宣言は VHDL コンポーネント宣言をしようするときに必要とされません LIBRARY alterea_mf; USE altera_mf.altera_mf_components.all; 図 3 1 に ALTSHIFT_TAPS メガファンクションのポートとパラメータを示します パラメータの詳細は MegaWizard Plug-In Manager インタフェースを使用しないで メガファンクションをデザイン内で直接パラメータ化されたインスタンスとして使用するユーザーにのみ関係しています これらのパラメータの詳細は MegaWizard Plug-In Manager インタフェースのユーザーには見えません 表 3 1 に ALTSHIFT_TAPS メガファンクションの入力ポートを示します - shiftin[] あり シフターへのデータ入力 入力ポート WIDTH ビット幅です clock あり ポジティブ エッジでトリガされるクロックです clken なし クロック ポートのクロック イネーブル clken は V CC にデフォルトします aclr なし シフト レジスタ チェインの内容を非同期にクリアします shiftout 出力は aclro のアサーションで すぐにクリアされます 表 3 2 に ALTSHIFT_TAPS メガファンクションの出力ポートを示します - shiftout[] あり データ レジスタの終了からの出力 出力ポート WIDTH ビット幅です taps[] あり シフト レジスタに沿って等間隔のタップから出力 出力ポート WIDTH * NUMBER_OF_TAPS 幅です このポートは シフト レジスタに沿ってすべての等間隔のタップ ( 各 WIDTH ビット ) の合計です
27 表 3 3 に ALTSHIFT_TAPS メガファンクションのパラメータを示します NUMBER_OF_TAPS 整数 あり シフト レジスタに沿って等間隔のタップの数を指定します TAP_DISTANCE 整数あり クロック サイクルの等間隔のタップ間の距離を指定します この数は 使用される RAM のワード数に変換します TAP_DISTANCE は 少なくとも 3 でなければなりません WIDTH 整数あり入力パターンの幅を指定します パワーアップ時にシフト レジスタの内容を指定します 値は CLEARED および DONT_CARE です 省略され場合 デフォルトは CLEARED になります POWER_UP_STATE 文字列なし CLEARED DONT_CARE ゼロ内容です Stratix および Stratix II デバイス ファミリの場合 M512 または M4K RAM ブロックを使用する必要です 不定の内容です この設定では M-RAM ブロックを使用できます
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29 この章では このドキュメントとアルテラの追加の情報について説明します 以下の表に 本資料の改訂履歴を示します 2010 年 11 月 年 7 月 2.0 ポートとパラメータを更新 プロトタイプとコンポーネント宣言を追加 このメガファンクションにサポートされるデバイス ファミリのリストを更新 メガファンクションの機能および動作を示す説明で新しいデザイン例を作成 新しい入力ピン aclr の説明を追加 ドキュメント全体を再編成 2007 年 3 月 1.2 Cyclone III サポートを追加 2006 年 12 月 1.1 Stratix III のサポートを追加 2006 年 9 月 1.0 初版 アルテラ製品に関する最新情報については 次の表を参照してください 技術的なご質問 ウェブサイト 技術トレーニング ウェブサイト 電子メール custrain@altera.com 製品資料 ウェブサイト 一般的なお問い合わせ 電子メール nacomp@altera.com ソフトウェア ライセンスに関するお問い合わせ 電子メール authorization@altera.com (1)
30 本書では 以下の表に示す表記規則を使用しています 太字かつ文頭が大文字 太字 斜体かつ文頭が大文字 斜体 文頭が大文字 小見出しタイトル Courier フォント r および a. b. c. など コマンド名 ダイアログ ボックス タイトル ダイアログ ボックス オプション およびその他の GUI ラベルを表します 例えば Save As ダイアログ ボックス GUI エレメントの場合 大文字は GUI と一致します ディレクトリ名 プロジェクト名 ディスク ドライブ名 ファイル名 ファイルの拡張子 ソフトウェア ユーティリティ名および GUI ラベルを表します 例 :\qdesigns ディレクトリ D: ドライブ および chiptrip.gdf ファイル 資料のタイトルを表します 例 : AN 519: Stratix IV デザイン ガイドライン 変数を表します 例 :n + 1 変数名は 山括弧 ( ) で囲んでいます 例 :( ファイル名 ) および ( プロジェクト名 ).pof ファイル キーボード キーおよびメニュー名を表します 例 :Delete キー Options メニュー かぎ括弧は 資料内の小見出しおよび Quartus II Help トピックのタイトルを表します 例 : 表記規則 信号 ポート レジスタ ビット ブロック およびプリミティブ名を表します 例 :data1 tdi および input アクティブ Low 信号は サフィックス n で表されています 例 :resetn コマンドライン コマンド および表示されているとおりに入力する必要があるものを表します 例 :c:\qdesigns\tutorial\chiptrip.gdf また Report ファイルなどの実際のファイルのセクション ファイルの構成要素への参照 ( 例 :AHDL キーワードの SUBDESIGN) ロジック ファンクション名 ( 例 :TRI) も Courier フォントで表記されています 矢印は Enter キーを押すことを示しています 手順など項目の順序が重要なものは 番号が付けられリスト形式で表記されています 箇条書きの黒点などは 項目の順序が重要ではないものに付いています 1 指差しマークは 要注意箇所を表しています h f c w 疑問符は 関連情報を持つソフトウェア ヘルプ システムを案内しています 足跡マークは 詳細情報の参照先を示しています 注意は 製品または作業中のデータに損傷を与えたり 破壊したりするおそれのある条件や状況に対して注意を促します 警告は ユーザーに危害を与えるおそれのある条件や状況に対して注意を促します エンベロープは アルテラ ウェブサイトの メール配信サービス センター ページへのリンクです ここでは アルテラの文書の更新通知を受け取るためにサインアップすることができます
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Quartus II ソフトウェア ダウンロードおよびインストール クイック スタート ガイド 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of
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Quartus II クイック・スタートガイド
ALTIMA Corp. Quartus II クイック スタートガイド ver.3.0 2010 年 8 月 ELSENA,Inc. 目次 1. はじめに... 3 2. Quartus II の基本操作フロー... 3 3. Quartus II の基本操作... 4 ステップ 1. プロジェクトの作成... 4 ステップ 2. デザインの作成... 4 ステップ 3. ファンクション シミュレーション...
ロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
1 AV-52001 署名 この章では ArriaV コア ファブリックのロジック アレイ ブロック (LAB) の機能について説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するようにコンフィギュレーションできるアダプティブ ロジック モジュール () として知られる基本ビルディング ブロックで構成されています ArriaV デバイス内で使用可能な
AN 357: Error Detection & Recovery Using CRC in Altera FPGA Devices
2008 年 7 月 ver. 1.4 アルテラ FPGA デバイスの CRC によるエラー検出およびリカバリ Application Note 357 概要 航空電子 テレコム システム コントロール および軍事用アプリケーションの分野で使用されるクリティカルな用途では 以下ができることが重要です FPGA デバイスに格納されたコンフィギュレーション データが正確であるかを確認する システムにコンフィギュレーション
PLL クイック・ガイド for Cyclone III
ver.9.1 2010 年 1 月 1. はじめに アルテラ社製 FPGA デバイスにおいて PLL を実現するには ALTPLL メガファンクションを使用します ALTPLL を使用することでクロック信号を逓倍 分周 シフトなど簡単に調整することができます PLL で生成したクロック信号を出力専用ピンから外部のデバイスへ供給することも可能なので システムクロックを FPGA にて生成することも可能です
1-2 MLAB 図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要 この図は LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表しています C4 C27 異なる速度と長さのロウ インタコネクト R32 R3/R6 s
1 署名 ロジック アレイ ブロック (LAB) は アダプティブ ロジック モジュール () として知られる基本のビルディング ブロックで構成されています ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するために LAB をコンフィギュレーションすることができます また Arria 10 デバイスで使用可能な LAB の 4 分の 1 をメモリ LAB(MLAB)
FPGAメモリおよび定数のインシステム・アップデート
QII53012-7.2.0 15. FPGA FPGA Quartus II Joint Test Action Group JTAG FPGA FPGA FPGA Quartus II In-System Memory Content Editor FPGA 15 2 15 3 15 3 15 4 In-System Memory Content Editor Quartus II In-System
A-AN pdf
JQFP BGA 1999 1 ver. 4 Application Note 71 J QFPFineLine BGA TM BGA JQFPBGA JQFP QFPBGA JQFP BGA JQFP BGA J QFP J QFP QFP QFP 125 QFP QFP QFPQFP Carrier & Development Socket Altera Corporation Page 1 A-AN-071-04/J
ウォッチドッグ・タイマ、ハード・プロセッサ・システム（HPS）のテクニカル・リファレンス・マニュアル（TRM）
11? 2012? cv_54024-1.2 cv_54024-1.2 ウォッチドッグ タイマの主な機能は 無応答ステートから回復するシステムの方法を提供することです ハード プロセッサ システム (HPS) は レベル 4(L4) のペリフェラル バスに接続された 2 つのプログラム可能なウォッチドッグ タイマを提供しています ウォッチドッグ タイマは Synopsys DesignWare APB
QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは？
アルテラ FPGA 向け PLL リコンフィグの応用回路 1. PLL リコンフィグとは アルテラ FPGA は PLL 機能を内蔵しています PLL を利用して基本周波数を逓倍 分周したクロックを利用することができます 通常 FPGA 開発ツール Quartus2( 以下 Q2) の MegaWizard プラグインマネージャを利用して PLL を設定し 希望のクロック周波数を得ることができます
Stratix IVデバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール, Stratix IV Device Handbook, Volume 1, Ch 2
2010?9? 2010 SIV51002-3.1 SIV51002-3.1 この章では Stratix IV コア ファブリックのロジック アレイ ブロック (LAB) の機能について説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションのコンフィギュレーションに使用可能な から構成されます ロジック アレイ ブロック (LAB) およびアダプティブ
Chip PlannerによるECO
13. Chip Planner ECO QII52017-8.0.0 ECO Engineering Change Orders Chip Planner ECO Chip Planner FPGA LAB LE ALM ECO ECO ECO ECO Chip Planner Chip Planner ECO LogicLock Chip Planner Quartus II Volume 2
Quartus II クイック・スタート・ガイド
ver.2.0 2010 年 1 月 1. はじめに 弊社では Quartus II をはじめて使用する方を対象に Quartus II はじめてガイド と題した簡易操作マニュアルを提供しています この資料では Quartus II の基本的な作業フローをご案内すると共に 各オペレーションではどの資料を参考にするのが適当かをご紹介しています 2. Quartus II の基本操作フロー 以下の図は
Quartus II はじめてガイド - EDA ツールの設定方法
ALTIMA Corp. Quartus II はじめてガイド EDA ツールの設定方法 ver.14 2015 年 4 月 Rev.1.1 ELSENA,Inc. Quartus II はじめてガイド EDA ツールの設定方法 目次 1. 2. 3. はじめに...3 サポート環境...4 操作方法...5 3-1. 3-2. 論理合成ツールとのインタフェース設定... 5 シミュレーション ツールとのインタフェース設定...
AN 611:3G-SDI レベルB とデュアル・リンクHD-SDI（SMPTE372）リファレンス・デザインのマッピング
AN-611-1.0 この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください このリファレンス デザインは Altera SDI MegaCore ファンクションおよびオーディオ ビデオ開発キット Stratix IV GX エディションを使用して 3 ギガビット / 秒のシリアル
ModelSim - アルテラ・シミュレーション・ライブラリ作成および登録方法
ALTIMA Corp. ModelSim アルテラ シミュレーション ライブラリ作成および登録方法 ver.10 2013 年 3 月 Rev.1 ELSENA,Inc. 目次 1. はじめに... 3 2. 操作方法... 6 2-1. Quartus II におけるシミュレーション ライブラリの作成... 6 2-2. ライブラリの登録... 10 2-3. ライブラリの選択... 14 3.
Cyclone III デバイス・ファミリの メモリ・ブロック
この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください Cyclone III デバイス ファミリ (Cyclone III および Cyclone III LS デバイス ) は アルテラの Cyclone III デバイス ファミリのデザインのオンチップ メモリの要件に対応するエンベデッド
インテル(R) Visual Fortran コンパイラ 10.0
インテル (R) Visual Fortran コンパイラー 10.0 日本語版スペシャル エディション 入門ガイド 目次 概要インテル (R) Visual Fortran コンパイラーの設定はじめに検証用ソースファイル適切なインストールの確認コンパイラーの起動 ( コマンドライン ) コンパイル ( 最適化オプションなし ) 実行 / プログラムの検証コンパイル ( 最適化オプションあり ) 実行
Quartus II はじめてガイド - プロジェクトの作成方法
ALTIMA Corp. Quartus II はじめてガイド プロジェクトの作成方法 ver.10.0 2010 年 7 月 ELSENA,Inc. Quartus II はじめてガイド プロジェクトの作成方法 目次 1. はじめに... 3 2. Quartus II の起動... 3 3. 操作手順... 4 4. 既存プロジェクトの起動... 10 5. プロジェクト作成後の変更...11
ゲートウェイ ファイル形式
ゲートウェイ ファイル形式 この章では Cisco Unified Communications Manager 一括管理 BAT を使用して Cisco Unified Communications Manager データベース内の Cisco ゲートウェイのファイル形式を一括して設定す る方法について説明します ゲートウェイ ファイル形式の検索, 1 ページ ゲートウェイ ファイル形式の設定,
電話機のファイル形式
この章では テキスト エディタを使用して作成する CSV データ ファイルのファイル形式を設定 する方法について説明します 電話機 CSV データ ファイルを作成するためのテキスト エディタ, 1 ページ の検索, 2 ページ CSV データ ファイルの電話機ファイル形式の設定, 3 ページ テキストベースのファイル形式と CSV データ ファイルの関連付け, 7 ページ 電話機 CSV データ ファイルを作成するためのテキスト
Quartus II はじめてガイド - プロジェクトの作成方法
- Quartus II はじめてガイド - プロジェクトの作成方法 ver. 9.0 2009 年 5 月 1. はじめに Quartus II はユーザ デザインをプロジェクトで管理します プロジェクトは デザインのコンパイルに必要なすべてのデザイン ファイル 設定ファイルおよびその他のファイルで構成されます そのため開発を始めるには まずプロジェクトを作成する必要があります この資料では Quartus
Quartus II はじめてガイド - EDA ツールの設定方法
ALTIMA Corp. Quartus II はじめてガイド EDA ツールの設定方法 ver.10.0 2010 年 12 月 ELSENA,Inc. Quartus II はじめてガイド EDA ツールの設定方法 目次 1. はじめに... 3 2. サポート環境... 3 3. 操作方法... 4 3-1. 論理合成ツールとのインタフェース設定... 4 3-2. シミュレータ ツールとのインタフェース設定...
ゲートウェイのファイル形式
この章では Cisco Unified Communications Manager 一括管理 BAT を使用して シスコのゲー トウェイのファイル形式を Cisco Unified Communications Manager データベースに一括して設定す る方法について説明します の検索, 1 ページ の設定, 2 ページ ファイル形式と CSV データ ファイルの関連付け, 5 ページ の検索
USB-Blasterダウンロード・ケーブル・ユーザガイド
USB-Blaster 101 Innovation Drive San Jose, CA 95134 www.altera.com 2.3 2007 5 UG-USB81204-2.3 P25-10325-03 Copyright 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company,
ユーザ デバイス プロファイルの ファイル形式
CHAPTER 34 CSV データファイルの作成にテキストエディタを使用する場合 デバイスフィールドと回線フィールドを CSV データファイル内で識別するファイル形式を使用する必要があります このファイル形式には次のオプションがあります Default User Device Profile: ユーザデバイスプロファイルのデバイスフィールドと回線フィールドの事前決定済みの組み合せを含む Simple
ゲートウェイのファイル形式
CHAPTER 47 Cisco Unified Communications Manager 一括管理 (BAT) を使用すると シスコのを Cisco Unified Communications Manager データベースに一括して設定できます 次のトピックでは これらのタスクの情報とについて説明します の検索 の設定 の検索 を検索するは 次のとおりです ステップ 1 [ 一括管理 ]>[
AWS Client VPN - ユーザーガイド
AWS Client VPN ユーザーガイド AWS Client VPN: ユーザーガイド Copyright 2019 Amazon Web Services, Inc. and/or its affiliates. All rights reserved. Amazon's trademarks and trade dress may not be used in connection with
Quartus II はじめてガイド - よく使用するロジック・オプション設定方法 （個別設定）
ALTIMA Corp. Quartus II はじめてガイドよく使用するロジック オプション設定方法 ( 個別設定方法 ) rev.1 ver.10 2011 年 4 月 ELSENA,Inc. Quartus II はじめてガイド よく使用するロジック オプション設定方法 ( 個別設定方法 ) rev.1 目次 1. はじめに... 3 2. 出力電流値の設定 ...4
Nios II 簡易チュートリアル
Nios II Ver. 7.1 2007 10 1. Nios II Nios II JTAG UART LED 8 PIO LED < > Quartus II SOPC Builder Nios II Quartus II.sof Nios II IDE Stratix II 2S60 RoHS Nios II Quartus II http://www.altera.com/literature/lit-nio2.jsp
Microsoft Word - HowToSetupVault_mod.doc
Autodesk Vault 環境設定ガイド Autodesk Vault をインストール後 必要最小限の環境設定方法を説明します ここで 紹介しているのは一般的な環境での設定です すべての環境に当てはまるものではありません 1 条件 Autodesk Data Management Server がインストール済み Autodesk Vault Explorer がクライアント PC にインストール済み
FPGA 外部のメモリをアバロン・MM・インタフェースへ接続する方法
ver. 8.1 2009 年 3 月 1. はじめに Nios II 開発ボードに実装されているメモリ用のコンポーネントは SOPC Builder の中にあらかじめ用意されています しかし 実際に基板を作成した場合には Nios II 開発ボードに実装されているメモリと同じ仕様の製品でない限り SOPC Builder であらかじめ用意されたメモリ用のコンポーネントを使用することはできません この場合
デジタル回路入門
Open-It FPGA トレーニングコース ( 初級編 ) 第 9 版 2. 組み合わせ回路入門 2.2. 実習 Verilog-HDL 記述 2013 年 5 月 10 日修正 デジタル回路の構成要素 O=A&B; O=~I; INV O=A B; 全てのデジタル回路はこの 4 つの要素 ( 回路 ) のみで構成されている 4 要素の HDL 記述を知っていれば最低限の知識としては十分 2 HDL:
Quartus Prime はじめてガイド - デバイス・プログラミングの方法
ALTIMA Corp. Quartus Prime はじめてガイドデバイス プログラミングの方法 ver.15.1 2016 年 3 月 Rev.1 ELSENA,Inc. Quartus Prime はじめてガイド デバイス プログラミングの方法 目次 1. 2. 3. 4. はじめに...3 プログラミング方法...5 Auto Detect 機能...14 ISP CLAMP 機能...17
! STEP 2. Quartus Prime のダウンロード WEB ブラウザで以下の URL を開きます 2 ページ中段の Quartus Prime 開発ソフトウェア ライト エディ
STEP 学習内容 パソコンに FPGA の開発環境を構築します インストールは以下の手順で行います. Quartus Prime とは 2. Quartus Prime のダウンロード. Quartus Prime のインストール. USB ドライバのインストール. Quartus Prime とは Quartus Prime は Intel の FPGA 統合開発環境です Quartus Prime
Nios II Flash Programmer ユーザ・ガイド
ver. 8.0 2009 年 4 月 1. はじめに 本資料は Nios II 開発環境においてフラッシュメモリ または EPCS へのプログラミングを行う際の参考マニュアルです このマニュアルでは フラッシュメモリの書き込みの際に最低限必要となる情報を提供し さらに詳しい情報はアルテラ社資料 Nios II Flash Programmer User Guide( ファイル名 :ug_nios2_flash_programmer.pdf)
SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O)
ALTIMA Corp. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) ver.1.0 2010 年 8 月 ELSENA,Inc. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) 目次 1. はじめに... 3 2. PIO 概要... 3 2-1. PIO 概要... 3 2-2. PIO
Quartus II はじめてガイド - 回路図エディタの使い方
ALTIMA Corp. Quartus II はじめてガイド 回路図エディタの使い方 ver.10.0 2010 年 12 月 ELSENA,Inc. Quartus II はじめてガイド回路図エディタの使い方 目次 1. はじめに... 3 2. 基本操作方法... 4 2-1. 新規ファイルの作成... 4 2-2. デザイン入力... 5 2-2-1. シンボルの入力... 5 2-2-2.
2-2 デザイン ガイドライン 表 2-1: 容量と分配 A10-MEMORY タイプ Arria 10 GX Arria 10 GT Arria 10 SX 製品ライン ブロック数 M20K RAM ビット数 (Kb) ブロック数 MLAB RAM ビット数 (Kb) トータル RAM ビット数
2 A10-MEMORY 署名 デバイス内のエンベデッド メモリ ブロックには柔軟性があり デザイン要件に合った最適な小規模メモリ アレイおよび大規模メモリ アレイを提供できるようデザインされています 関連情報 Arria 10 Device Handbook: Known Issues >Arria 10 Device Handbook の章にて予定される更新をリストします エンベデッド メモリのタイプ
Quartus II はじめてガイド - 回路図エディタの使い方
Quartus II はじめてガイド 回路図エディタの使い方 ver.9.0 2009 年 5 月 1. はじめに この資料は Quartus II 回路図エディタの操作方法をご紹介しています Quartus II はデザイン エントリの手法として 回路図 AHDL VHDL Verilog HDL EDIF VQM に対応しています 階層設計をしたときに 最終的に最上位階層のデザイン ファイルが
Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用]
![Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用]](/thumbs/88/116763841.jpg "Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用]")
2007.11.12 集積回路工学 Matsuzawa Lab 1 集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 2007.11.12 集積回路工学 Matsuzawa Lab 2 1. 1. ハードウェア記述言語 (VHDL で回路を設計 ) HDL 設計の手順や基本用語を学ぶ RTL とは? Register Transfer Level レジスタ間の転送関係を表現したレベル慣例的に以下のことを行う
C1Live
C1Live 2014.01.30 更新 グレープシティ株式会社 Copyright GrapeCity, Inc. All rights reserved. C1Live 目次 i 目次 ComponentOne Studio Live 更新ユーティリティの概要 1 Studio Live について 2 Studio Live 製品グリッド... 3 Studio Live メニュー... 4 Studio
Quartus II はじめてガイド - プロジェクトの作成方法
ALTIMA Corp. Quartus II はじめてガイド プロジェクトの作成方法 ver.14 2015 年 4 月 Rev.1.1 ELSENA,Inc. Quartus II はじめてガイド プロジェクトの作成方法 目次 1. はじめに...3 2. プロジェクトとは...3 3. Quartus II 開発ソフトウェアの起動...4 4. 新規プロジェクトの作成...7 5. 既存プロジェクトの起動と終了...15
Microsoft PowerPoint LC_15.ppt
( 第 15 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 言語を使った設計 (2) 2.1 HDL 設計入門 2.2 FPGA ボードの設計デモ配布資料 VHDL の言語構造と基本文法 2.1 HDL 設計入門 EDAツール : メンター社製品が有名 FPGAベンダーのSW 1 1 仕様設計 にも簡易機能あり 2 3 2 HDLコード記述 3 論理シミュレーション 4 4 論理合成
VelilogHDL 回路を「言語」で記述する
2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4
Quartus II - デバイスの未使用ピンの状態とその処理
Quartus II はじめてガイド デバイスの未使用ピンの状態とその処理 ver. 9.1 2010 年 6 月 1. はじめに ユーザ回路で使用していないデバイス上のユーザ I/O ピン ( 未使用ユーザ I/O ピン ) は Quartus II でコンパイルすることによりピンごとに属性が確定されます ユーザは 各未使用ユーザ I/O ピンがどのような状態 ( 属性 ) であるかに応じて 基板上で適切な取り扱いをする必要があります
ネットリストおよびフィジカル・シンセシスの最適化
11. QII52007-7.1.0 Quartus II Quartus II atom atom Electronic Design Interchange Format (.edf) Verilog Quartus (.vqm) Quartus II Quartus II Quartus II Quartus II 1 Quartus II Quartus II 11 3 11 12 Altera
電話機のリセットと再起動
この章では 属性を更新せずにデバイスをリセットまたは再起動する方法について説明します 問題が発生したために 複数の電話機をバルク トランザクションによってリセットまたは再起 動する必要が生じた場合に この手順を使用します リセットする電話機は クエリーまたは カスタム ファイルを使用して検索できます クエリーを使用した電話機のリセットまたは再起動, 1 ページ カスタム ファイルを使用した電話機のリセットまたは再起動,
VPN 接続の設定
VPN 接続の設定 AnyConnect 設定の概要, 1 ページ AnyConnect 接続エントリについて, 2 ページ ハイパーリンクによる接続エントリの追加, 2 ページ 手動での接続エントリの追加, 3 ページ ユーザ証明書について, 4 ページ ハイパーリンクによる証明書のインポート, 5 ページ 手動での証明書のインポート, 5 ページ セキュアゲートウェイから提供される証明書のインポート,
このマニュアルについて
改訂 : May 30, 2007, ここでは の対象読者 構成 表記法 入手方法 テクニカルサポートの利用方法について説明します このマニュアルでは Service Control ソリューション Service Control Engine(SCE) プラットフォーム および関連コンポーネントの概念に関する基本的な知識があることを前提としています ここでは 以下のトピックに関する情報を提供します
TDK Equivalent Circuit Model Library
TDK SPICE Netlist Library を Agilent ADS で使用する方法 TDK 株式会社アプリケーションセンター江畑克史 Oct. 01, 2008 AN-NL08B003_ja はじめに TDK では, 各種受動電子部品の SPICE モデル集 TDK SPICE Netlist Library を公開しております. TDK SPICE Netlist Library に含まれるモデルは標準的な
モデム コマンドに関するガイドライン
HP Tablet PC シリーズ 製品番号 : 335883-291 2003 年 10 月 このガイドでは お使いの Tablet PC のモデムでサポートされている AT コマンドセットを選択 アクセス および使用する方法について説明します 2003 Hewlett-Packard Development Company, L.P. MicrosoftおよびWindowsは 米国 Microsoft
Quartus II Web Edition インストール・ガイド
ver. 9.01 2009 年 9 月 1. はじめに Quartus II Web Edition ソフトウェアは アルテラの低コスト FPGA および CPLD ファミリの開発に必要な環境一式が含まれた無償パッケージです 回路図とテキスト形式によるデザイン入力 統合された VHDL と Verilog HDL 合成 サードパーティ ソフトウェアへのサポート SOPC Builder システム生成ソフトウェア
インテル® Parallel Studio XE 2019 Composer Edition for Fortran Windows : インストール・ガイド
インテル Parallel Studio XE 2019 Composer Edition for Fortran Windows インストール ガイド エクセルソフト株式会社 Version 1.0.0-20180918 目次 1. はじめに....................................................................................
Microsoft Word - 実験4_FPGA実験2_2015
FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(
Nios II ハードウェア・チュートリアル
Nios II ver. 7.1 2007 8 1. Nios II FPGA Nios II Quaruts II 7.1 Nios II 7.1 Nios II Cyclone II count_binary 2. 2-1. http://www.altera.com/literature/lit-nio2.jsp 2-2. Nios II Quartus II FEATURE Nios II
Verilog HDL による回路設計記述
Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995
マルチ VRFCE PE-CE リンクのプロビジョ ニング
CHAPTER 26 この章では Prime Fulfillment のプロビジョニングプロセスで MPLS VPN マルチ VRFCE PE-CE リンクを構成する方法を説明します MPLS VPN MVRFCE PE-CE リンクの概要 この項の内容は 次のとおりです ネットワークトポロジ (P.26-2) 前提タスク (P.26-2) Prime Fulfillment で MPLS VPN
LEAP を使用して Cisco ワイヤレス クライアントを認証するための Funk RADIUS の設定
LEAP を使用して Cisco ワイヤレスクライアントを認証するための Funk RADIUS の設定 目次 概要前提条件要件使用するコンポーネント表記法設定アクセスポイントまたはブリッジの設定 Funk ソフトウェアの Inc. Product 設定 Steel-Belted Radius Steel-Belted Radius のユーザの作成関連情報 概要 このドキュメントでは 340 および
Sharing the Development Database
開発データベースを共有する 目次 1 Prerequisites 準備... 2 2 Type of database データベースのタイプ... 2 3 Select the preferred database 希望のデータベースを選択する... 2 4 Start the database viewer データベース ビューワーを起動する... 3 5 Execute queries クエリを実行する...
Microsoft Word - SQL Server 2005 セットアップ手順書.doc
Microsoft SQL Server のインストールについて (Wonderware 製品と使用する場合 ) はじめに この技術情報は Wonderware 製品と共に使用される場合の推奨される Microsoft SQL Server 2005 インストール手順書です ここでは Historian(IndustrialSQL Server) や InTouch Alarm DB Logger
Power Delivery Network (PDN) Tool User Guide
電源供給ネットワーク (PDN) ツール ユーザーガイド 101 Innovation Drive San Jose, CA 95134 www.altera.com ドキュメント バージョン : 2.0 ドキュメント デート :2009 年 3 月 Copyright 2009 Altera Corporation. All rights reserved. Altera, The Programmable
Quartus II - Chip Planner クイック・ガイド
- Quartus II - Chip Planner クイック ガイド ver.9.0 2009 年 8 月 1. はじめに この資料は Quartus II の Chip Planner の使用方法を紹介しています Chip Planner は 従来のフロアプランと Chip Editor が統合された機能です この機能により Quartus II 上でアルテラ デバイスの内部構造の表示 内部タイミングの調査
エンティティ : インタフェースを定義 entity HLFDD is port (, : in std_logic ;, : out std_logic ) ; end HLFDD ; アーキテクチャ : エンティティの実現 architecture RH1 of HLFDD is <= xor
VHDL を使った PLD 設計のすすめ PLD 利用のメリット 小型化 高集積化 回路の修正が容易 VHDL 設計のメリット 汎用の設計になる ( どこのデバイスにも搭載可能 ) 1/16 2001/7/13 大久保弘崇 http://www.aichi-pu.ac.jp/ist/~ohkubo/ 2/16 設計の再利用が促進 MIL 記号の D での設計との比較 Verilog-HDL などでも別に同じ
Nios II 簡易シミュレーション
ver. 8.1 2009 年 3 月 1. はじめに この資料は 別資料である Nios II 簡易チュートリアル を終えた後 Nios II システムのデザインを ModelSim で RTL シミュレーションを行う場合の操作マニュアルです この資料では ModelSim-Altera を使用していますが ModelSim PE ModelSim SE でも同様にシミュレーションが可能です この資料においてのシミュレーション環境は
インテル® Stratix®10 デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール・ユーザーガイド
更新情報 フィードバック 最新版をウェブからダウンロード : PDF HTML 目次 目次 1 インテル Stratix デバイスの LAB および の概要... 3 2 HyperFlex レジスター... 4...5 3.1 LAB... 5 3.1.1 MLAB... 6 3.1.2 ローカル インターコネクトおよびダイレクトリンク インターコネクト...6 3.1.3 キャリーチェーンのインターコネクト...
NOTICE The information contained in this document is believed to be accurate in all respects but is not warranted by Mitel Networks Corporation (MITEL
MiVoice 6725ip Microsoft Lync Phone 41-001367-06 REV02 クイックスタートガイド NOTICE The information contained in this document is believed to be accurate in all respects but is not warranted by Mitel Networks Corporation
2D/3D CAD データ管理導入手法実践セミナー Autodesk Vault 最新バージョン情報 Presenter Name 2013 年 4 月 2013 Autodesk
2D/3D CAD データ管理導入手法実践セミナー Autodesk Vault 最新バージョン情報 Presenter Name 2013 年 4 月 2013 Autodesk Autodesk Vault 2014 新機能 操作性向上 Inventor ファイルを Vault にチェックインすることなくステータス変更を実行できるようになりました 履歴テーブルの版管理を柔軟に設定できるようになりました
CONTEC DIOプロバイダ ユーザーズガイド
DIO プロバイダユーザーズガイド - 1 - DIO プロバイダ CONTEC DIO ボード Version 1.1.2 ユーザーズガイド July 17, 2012 備考 ORiN2SDK2.0.14 以降, このプロバイダは CONTEC 社の API-DIO(WDM) を使用しています. 以前 までの API-DIO(98PC) を使用する場合は,DIO98 プロバイダを使用してください.
TDK Equivalent Circuit Model Library
TDK SPICE Netlist Library を OrCAD Capture,PSpice で使用する方法 TDK 株式会社アプリケーションセンター江畑克史 Oct. 01, 2008 AN-NL08B002_ja はじめに TDK では, 各種受動電子部品の SPICE モデル集 TDK SPICE Netlist Library を公開しております. TDK SPICE Netlist Library
IBM SPSS Statistics - Essentials for Python: のインストール手順 Mac OS
IBM SPSS Statistics - ssentials for Python: のインストール手順 Mac OS 概要 Mac OS オペレーティングシステムで IBM SPSS Statistics - ssentials for Python をインストールする手順を説明します IBM SPSS Statistics - ssentials for Python では IBM SPSS
CRA 2.2(1)の ICD の設定方法
CRA 2.2(1) の ICD の設定方法 目次 はじめに前提条件要件使用するコンポーネント表記法 CRA 2.2(1) の設定 ICD 新しいユーザ / エージェントを追加して下さいエージェントによって電話を対応づけて下さい CTI ポートを追加して下さい CTI ルートポイントを追加して下さい CTI コンポーネントのための JTAPI ユーザを追加して下さいリソースマネージャを作成して下さい
改訂履歴 版番号改訂日改訂者改訂内容 年 2 月 2 日ネットワールド 新規 I
2016 年 2 月 2 日 第 1.0 版 www.networld.co.jp 株式会社ネットワールド 改訂履歴 版番号改訂日改訂者改訂内容 1.0 2016 年 2 月 2 日ネットワールド 新規 www.networld.co.jp/product/cisco/ I 免責事項 本書のご利用は お客様ご自身の責任において行われるものとします 本書に記載する情報については 株式会社ネットワールド
Oracle SALTを使用してTuxedoサービスをSOAP Webサービスとして公開する方法
Oracle SALT を使用して Tuxedo サービスを SOAP Web サービスとして公開する方法 概要 このドキュメントは Oracle Service Architecture Leveraging Tuxedo(Oracle SALT) のユースケースをほんの数分で実装できるように作成されています Oracle SALT を使用すると プロジェクトをゼロからブートストラップし 既存のプロジェクトに
intra-mart Accel Platform — IM-共通マスタ スマートフォン拡張プログラミングガイド 初版
Copyright 2012 NTT DATA INTRAMART CORPORATION 1 Top 目次 1. 改訂情報 2. IM- 共通マスタの拡張について 2.1. 前提となる知識 2.1.1. Plugin Manager 2.2. 表記について 3. 汎用検索画面の拡張 3.1. 動作の概要 3.1.1. 汎用検索画面タブの動作概要 3.2. 実装の詳細 3.2.1. 汎用検索画面タブの実装
Nero ControlCenter マニュアル
Nero ControlCenter マニュアル Nero AG 著作権および商標情報 Nero ControlCenter マニュアルとその内容のすべては 著作権によって保護されており Nero AG が版権を所有しています 無断転載を禁止します このマニュアル内容は 国際著作権条約により保護されています Nero AG の書面による明確な許可なしに 本マニュアルの一部または全部の複製 配布 複写を禁止します
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PCI-Express ハード IP を使用した DMA の実現 for Cyclone V GT FPGA 開発キット（ソフトウェア編）
ALTIMA Corp. PCI-Express ハード IP を使用した DMA の実現 for Cyclone V GT FPGA 開発キット ( ソフトウェア編 ) ver.1 2015 年 4 月 Rev.1 ELSENA,Inc. PCI-Express ハード IP を使用した DMA の実現 for Cyclone V GT FPGA 開発キット ( ソフトウェア編 ) 目次 1. はじめに...3
デュアルDIMM DDR2およびDDR3 SDRAMのボード・デザイン・ガイドライン、外部メモリ・インタフェース・ハンドブック、Volume 2、第5章
5? 2012? EMI_DG_005-2.0 EMI_DG_005-2.0 この章では デュアル バッファなし DIMM (UDIMM) DDR2 および DDR3 SDRAM インタフェースの実装のガイドラインについて説明します この章では デュアル DIMM 構成を次の条件で使用して データ信号のシグナル インテグリティに対する影響を説明します 1 スロット実装対 2 スロット実装 DIMM
Welcome-Kit ~STM32L4-Nucleo~
STM32CubeMX の使い方 0 STM32CubeMX ダウンロード 1 1 ST マイクロ社 HP より STM32CubeMX インストーラーをダウンロードし インストーラーの表示に沿ってインストールします URL : http://www.st.com/content/st_com/ja/products/development-tools/software-development-tools/stm32-
Microsoft Word - ALT0982_program_epcs_by_niosii_v10.doc
ver. 1.0 2008 年 6 月 1. はじめに この資料では ホスト PC に存在する ハードウェアのコンフィギュレーション データ ファイルをホスト ファイルシステムの機能を使用して Nios II システム メモリへ転送し そのコンフィギュレーション データを Nios II を使って EPCS へプログラムする手法を紹介します この資料は Quartus II ver.7.2 SP3
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
intra-mart Accel Platform
intra-mart Accel Platform IM- 共通マスタスマートフォン拡張プログラミングガイド 2012/10/01 初版 変更年月日 2012/10/01 初版 > 変更内容 目次 > 1 IM- 共通マスタの拡張について...2 1.1 前提となる知識...2 1.1.1 Plugin Manager...2 1.2 表記について...2 2 汎用検索画面の拡張...3
Microsoft PowerPoint - Tutorial_2_upd.ppt
2 Eclipse を使った Bluemix アプリケーション開発 1 ハンズオン手順 ハンズオンの概要 Eclipse から Java アプリをデプロイする 公開されているプロジェクトをインポートする インポートしたプロジェクトをBluemixにデプロイする ここでは PostgreSQL サービスを提供する ElephantSQL というサービスを使用します デプロイしたアプリケーションを確認する
ModelSim-Altera Edition インストール & ライセンスセットアップ Linux ver.11
ALTIMA Corp. ModelSim-Altera Edition インストール & ライセンスセットアップ Linux ver.11 2012 年 3 月 Rev. 1 ELSENA,Inc. ModelSim-Altera Edition インストール & ライセンスセットアップ 目次 1. はじめに... 3 2. ModelSim-Altera について... 3 2-1. ModelSim-Altera
1. はじめに 本書は スプリット演算器 MFS2 用コンフィギュレータソフトウェア の取扱方法 操作手順 注意事項などを説明したものです Windows の操作や用語を理解している方を前提にしています Windows の操作や用語については それぞれのマニュアルを参照してください 1.1. MFS
スプリット演算器 MFS2 用コンフィギュレータソフトウェア MFS2CFG バージョン 0.02 取扱説明書 1/10 NM-9307 改 2 1. はじめに 本書は スプリット演算器 MFS2 用コンフィギュレータソフトウェア の取扱方法 操作手順 注意事項などを説明したものです Windows の操作や用語を理解している方を前提にしています Windows の操作や用語については それぞれのマニュアルを参照してください
NS-Draw Ver
第 2 章インストール 本章では コンピュータへの NS-Draw のインストール方法について解説します 次の STEP1~3の順番で説明を進めていきます 2.1 インストール 2.2 ライセンスの確認 2.3 回路シミュレーションの実行までの確認 2.1 インストールインストーラのメニューに従って インストール作業を行ってください インストール先を c:\program Files にすると Windows
Agileイベント・フレームワークとOracle BPELを使用したPLMワークフローの拡張
Agile イベント フレームワークと Oracle BPEL を使用した PLM ワークフローの拡張 チュートリアル Jun Gao Agile PLM Development 共著 2009 年 10 月 目次 概要... 4 このチュートリアルについて... 4 目的および範囲... 4 使用ソフトウェア... 4 はじめに... 5 必要な環境の準備... 5 Agile PLM ワークフロー機能の拡張...
任意の間隔での FTP 画像送信イベントの設定方法 はじめに 本ドキュメントでは AXIS ネットワークカメラ / ビデオエンコーダにおいて任意の間隔で画像を FTP サー バーへ送信するイベントの設定手順を説明します 設定手順手順 1:AXIS ネットワークカメラ / ビデオエンコーダの設定ページ
はじめに 本ドキュメントでは AXIS ネットワークカメラ / ビデオエンコーダにおいて任意の間隔で画像を FTP サー バーへ送信するイベントの設定手順を説明します 設定手順手順 1:AXIS ネットワークカメラ / ビデオエンコーダの設定ページにアクセスする 1.Web ブラウザを起動します FW v6.50 以下の場合は Internet Explorer を FW v7.10 以降の場合は
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Nios II カスタム・インストラクションによるキャスト（型変換）の高速化
ver. 9.1 2009 年 12 月 1. はじめに Nios II にオプションで実装できる浮動小数演算カスタム インストラクションは 浮動小数四則演算はサポートしているものの 整数から浮動小数にキャスト ( 型変換 ) する機能やその逆の機能は備えていません この資料では 単精度浮動小数型と整数型の変換を簡単に Nios II のカスタム インストラクションに実装する方法を紹介しています なお