AN661: ALTERA_PLLおよびALTERA_PLL_RECONFIGメガファンクションでフラクショナルPLLリコンフィギュレーションの実装

Transcription

1 AN このアプリケーション ノートでは Quartus II ソフトウェアでの ALTERA_PLL と ALTERA_PLL_RECONFIG メガファンクションとの 28 nm デバイス (Arria V Cyclone V および Stratix V デバイス ファミリ ) でフラクショナル PLL(Phase-Locked Loop) のためにフラクショナル PLL のリコンフィギュレーションおよびダイナミック位相シフトを実装するための流れを説明します このアプリケーション ノートでは 以下について説明します PLL(Phase-Locked Loop) は いくつかの分周カウンタおよび異なる voltage-controlled oscillator(vco) の位相タップを使用して 周波数合成と位相シフトを実行します たとえば カウンタの設定をリコンフィギュレーションして 動的に 28 nm デバイスの PLL のにフラクショナル PLL 出力クロックを位相シフトすることができます またチャージ ポンプおよびループ フィルタ コンポーネントを変更して PLL 帯域幅を動的に変化させることもできます これらの PLL コンポーネントを使用して FPGA 全体をリコンフィギュレーションせずに 出力クロック周波数 PLL 帯域幅 および位相シフトをリアルタイムで更新することができます 28 nm デバイスにおけるフラクショナル PLL は整数 PLL もサポートしています PLL は デバイス クロック管理 外部システム クロック管理 および高速 I/O インタフェースのための強力なクロック管理および合成機能を提供します 28 nm デバイスにおけるフラクショナル PLL は ダイナミック リコンフィギュレーションをサポートしています デバイスがユーザー モードになっている間は FPGA 全体をリコンフィギュレーションせずにリアルタイムで新しいフラクショナル PLL コンフィギュレーションをダウンロードすることができます 次フラクショナル PLL のコンポーネントがダイナミック リコンフィギュレーション IP を使用してリアルタイムにリコンフィギュレーション可能です ポスト スケール出力カウンタ (C) 101 Innovation Drive San Jose, CA Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered

2 Page 2 フィードバック カウンタ (M) プリスケール カウンタ (N) チャージ ポンプ電流 (I CP ) とループ フィルタ コンポーネント (R C) 1 Quartus II ソフトウェア バージョン 12.0 は R と C のリコンフィギュレーションを I CP がサポートされています 各カウンタのダイナミック位相シフト Delta Sigma Modulator(DSM) フラクショナル分周 (M FRAC ) リアルタイムでフラクショナル PLL リコンフィギュレーションから複数の周波数で動作するアプリケーションに有用です フラクショナル PLL リコンフィギュレーションは PLL 出力周波数をスイープし クロックの出力フェースをデザインのどの階段でも調整できるため プロトタイプ環境でも有用です また この機能を使用すると PLL 出力クロック位相シフトを変更して クロック ツー アウト (t CO ) 遅延を調整することも可能です ALTPLL MegaWizard Plug-in Manager を使用して デザイン内の ALTPLL メガファンクションのインスタンス化におけるリコンフィギュレーション回路をイネーブルすることができます ALTERA_PLL_RECONFIG メガファンクションは フラクショナル PLL のリコンフィギュレーション プロセスを簡素化します ALTERA_PLL_RECONFIG メガファンクションは Avalon Memory-Mapped(Avalon-MM) インタフェースを使用してユーザー コントロール ロジックおよび ALTERA_PLL インスタンスに直接接続するバスと対話します に ALTPLL メガファンクションおよび ALTLVDS メガファンクション間の接続を示します Top-Level Design File reset reset global_reset Nios II Processor JTAG UART PLL PLL Locked Signal PLL Output Clocks inclk On-Chip Memory ALTERA_PLL_RECONFIG Megafunction

3 Page 3 デザインに ALTERA_PLL と ALTERA_PLL_RECONFIG インスタンスを接続するには 次の手順を実行します 1. ALTERA_PLL インスタンス上 reconfig_to_pll [63:0] バスに ALTERA_PLL_RECONFIG インスタンス上 reconfig_to_pll [63:0] バスを接続します 2. ALTERA_PLL_RECONFIG インスタンス上 reconfig_from_pll [63:0] バスに ALTERA_PLL インスタンス上 reconfig_from_pll [63:0] バスを接続します 3. クロック ソースに mgmt_clk を接続します mgmt_clk は mgmt_clk の開始と停止を制御する必要がなくなり フリーランニング クロックとすることができます. Avalon のリード動作 またはライト動作を実行するには ユーザー コントロール ロジックに mgmt_reset _mgmt_read_data [31:0] mgmt_write mgmt_address [5:0] mgmt_write_data [31:0] バス mgmt_wait_request および mgmt_read 信号を接続します ALTERA_PLL_RECONFIG メガファンクションのためのコントロール インタフェースは Avalon-MM スレーブ インタフェース マスタ ユーザー ロジック コントロールです 外部ユーザー ロジックは直接フラクショナル PLL 設定をリコンフィギュレーションするために これらの Avalon ポートを使用しています ALTERA_PLL_RECONFIG メガファンクションでの Avalon-MM 信号を示します mgmt_read_data [31:0] 出力 mgmt_read をアサートするときの ALTERA_PLL_RECONFIG メガファンクションから読み込むデータが mgmt_write_data [31:0] 入力 mgmt_write 信号をアサートするときの ALTERA_PLL_RECONFIG メガファンクションに書き込まれたデータ mgmt_address [5:0] mgmt_read mgmt_write 入力 入力 入力 リードまたはライト動作のためのメモリ マップされたレジスタのアドレスを指定します アクティブ High 信号 読み出し動作を示すためにアサートされます 存在する場合 mgmt_read_data バスでリード データが提供されます アクティブ High 信号 ライト動作を示すためにアサートされます 存在する場合 mgmt_write_data バスは ライト データが必要とします

4 Page mgmt_reset mgmt_waitrequest 入力 出力 初期値にすべての PLL カウンタをリセットするアクティブ High 信号 この信号が High にドライブされると PLL がそのカウンタをリセットし PLL 出力をクリアして ロックを失います この信号が再び Low になった後 ロック プロセスが開始され PLL は 入力基準クロックに再同期します アクティブ High 信号 mgmt_waitrequest 信号をアサートすると ALTERA_PLL_RECONFIG メガファンクションは リード動作またはライト動作を無視します

5 Page 5 フラクショナル PLL ダイナミック リコンフィギュレーション レジスタと設定を示します モード レジスタ値 ステータス レジスタ 登録を開始 N カウンタ = busy waitrequest モードには 0 を書き込む polling モードには 1 を書き込む 1 = ready フラクショナル PLL リコンフィギュレーションまたは動的位相シフトを開始するために 0 または 1 のどちらかをお書きください N_counter [7:0] = low_count N_counter [15:8] = high_count Total_div = high_count + low_count N_counter [16] =bypass イネーブル N_counter[16] = 0, f REF =f IN /Total_div N_counter[16] = 1, f REF =f IN (N カウンタがバイパスされる ) N_counter[17] = odd division リード / ライト 読み出し ライト リード / ライト M カウンタ N_counter[17] = 0, even division, duty cycle = high_count/total_div v N_counter[17] = 1, odd division, duty cycle = (high_count- 0.5)/Total_di M_counter [7:0] = low_count M_counter [15:8] = high_count Total_div = high_count + low_count M_counter[16] = bypass enable M_counter[16] = 0, f FB =f VCO /Total_div M_counter[17] = odd division M_counter[17] = 0, even division, duty cycle = high_count/total_div M_counter[17] = 1, odd division, duty cycle = (high_count- 0.5)/Total_div リード / ライト

6 Page 6 C カウンタ C_counter [7:0] = low_count C_counter [15:8] = high_count Total_div = high_count + low_count C_counter[16] = bypass イネーブル C_counter[16] = 0, f OUT =f VCO /Total_div C_counter[16] = 1, f OUT =f VCO (C カウンタがバイパスされる ) C_counter[17] = odd division C_counter[17] = 0, even division, duty cycle = high_count/total_div C_counter[17] = 1, odd division, duty cycle = (high_count- 0.5)/Total_div C_counter[22:18] は から 10001(0-17) までの 5 ビットのバイナリ数で 変更する C カウンタを選択します たとえば C2 を変更したい場合 C_counter[18:22] を に設定します Dynamic_Phase_Shift [15:0] = シフトの数 リード / ライト Number of shifts = 出力クロックをシフトする回数です シフトを実行するたびに シフトの実際の量は VCO 周期の 1/8 である VCO は 1.6 GHz で動作している場合 それぞれの位相シフトは PS に等しいです Dynamic_Phase _Shift Dynamic_Phase_Shift [??08?16] = cnt_select? cnt_select はシフトするカウンタ出力を指定する 5 ビット値です cnt_select マッピングについて詳しくは を参照してください ライト Dynamic_Phase_Shift[21] = up_dn up_dn = シフトの方向 up_dn = 1 ( 正のフェース シフト ) up_dn = 0 ( 負のフェース シフト ) M カウンタ小数値 (K) (DSM 用 )M カウンタの小数部 実際の端数値は次のとおりです M FRAC = K[X:0]/2 X (X=8, 16, 2 または 32) M counter final value = M Counter + M FRAC のための Total_div ライト PLL 帯域幅設定 帯域幅の設定については PLL リコンフィギュレーション電卓を参照してください アルテラのウェブサイトにあるドキュメント : アプリケーションノートページから PLL リコンフィギュレーション電卓をダウンロードすることができます リード / ライト

7 Page 7 チャージ ポンプ電流 チャージ ポンプの設定については PLL リコンフィギュレーション電卓を参照してください ドキュメント : アルテラの Web サイトにあるアプリケーションノートページから PLL リコンフィギュレーション電卓をダウンロードすることができます リード / ライト の注 (1) K カウンタリコンフィギュレーションには フラクショナルモードでリコンフィギュレーションする前に PLL をコンフィギュレーションする場合にのみ有効です 最適なパフォーマンスを得るために 0.05 と 0.95 の間に M FRAC 値を設定します X ALTERA_PLL の MegaWizard で決定 = 小数キャリービット X のデフォルト値は 2 で PLL リコンフィギュレーション中にリコンフィギュレーションすることはできません (2) C カウンタ読み出し動作の場合は での選択したカウンタのアドレスを使用します 読み出し動作時に選択したカウンタの対応するアドレスを一覧表示します カウンタ C カウンタ C カウンタ C2 は カウンタ C3 の カウンタ C カウンタ C カウンタ カウンタの C カウンタの C カウンタ C カウンタ C カウンタ C カウンタ C カウンタ C カウンタ C カウンタ C カウンタ C カウンタ C17 C_counter [7:0] = low_count C_counter [15:8] = high_count Total_div = high_count + low_count

8 Page 8 には cnt_select(dynamic_phase_shift [20:16]) のマッピングおよびダイナミック位相シフトのためのカウンタが一覧表示されます Arria V および Stratix V 5 b00000 カウンタ C0 Arria V Cyclone V および Stratix V 5 b00001 カウンタ C1 Arria V Cyclone V および Stratix V 5 b00010 カウンタ C2 Arria V Cyclone V および Stratix V 5'b00011 カウンタ C3 の Arria V Cyclone V および Stratix V 5 b00100 カウンタ C Arria V Cyclone V および Stratix V 5'b00101 カウンタ C5 Arria V Cyclone V および Stratix V 5'b00110 カウンタ 6 Arria V Cyclone V および Stratix V 5'b00111 カウンタ C7 Arria V Cyclone V および Stratix V 5 b01000 カウンタの C8 Arria V および Stratix V 5'b01001 カウンタ C9 Arria V および Stratix V 5'b01010 カウンタ C10 Arria V および Stratix V 5'b01011 カウンタ C11 Arria V および Stratix V 5'b01100 カウンタ C12 Arria V および Stratix V 5'b01101 カウンタ C13 Arria V および Stratix V 5'b01110 カウンタ C1 Arria V および Stratix V 5'b01111 カウンタ C15 Arria V および Stratix V 5 b10000 カウンタ C16 Arria V および Stratix V 5'b10001 カウンタ C17 Arria V Cyclone V および Stratix V 5'b11111 すべての出力カウンタ Arria V Cyclone V および Stratix V 5'b10010 M カウンタ Avalon-MM インタフェースをダイナミックにフラクショナル PLL をリコンフィギュレーションすることができます ダイナミック位相シフトを実行するには 以下の手順に従います 1. Avalon のライト動作を通じ ALTERA_PLL_RECONFIG メガファンクションの起動時に 0 または 1 の値をモード レジスタに書き込みます モード レジスタは ALTERA_PLL_RECONFIG メガファンクションが waitrequest または polling モードで動作するかどうかを判断します 2. Avalon ライト動作を通して要素とその新しい値を指定します 各リコンフィギュレーション可能な要素のアドレスについて詳しくは を参照してください 3. 変更したいすべてのリコンフィギュラブル要素 (N M C のカウンタ M FRAC 値など ) のためにステップ を繰り返します

9 Page 9. Avalon のライト動作を通じ スタート レジスタに 0 または 1 のいずれかを記述します スタートレジスタへのライトは 動的リコンフィギュレーション 動的な位相シフト またはその両方をトリガします a. ステップ には 0(waitrequest モード ) にモード レジスタを設定した場合 ALTERA_PLL_RECONFIG メガファンクションは リコンフィギュレーション後まで mgmt_waitrequest をアサートします 別の Avalon がリードまたはライト動作は ALTERA_PLL_RECONFIG メガファンクションをデアサート後 mgmt_waitrequest のみ実行することができます または b. ステップ には 1(polling モード ) にモード レジスタを設定した場合 ALTERA_PLL_RECONFIG メガファンクションは ステータス レジスタに 0 ( ビジー ) に書き込みます Avalon はリコンフィギュレーションが完了したことを確実にするためにリード動作を実行することによって 定期的にステータス レジスタのビット 0 をポーリングすることができます ALTERA_PLL_RECONFIG メガファンクションは 1 の値まで ステータ スレジスタから読み出された新しいリコンフィギュレーション命令 (Avalon のライト動作 ) を無視します 1 ダイナミック リコンフィギュレーションやダイナミック位相シフトを実行する前に 基準クロックにフラクショナル PLL をロックします 1 waitrequest モードでは mgmt_waitrequest は PLL リコンフィギュレーション中に あるいは PLL がロック状態の喪失時にアサートします Polling モードでは ステータス レジスタは PLL リコンフィギュレーション中に または PLL がロック状態の喪失時に 0( ビジー状態 ) になります に M M FRAC N と C カウンタをリコンフィギュレーションするには ダイナミック リコンフィギュレーションを実行するための波形例を示します mgmt_clk mgmt_address[5:0] 00h 0h 07h 03h 05h 08h 09h 02h 01h mgmt_writedata[31:0] h h 00h h h 00000h a b c d e f h h h g h i don t care mgmt_write mgmt_read j mgmt_readdata[31:0] h h

10 Page 10 以下のリストは で示される動作を説明します a. Avalon-MM は ポーリング モードで動作するように ALTERA_PLL_RECONFIG メガファンクションを設定するためにモード レジスタ ( アドレス = 0x00 の ) に書き込みます b. Avalon-MM は 36 に M カウンタをリコンフィギュレーションする M カウンタ レジスタ ( アドレス = 0x0) に書き込みます c ( デシマル値 ) に M FRAC をリコンフィギュレーションするために Avalon-MM は M カウンタの小数値 (K) レジスタ ( アドレス =0x07) に書き込みます d. N カウンタを にリコンフィギュレーションするために Avalon-MM は N カウンタ レジスタ ( アドレス =0x03) に書き込みます e. C0 カウンタを 8(high_count =3 low_count=3 偶数の分周 ) にリコンフィギュレーションするために Avalon-MM は C カウンタ レジスタに ( アドレス s=0x05) 書き込みます f. C1 カウンタを 8(high_count = low_count= 偶数の分周 ) にリコンフィギュレーションするために Avalon-MM は C カウンタ レジスタに ( アドレス s=0x05) 書き込みます g. 帯域幅の設定をメディアの帯域幅にリコンフィギュレーションするために Avalon-MM は 帯域幅の設定のレジスタ ( アドレス = 0x08) に書き込みます h. ミディアム帯域幅にチャージ ポンプ設定をリコンフィギュレーションするために Avalon-MM は チャージ ポンプ設定レジスタ ( アドレス =0x09) に書き込みます i. リコンフィギュレーションを開始するために Avalon-MM は スタート レジスタ ( アドレス = 0 02) に書き込みます j. 成功したリコンフィギュレーションを示して 1 の値がステータス レジスタから読まれるまで Avalon-MM はステータス レジスタ ( アドレス =0x01) から読み出します

11 Page 11 ダイナミック位相シフト機能により 個々の PLL 出力の出力位相をほかの PLL 出力や基準クロックに対してダイナミックに調整できます 最小の増分ステップは VCO 周期の 8 分の 1 に相当します 出力クロックは このダイナミック位相シフトの動作中にアクティブです ダイナミック位相シフトを実行するには 次の方法を使用できます ALTERA_PLL_RECONFIG メガファンクション 直接の ALTERA_PLL メガファンクションを使用したダイナミック位相シフト回路 1 Quartus II ソフトウェア バージョン 11.1 sp2 では ALTERA_PLL_RECONFIG メガファンクションを使用したダイナミック位相シフトだけを実行することができます ただし 直接 Quartus II ソフトウェア バージョン 12.0 以降の ALTERA_PLL メガファンクションを使用してダイナミック位相シフトを実行することができます 直接ダイナミック位相シフトポートをイネーブルすることで ダイナミック位相シフトを実行することができます ダイナミック位相シフトを実行するには 以下の手順に従います 1. UPDN と cntsel ポートを設定します 2. 少なくとも 2 scanclk サイクル phase_en ポートをアサートします phase_en パルスごとに 1 位相シフトします 3. phase_done は Low になった後 phase_en をディアサートします updn cntsel および phase_en ポートは scanclk に同期しています VCO および scanclk の周波数に応じて phasedone の Low 時間は 1scanclk サイクルよりも長くなるか または短くなることがあります phase_done は Low から High になった後 別のダイナミック位相シフトを実行しますが phase_en は少なくとも 1 scanclk サイクルで間隔でなければなりません phase_en パルスごとに 1 位相シフトします に ダイナミック位相シフトのための波形を示します clk updn a cntsel 00h 09h 00h phase_en b c d e phase_done

12 Page 12 以下のリストは で示される動作を説明します a. フィジカル カウンタ C9 を cntsel ポートに また正の位相シフト方向に cntsel ポートにを設定します b. フィジカル カウンタ C9 上の最初の位相シフト動作を開始する phase_en ポートをアサートします c. phase_done は Low になった後 phase_en をアサートします d. 第 2 の位相シフト動作を開始するために再度 phase_en をアサートします e. phase_down は Low になった後 phase_en ポートをアサートします phase_en scanclk UPDN cntsel phase_done の注 入力 入力 入力 入力 出力 Low から High への移行は Low から High に 遷移ごとに 1 つの位相シフトをダイナミック位相シフトが可能になります phase_en と組み合わせて使用され ダイナミック位相シフトをイネーブル / ディセーブルにするコアからのフリー ランニング クロック ダイナミック位相シフト方向を選択 1 = 正の位相シフト 0 = 負の位相シフト 信号は scanclk の立ち上がりエッジで PLL にレジスタされます フィジカル カウンタ セレクト 位相調整のために M カウンタまたは C カウンタのいずれかを選択するためにデコードされる ビット PLL は scanclk の立ち上がりエッジで信号をレジスタします アサートされると 位相調整が完了し PLL が 2 番目の調整パルスに反応できる状態であることをコア ロジックに示します 内部 PLL タイミングに基づいてアサートします scanclk の立ち上がりエッジでディアサートします (1) フィジカル的なカウンタは PLL 内のカウンタの実際の位置を指します チップ プランナとのフィジカル カウンタを表示することができます 選択したフィジカル カウンタの対応するアドレスについては を参照してください 5 b00000 フィジカル C0 カウンタ 5b'00001 フィジカル カウンタ C1 5 b00010 フィジカル カウンタ C2 5'b00011 フィジカル カウンタ C3 5 b00100 フィジカル カウンタ C 5'b00101 フィジカル カウンタ C5 5'b00110 フィジカル カウンタ C6 5'b00111 フィジカル カウンタ C7 5 b01000 フィジカル カウンタ C8 5'b01001 フィジカル カウンタ C9 5'b01010 フィジカル カウンタ C10 5'b01011 フィジカル カウンタ C11

13 Page 13 5'b01100 フィジカル カウンタ C12 5'b01101 フィジカル カウンタ C13 5'b01110 フィジカル カウンタ C1 5'b01111 フィジカル カウンタ C15 5 b10000 フィジカル カウンタ C16 5'b10001 フィジカル カウンタ C17 PLL0 Physical Counter C0 Physical Counter C1 PLL1 Physical Counter C17 Physical Counter C16 PLL1 Physical Counter C8 Physical Counter C9 Physical Counter C16 Physical Counter C0 to C17 (up-to-down sequence) PLL0 Physical Counter C9 Physical Counter C8 Physical Counter C1 Physical Counter C17 to C0 (down-to-up sequence) Physical Counter C17 Physical Counter C0

14 Page 1 CLK[20..23][p,n] CLK[16..19][p,n] CLK[12..15][p,n] COR_X0_Y100 COR_X0_Y91 COR_X202_Y100 COR_X202_Y91 LR_X0_Y77 LR_X0_Y68 CEN_X92_Y96 CEN_X92_Y87 LR_X202_Y77 LR_X202_Y68 LR_X0_Y55 LR_X0_Y6 2 2 (3) (3) () () 2 2 LR_X202_Y55 LR_X202_Y6 LR_X0_Y31 LR_X0_Y22 LR_X202_Y31 LR_X202_Y22 COR_X0_Y10 COR_X0_Y1 CEN_X92_Y11 CEN_X92_Y2 COR_X202_Y10 COR_X202_Y1 CLK[0..3][p,n] CLK[..7][p,n] CLK[8..11][p,n] (1) 各インデックスはデバイス内の 1 つの fpll を表します fpll のフィジカル的位置は Quartus II ソフトウェア Chip Planner 内の位置に相当します (2) PLL0 と PLL1 のロジカル パーティションについて詳しくは を参照してください (3) CLK0 CLK1 CLK22 および CLK23 クロック ピンはフラクショナル PLL LR_X0_Y6 とフラクショナル PLL LR_X0_Y55 にクロックを供給します () CLK8 CLK9 CLK1 および CLK15 クロック ピンはフラクショナル PLL LR_X202_Y6 とフラクショナル PLL LR_X202_Y55 にクロックを供給します

15 Page 15 CLK[20..23][p,n] CLK[16..19][p,n] CLK[12..15][p,n] LR_X0_Y109 LR_X0_Y100 CEN_X90_Y123 CEN_X90_Y11 LR_X197_Y109 LR_X197_Y100 LR_X0_Y85 LR_X0_Y76 LR_X197_Y85 LR_X197_Y76 LR_X0_Y63 LR_X0_Y5 2 2 (3) (3) () () 2 2 LR_X197_Y63 LR_X197_Y5 LR_X0_Y39 LR_X0_Y30 LR_X197_Y39 LR_X197_Y30 LR_X0_Y1 LR_X0_Y5 LR_X197_Y1 LR_X197_Y5 CEN_X90_Y11 CEN_X90_Y2 CLK[0..3][p,n] CLK[..7][p,n] CLK[8..11][p,n] (1) 各インデックスはデバイス内の 1 つの fpll を表します fpll のフィジカル的位置は Quartus II ソフトウェア Chip Planner 内 の位置に相当します (2) PLL0 と PLL1 のロジカル パーティションについて詳しくは を参照してください (3) CLK0 CLK1 CLK20 および CLK21 クロック ピンは fpll LR_X0_Y5 および fpll LR_X0_Y63 にクロックを供給します () CLK8 CLK9 CLK12 および CLK13 クロック ピンは fpll LR_X197_Y5 および fpll LR_X197_Y63 にクロックを供給します

16 Page 16 CLK[20..23][p,n] CLK[16..19][p,n] CLK[12..15][p,n] COR_X0_Y122 COR_X0_Y113 LR_X0_Y100 LR_X0_Y91 CEN_X98_Y118 CEN_X98_Y109 COR_X210_Y122 COR_X210_Y113 LR_X210_Y100 LR_X210_Y91 LR_X0_Y75 LR_X0_Y66 LR_X210_Y75 LR_X210_Y66 LR_X0_Y53 LR_X0_Y LR_X210_Y53 LR_X210_Y LR_X0_Y29 LR_X0_Y20 LR_X210_Y29 LR_X210_Y20 COR_X0_Y10 COR_X0_Y1 CEN_X98_Y11 CEN_X98_Y2 COR_X210_Y10 COR_X210_Y1 CLK[0..3][p,n] CLK[..7][p,n] CLK[8..11][p,n] (1) 各インデックスはデバイス内の 1 つの fpll を表します fpll のフィジカル的位置は Quartus II ソフトウェア Chip Planner 内の位置に相当します (2) PLL0 と PLL1 の論理パーティションについて詳しくは を参照してください

17 Page 17 CLK[20..23][p,n] CLK[16..19][p,n] CLK[12..15][p,n] COR_X0_Y81 COR_X0_Y72 CEN_X8_Y77 CEN_X8_Y68 COR_X185_Y81 COR_X185_Y72 LR_X0_Y55 LR_X0_Y6 LR_X185_Y55 LR_X185_Y6 LR_X0_Y33 LR_X0_Y2 LR_X185_Y33 LR_X185_Y2 COR_X0_Y10 COR_X0_Y1 CEN_X8_Y11 CEN_X8_Y2 COR_X185_Y10 COR_X185_Y1 CLK[0..3][p,n] CLK[..7][p,n] CLK[8..11][p,n] (1) 各インデックスはデバイス内の 1 つの fpll を表します fpll のフィジカル的位置は Quartus II ソフトウェア Chip Planner 内の位置に相当します (2) PLL0 と PLL1 の論理パーティションについて詳しくは を参照してください

18 Page 18 CLK[20..23][p,n] CLK[16..19][p,n] CLK[12..15][p,n] COR_X0_Y15 COR_X0_Y136 LR_X0_Y112 LR_X0_Y103 CEN_X96_Y11 CEN_X96_Y132 COR_X208_Y15 COR_X208_Y136 LR_X208_Y112 LR_X208_Y103 LR_X0_Y87 LR_X0_Y78 LR_X208_Y87 LR_X208_Y78 LR_X0_Y65 LR_X0_Y56 LR_X208_Y65 LR_X208_Y56 LR_X0_Y1 LR_X0_Y32 LR_X208_Y1 LR_X208_Y32 COR_X0_Y10 COR_X0_Y1 CEN_X96_Y11 CEN_X96_Y2 COR_X208_Y10 COR_X208_Y1 CLK[0..3][p,n] CLK[..7][p,n] CLK[8..11][p,n] (1) 各インデックスはデバイス内の 1 つの fpll を表します fpll のフィジカル的位置は Quartus II ソフトウェア Chip Planner 内の位置に相当します (2) PLL0 と PLL1 の論理パーティションについて詳しくは を参照してください

19 Page 19 CLK[20..23][p,n] CLK[16..19][p,n] CLK[12..15][p,n] COR_X0_Y170 COR_X0_Y161 COR_X225_Y170 COR_X225_Y161 CEN_X10_Y166 CEN_X10_Y157 LR_X0_Y133 LR_X0_Y12 LR_X225_Y133 LR_X225_Y12 LR_X0_Y108 LR_X0_Y99 LR_X225_Y108 LR_X225_Y99 LR_X0_Y86 LR_X0_Y (3) (3) () () 2 2 LR_X225_Y86 LR_X225_Y77 LR_X0_Y61 LR_X0_Y52 LR_X225_Y61 LR_X225_Y52 LR_X0_Y38 LR_X0_Y29 LR_X225_Y38 LR_X225_Y29 COR_X0_Y10 COR_X0_Y1 CEN_X10_Y11 CEN_X10_Y2 COR_X225_Y10 COR_X225_Y1 CLK[0..3][p,n] CLK[..7][p,n] CLK[8..11][p,n] (1) 各インデックスはデバイス内の 1 つの fpll を表します fpll のフィジカル的位置は Quartus II ソフトウェア Chip Planner 内 の位置に相当します (2) PLL0 と PLL1 の論理パーティションについて詳しくは を参照してください (3) CLK0 CLK1 CLK22 および CLK23 クロック ピンは fpll LR_X0_Y77 と fpll LR_X0_Y86 にクロックを供給します () CLK8 CLK9 CLK1 および CLK15 クロック ピンは fpll LR_X225_Y77 と fpll LR_X225_Y86 にクロックを供給します

20 Page 20 ダイナミック位相シフトを実行するには 手順に従ってください - で ステップ除く だけ Dynamic_Phase_Shift レジスタに書き込む必要があります c 動的位相シフト後フラクショナル PLL に ARESET 信号をアサートした場合は ユーザーモードでダイナミック位相シフトを持つすべての成功した位相調整を失う ダイナミック位相シフトを実行するための波形例を示します mgmt_clk mgmt_address[5:0] 00h 06h 02h 01h mgmt_writedata[31:0] h h h don t care mgmt_write a b c d mgmt_read mgmt_readdata[31:0] don t care h h 以下のリストは の動作を説明します : a. Avalon は polling モードで動作するように ALTERA_PLL_RECONFIG メガファンクションを設定する ( アドレス = 0 00) モード レジスタに書き込みます b. Avalon は 前方の つのステップのために C1 カウンタの上にダイナミック位相シフトを実行する ( アドレス = 0x06) ダイナミック位相シフト レジスタに書き込みます c. Avalon は ダイナミック位相シフトを開始するスタート レジスタ ( アドレス = 0 02) に書き込みます d. Avalon は ダイナミック位相シフトが完了したことを示して 1 の値がステータス レジスタから読み出されるまで ステータス レジスタ ( アドレス =0x01) から読み込みます

21 Page 21 PLL リコンフィギュレーションを使用するときは 以下の内容について考慮する必要があります プリスケールおよびフィードバック カウンタの設定 (M N M FRAC ) またはチャージ ポンプ / ループ フィルタの設定を変更すると PLL VCO 周波数が影響を受けるため PLL を基準クロックに再ロックしなければならない場合があります M カウンタの位相シフト設定を変更すると 基準クロックに対する出力クロックの位相関係が変化するため PLL も再ロックする必要があります プリスケールおよびフィードバック カウンタの設定 (M N) を変更した場合の正確な影響は 設定の変更内容によって異なりますが どの変更を行った場合でも通常は再クロックが必要です M カウンタ位相シフト設定を使用して 位相シフトを追加すると 基準クロックに対するすべてのフラクショナル PLL クロック出力を引き込みます M カウンタは フィードバックパス内にあるので これを効果的に負の位相シフトを追加する ループ エレメント (M N M FRAC M カウンタ位相 I cp R C) を変更する場合に アルテラは ALTCLKCTRL メガファンクションにある clkena 信号を使用して ロジック アレイへの PLL 出力をディセーブルすることを推奨しています これにより システム ロジックに影響を与える過度の高周波数状態がなくなります リコンフィギュレーションする前に PLL はフラクショナル モードでのみカウンタ K の値の変更が有効です ポスト スケール カウンタ (C) や位相を変更しても PLL ロックや VCO 周波数は影響を受けません 位相シフトの分解能は 常に最小の増分ステップ (VCO 周期の 1/8 に等しい ) を持つ VCO 周波数の関数としています 出力クロック間の位相関係が重要な場合 アルテラは areset 信号を使用して PLL を再同期化することを推奨しています areset 信号のリセットを使用すると すべての内部フラクショナル PLL カウンタがリセットされ ロック プロセスが再び開始されます フラクショナル PLL リコンフィギュレーション インタフェースは正確に mgmt_clk の開始および停止を制御する必要がなくなり フリー ランニング mgmt_clk サポートしています M カウンタまたは N カウンタの値の変化はすべての出力クロック周波数に影響を与えます また 出力カウンタは個別でリコンフィギュレーションできます C カウンタが 1 に設定され バイパスが有効になっていても 位相シフトを行うことができます PLL がクロック間の 0 度の初期の位相シフト付きの 2 つのクロックを有する場合 フィッタは自動的に離れて第 2 のクロックを合成します マージからクロックを防止するために アルテラは 同じ周波数と位相シフトを共有 PLL 出力カウンタごとに手動で実行する場所の制約を推奨しています リード バック カウンタ動作は 少なくとも 3 つの scanclk サイクル レイテンシを必要とします

22 Page 22 waitrequest モードでは PLL リコンフィギュレーションが完了したとき mgmt_waitrequest をデアサートします リコンフィギュレーションが完了した後 PLL がロックを失った場合 PLL がロックするまで 再び mgmt_waitrequest をアサートします そこ PLL リコンフィギュレーションが完了した後に短い期間かもしれませんが PLL 前 mgmt_waitrequest がデアサートされたときに ロックを失ってしまいました アルテラは新しい Avalon のリードまたはライト動作を実行する前に完了した PLL リコンフィギュレーション後にロックする PLL のに十分な時間を許可することを推奨しています PLL リコンフィギュレーションが完了すると ポーリングモードでは ステータスは 0(busy) から 1(ready) への変更をレジスタします リコンフィギュレーションが完了した後 PLL がロックを失った場合 ステータス レジスタは PLL がロックするまで 0(busy) にあります そこ PLL リコンフィギュレーションが完了した後 短い周期であってもよいが PLL の前に ステータス レジスタ 1(ready) にあるとき ロックを失ってしまいました アルテラは新しい Avalon をリードまたはライト動作を実行する前に完了した PLL リコンフィギュレーション後にロックする PLL のに十分な時間を許可することを推奨しています 次の項では リファレンス デザインのセットアップおよび使用について説明します このアプリケーション ノート用のデザイン例は資料からダウンロードできます アルテラ ウェブサイト上のアプリケーションノートのページ 高度な設定について詳しくは を参照してください PC 内の以下のソフトウェアをインストールする必要があります バージョン 11.1 SP2 から始まる Quartus II 開発ソフトウェア バージョン 11.1 から始まる MegaCore IP ライブラリ (Quartus II 開発ソフトウェアと一緒にインストールされます ) バージョン 11.1 SP2 から始まるの Nios II エンベデッド デザイン スイート (EDS) 1 デザイン例のの Quartus Archived File (.qar) を抽出することを確認します 1 このアプリケーション ノートでは デフォルトの場所にソフトウェアをインストールすることを前提としています

23 Page 23 次のセクションでは ALTERA_PLL と ALTERA_PLL_RECONFIG メガファンクションを使用してシフトフラクショナル PLL ダイナミック リコンフィギュレーションと位相を実現するためのデザイン例を説明します デザイン例は 5SGXEA7 デバイスを使用します このデザイン例では ALTERA_PLL と ALTERA_PLL_RECONFIG メガファンクションで設定されています フラクショナル PLL はそれぞれ C0 と C1 の出力で 0ps および 107 ps 位相シフトの 2 つの MHz の出力クロックを合成します フラクショナル PLL への入力基準クロックは 100 MHz です ALTERA_PLL_RECONFIG メガファンクションは 必要な Avalon ライトとリード動作を実行するには ステート マシンに接続します reset_sm ピンでの Low パルスは Avalon のリードおよびライト シーケンスを始めます リコンフィギュレーション後 フラクショナル PLL は 次のコンフィギュレーションで動作します M カウンタ =36 M FRAC = N カウンタ = C0 = 6(high_count = 3 low_count = 3 偶数除算 ) C1 = 8(high_count = low_count = 偶数除算 ) 帯域幅設定 = 0110( 中帯域幅 ) チャージ ポンプの設定 = 010( 中帯域幅 ) デザイン例を使用してテストを実行するには 次の手順を実行します 1. PLL_Reconfig_MNC.qar ファイルをダウンロードし 復元します 2. デザインで ALTERA_PLL と ALTERA_PLL_RECONFIG インスタンスを再生成します 3. お使いのハードウェアに一致するようにデザイン例のピン割り当てと I/O 規格を変更します. デザインをリコンパイルします デザインがリコンパイルした後 任意のタイミング違反が含まれていないことを確認してください 5..stp を開き sof をダウンロードします 6. リコンフィギュレーションを開始する reset_sm ピンに Low パルスを提供します 予想される C0 出力周波数は MHz ですと予想 C1 の出力周波数は MHz です このデザイン例では ALTERA_PLL_RECONFIG メガファンクションとフラクショナル PLL のダイナミック位相シフト機能を示していることを除いて このデザイン例は に似いたようなものです reset_sm ピンでの Low パルスは Avalon のリードとライトシーケンスを開始して 動的に PLL 出力をフェース シフトします 正常ダイナミック位相シフトが完了した後 C1 出力は 前進 のステップで位相シフトされます

24 Page 2 デザイン例を使用してテストを実行するには 次の手順を実行します 1. PLL_Reconfig_DPS.qar ファイルをダウンロードし 復元します 2. デザインで ALTERA_PLL と ALTERA_PLL_RECONFIG インスタンスを再生成します 3. お使いのハードウェアに一致するようにデザイン例のピン割り当てと I/O 規格を変更します. デザインを再コンパイルし デザインが再コンパイルした後 任意のタイミング違反が含まれていないことを確認してください 5..stp を開き sof をダウンロードします 6. リコンフィギュレーションを開始する reset_sm ピンに Low パルスを提供します フラクショナル PLL リコンフィギュレーションのデザイン例は Qsys のデザイン フローを使用して 5SGXEA7 デバイスをターゲットとしています フラクショナル PLL は それぞれ C0 C1 C5 および C10 出力に 0ps 168 ps 336 ps および 505 ps を持つ 106 MHz の つの出力クロックを合成します フラクショナル PLL の入力周波数は 50MHz です には Qsys は システムおよびこのデザイン例のコンポーネントが表示されます Nios II プロセッサの C コードのプログラムは フラクショナル PLL リコンフィギュレーションの IP を制御します このプログラムは JTAG UART からのコマンドを受信して実行し 単純なループでコンフィギュレーションされています には Nios II プロセッサの C コードのプログラムが受信と実行する JTAG UART からのメイン メニュー コマンドを示します スイッチ A スイッチ B スイッチ C スイッチ D スイッチ E スイッチ F スイッチ G このコマンドは 26(high_count = 13 low_count = 13) に M カウンタをリコンフィギュレーションします このコマンドは (high_count = 2 low_count = 2) に N カウンタをリコンフィギュレーションします このコマンドでは 62.5% のデューティ サイクル (low_count = 10 high_count= 6) で 16 に C0 をリコンフィギュレーションします このコマンドは 30% のデューティ サイクルで 20 C1 をリコンフィギュレーションします (low_count = 6 high_count= 1 ) このコマンドは M FRAC = に K カウンタをリコンフィギュレーションします このコマンドでは 前方の 3 ステップの C0 でダイナミック位相シフトを実行します このコマンドは 下位の 7 つのステップのために C1 のダイナミック位相シフトを実行します

25 Page 25 スイッチ H I を切り替える このコマンドは M と M FRAC カウンタを に N カウンタを に そして C0 を 8(37.5% デューティ サイクル ) にリコンフィギュレーションします このコマンドは リード バック レジスタ ビットのサブメニューに入ります サブメニューのコマンドについては を参照してください にはサブコマンドを示します スイッチ A スイッチ B スイッチ C スイッチ D スイッチ E スイッチ F スイッチ R N カウンタ レジスタのコマンドのリードバック値 M カウンタ レジスタのコマンドのリードバック値 C0 カウンタ レジスタのコマンドのリードバック値 C1 カウンタ レジスタのコマンドのリードバック値 帯域幅設定レジスタのコマンドのリードバック値 チャージ ポンプ設定レジスタのコマンドのリードバック値 このコマンドを実行すると メイン メニューに戻ります サブメニューのコマンドについては を参照してください デザイン例を使用してテストを実行するには 次の手順を ( サブメニューに入ります ) を実行する : 1. PLL_Reconfig_Qsys.qar をダウンロードし 復元します 2. お使いのハードウェアに一致するようにデザイン例のピン割り当てと I/O 規格を変更します 3. デザイン例での Qsys システムを再生成します. デザインが再コンパイルした後 デザインを再コンパイルし 任意のタイミング違反が含まれていないことを確認します 5. SignalTap ファイル (.stp) を開き.sof をダウンロードします 6. Nios II プロジェクトを設定し テストプログラムをコンパイルするために Eclipse 用の Nios II Software Build Tools(SBT) を起動します 7. サンプル テストを実行する.elf をダウンロードします

26 Page 26

27 Page 27 このデザイン例では 5SGXEA7 が使用されます このデザイン例では ALTERA_PLL メガファンクションで構成されています フラクショナル PLL はそれぞれ C0 と C1 の出力に 0ps および 107 ps の位相シフトとの MHz での 2 つの出力クロックを合成します 入力基準クロックは 100 MHz です ALTERA_PLL メガファンクションは 直接ダイナミック シフト動作を実行するために ステート マシンに接続します rest_sm ピンでの Low パルスは直接ダイナミック位相シフト シーケンスを開始します デザイン例を使用してテストを実行するには 次の手順に従います 1. PLL_DynamicPhaseShift.qar をダウンロードし 復元します 2. デザインで ALTERA_PLL インスタンスを再生成します 3. デザインに合うようにデザイン例のピン割り当てと I/O 規格を変更します. デザインを再コンパイルし デザインがコンパイルした後に違反が含まれていないことを確認します 5..stp を開き.sof をダウンロードしてください 6. ダイナミック位相シフトを開始する reset_sm ピンに Low パルスを提供します デザインを作成し テストを実行する上のチュートリアルでは 参照してください このチュートリアルでは Quartus II ソフトウェアおよび Qsys システム統合ツールに精通していることを前提としています Quartus II ソフトウェアでは Stratix V デバイスをターゲットとする新しい Quartus II プロジェクトを作成します h 新しい Quartus II プロジェクトの作成について詳しくは Quartus II ヘルプでの Managing Files in a Project を参照してください 1 プロジェクトのパスにスペースや拡張文字を含めないでください

28 Page 28 新規プロジェクトを作成するには 以下のステップに従います 1. Tools メニューの Qsys をクリックします 2. デザインが必要とするの Qsys コンポーネントを追加するには 次の手順を実行します a. ALTERA_PLL のインスタンスを作成するには 次のステップを実行します PLL は Altera PLL を展開し Add をクリックします Reference Clock Frequency を 50.0 MHz にリセットします 出力クロック数を選択し その出力周波数及び位相関係を設定します Settings タブでは Enable dynamic reconfiguration of PLL のオプションをオンにします Finish をクリックします b. ALTERA_PLL_RECONFIG のインスタンスを作成するには 次のステップを実行します PLL を展開し Altera PLL Reconfig を選択して Add をクリックします Finish をクリックします c. コンポーネント ライブラリの下で Memories and Memory Controllers を展開して On-Chip を展開します On-Chip Memory (RAM or ROM) を選択し Add をクリックします 総合メモリ サイズに K バイトを入力します Finish をクリックします d. コンポーネントライブラリの下 Embedded Processors を展開し Nios II Processor を選択し Add をクリックします Nios II/s を選択します Reset Vector Offset を 0x20 に Exception Vector Offset を 0x0 に変更します Finish をクリックします e. SOPC Builder で Interface Protocols および Serial を拡張します JTAG UART を選択して Add をクリックします Write FIFO and Read FIFO の下で Buffer Depth (bytes) に 6 を選択し IRQ Threshold に 8 を入力します Prepare interactive windows の場合は シミュレーション中にインタラクティブな表示ウィンドウを開くために INTERACTIVE_INPUT_OUTPUT を選択します Finish をクリックします f. Project Setting タブで Clock Crossing Adapter Type には Auto を選択します 3. System Contents タブで に示されるように適切なバス接続と IRQ ラインを作成します

29 Page 29 1 アドレスのオーバーラップを警告するメッセージが表示される場合 System メニューで Auto-Assign Base Addresses をクリックします IRQ のオーバーラップを警告するメッセージが表示される場合 System メニューで Assign Interrupt numbers をクリックします. 接続を設定した後 Nios II プロセッサを右クリックして Nios II プロセッサのパラメータエディタを開くには Edit を選択します Core Nios II タブで Reset vector memory and Exception vector memory の下で onchip_memory2_0.s1 を選択して Finish をクリックします 5. File メニューの Save をクリックします 6. Generation タブの Synthesis の下で Create HDL design files for synthesis および Create block symbol file (.bsf) をオンにします 7. Generate をクリックします 概念上 SOPC Builder システムはデザインのコンポーネントと見なすことができます これは 唯一のコンポーネントである場合も 多くのコンポーネントの 1 つである場合もあります したがって SOPC Builder システムが完成したときに トップレベル デザインに追加しなければなりません トップレベル デザインは ユーザーが希望する HDL 言語とするか または.bdf 回路図デザインとすることもできます この実習では トップレベル デザインは 追加コンポーネント無しの Qsys システムを囲む単純なラッパー ファイルです トップレベル デザインは ピンの命名規則およびポート接続のみを定義します に Qsys のトップレベル ブロック図を示します Top-Level Design File reset reset global_reset Nios II Processor JTAG UART Fractional PLL Fractional PLL Locked Signal Fractional PLL Output Clocks inclk On-Chip Memory ALTERA_PLL_RECONFIG Megafunction

30 Page 30.bdf の回路図を使用して Qsys システムのトップレベル デザインを作成するには 以下の手順に従います 1. Quartus II ソフトウェアで File メニューの New をクリックします 2. Block Diagram/Schematic File を選択し OK をクリックします ブランクの.bdf である Block1.bdf が開きます 3. File メニューの Save As をクリックします Save As ダイアログ ウィンドウで Save をクリックします 1 Quartus II ソフトウェアは 自動的に.bdf のファイル名をユーザーのプロジェクト名に設定します. ブランクの.bdf を右クリックし Insert をポイントして Symbol をクリックし Symbol ダイアログ ボックスを開きます 5. Project を展開し ライブラリの下でシステムを選択し OK をクリックします 6. プロジェクトに system.qip を追加します 7. ALTERA_PLL インスタンス上 reconfig_to_pll [63:0] バスに ALTERA_PLL_RECONFIG インスタンス上 reconfig_to_pll [63:0] バスを接続します 8. ALTERA_PLL_RECONFIG インスタンス上 reconfig_from_pll [63:0] バスに ALTERA_PLL インスタンス上 reconfig_from_pll [63:0] バスを接続します 9. Qsys システム コンポーネントを右クリックし Generate for Symbol Ports をクリックすると 回路図の記号にピンおよびネットが自動的に追加されます 10. 修正されたピン名に次のピンの名前を変更します には既存および修正されたピン名が一覧表示されます clk_clk reset_reset_n pll_0_reset_reset pll_0_locked_export pll_0_outclk0_clk pll_0_outclk1_clk pll_0_outclk10_clk pll_0_outclk5_clk inclk reset_n areset locked co_ouput c1_ouptut c10_ouptut c5_output 11. inclk ピンに pll_refclk_clk ポートを接続します 12. File メニューの Save をクリックします 13. Project メニューの Set as Top-Level Entity をクリックします 1. デザインのすべてのピンの I/O 規格とピン位置を割り当てます 15. デザインの入力クロックを制限する.sdc にタイミング制約を追加します 16. デザインをコンパイルします

31 Page 31 プロジェクトの Nios II プロセッサにテスト コードを追加し このプログラムを使用して簡単なテストを実行することができます Eclipse 用の Nios II SBT にテストコードを追加するには 次の手順に従います 1. Eclipse 用の NiosII SBT を開きます 2. File メニューの Switch Workspace をクリックして Other をクリックして プロジェクト ディレクトリを選択します 3. File メニューで New をポイントして Project をクリックします. Nios II Application and BSP from Template を選択し Next をクリックします 5. Select Project Template のリストで Blank Project をクリックして SOPC Information File (.sopcinfo) を検索します 6. Application プロジェクトの下にプロジェクト名として pll_reconfig を入力します 7. Next をクリックし Finish をクリックします 8. Windows Explorer で PLL_RECONFIG.c を pll_reconfig ディレクトリにドラッグします Nios II プロジェクトの設定をセットアップするには 以下の手順に従います 1. Project Explorer タブで <project_name> を右クリックして Nios II を選択します そして Nios II BSP エディタを起動するため BSP Editor をクリックします 2. ライブラリ プロジェクトのフットプリントのサイズを最適化するには Main タブの Settings を選択して enabled_reduced_device_drivers をオンにします 3. システム ライブラリに割り当てられるメモリ サイズを小さくするために Max file descriptors に を入力します. Linker Script タブで.bss.heap.rodata.rwdata.stack および.text のリンカー領域名を選択します 5. Generate をクリックします

32 Page 32 ハードウェア上でデザインを確認するには プロジェクトをコンパイルし オブジェクト ファイルをダウンロードし Eclipse 用の Nios II SBT でデザインを確認する必要があります デザインをコンパイルするには 以下のステップを実行します 1. デザインに SignalTap II Logic Analyzer を追加します SignalTap II ロジック アナライザは システム内のリードおよびライト動作を表示します 2. SignalTap II ロジック アナライザに信号を追加した後 デザインを再コンパイルすることができます プロジェクトをコンパイルするには Processing メニューの Start Compilation をクリックします 3. デザインがコンパイルされた後 TimeQuest のタイミング解析が合格することを確認します. コンピュータにハードウェアを接続します オブジェクト ファイルをダウンロードするには 次の手順を実行します 1. Tools メニューの SignalTap II Logic Analyzer をクリックします SignalTap II ダイアログ ボックスが表示されます 1 SRAM Object File(SOF)Manager には <your_project_name>.sof が含まれています をクリックして Select Program Files ダイアログ ボックスを開きます 3. <your_project_name>.sof を選択します. Open をクリックします 5. ファイルをダウンロードすると Program Device ボタンをクリックします Eclipse 用の Nios II SBT でデザインを確認してください これを行うには 以下のステップを実行します 1. サンプル テスト プログラムをコンパイルするために <project> を右クリックして Run As と選択して Nios II Hardware をクリックします 2. お使いのシステムをテストするための選択を入力します

33 Page 33 に このアプリケーション ノートの改訂履歴を示します 2012 年 10 月 2.0 年 12 月 を更新 を更新 を追加 および を追加 を追加 新しいデザイン例および を追加 2012 年 5 月 ページの デザインの検討事項 を更新 2012 年 2 月 1.0 年 12 月 初版

34 Page 3