第２部＜実現技術＞　コスト、放熱、テスト

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そうすけたつざわ
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Cover Story 第 2 部 < 実現技術 > コスト放熱テスト TSV の 3 大課題を解決へ TSV 技術の普及に向けた課題はコスト放熱テストとの指摘が多い最大の課題であるコストに関しては TSV 加工とチップ接続の両面から低減する必要があるこうした課題に対し解決の可能性を秘めた新技術が続々と登場してきたとにかくコストそれから放熱とテストだ TSV(through

1 Cover Story 第 2 部 < 実現技術 > コスト放熱テスト TSV の 3 大課題を解決へ TSV 技術の普及に向けた課題はコスト放熱テストとの指摘が多い最大の課題であるコストに関しては TSV 加工とチップ接続の両面から低減する必要があるこうした課題に対し解決の可能性を秘めた新技術が続々と登場してきたとにかくコストそれから放熱とテストだ TSV(through silicon via) を用いた 3 次元 /2.5 次元 LSI の開発に携わる技術者の多くは TSV 技術の普及に向けた課題をこのように指摘している ( 図 1) TSV の導入によって新たに発生する製造コストを可能限りゼロに近づけることは最も大きな課題だ現在量産準備が進められているTSV 技術はまずはスマートフォンやコンピュータ通信機器などのハイエンド機種向けLSIに適用されるしかし今後 TSVをミドルレンジやローエンドの機種向けに広く普及させるためには既存のパッケージと同等以下のコストを実現する必要がある 3 次元的に積層したチップから効率的に熱を逃がす技術やチップを積層する前に良品であることを確認するテスト技術も欠かせないこうした新技術の提案が今続出しているコストウエハー単位の接続がカギ TSV を用いた 325S TSV の普及に向けた 3 大課題スト課題に向けた技術テスト図 1 TSV の普及に向けた 3 大課題を克服へ TSV を用いた 3 次元 /2.5 次元 LSI の普及に向けてはコスト放熱テストが大きな課題になるここへ来て課題解決に向けた技術開発が活発化してきた TSVを用いたLSIで新たに発生する製造コストは TSV 加工コストとチップ接続コストに分けられるこれらの比率はほぼ 1 : 1 ( 東芝など ) であり低コスト化のためにはそれぞれを削減する必要がある TSV 加工コストは (1)TSVプロセスの方式 (2)TSV 加工装置の処理速度 (3) ウエハーの厚さ (TSV の深さ ) などによって決まる (1)TSV プロセスの方式は現状ではビアミドルとビアラスト ( バックサイドビア ) が有力視されている ( 図 2) ビアミドル方式は工程数が多いものの前工程 ( ウエハー処理工程 ) と後工程 ( パッケージ組み立て工 42 NIKKEI ELECTRONICS

特集図 2 代表的なTSV 加工プロセスビアミドルはトランジスタ形成後にTSVを作り込む方式であり TSV 加工後にLSI 多層配線層を形成する必要があるこのため T S V の C u めっき後に CMPによる平坦化が必須となるこれに対しバックサイドビア方式では LSI 完成後のウエハー裏面に TSVを作り込むため TSV 形成後のCMP 工程を不要にできるさらに

プロセス程 ) を分離しやすいためファウンドリー企業や後工程受託メーカー (OSAT) が採用する方向である水平分業型の事業形態の中でファウンドリー企業同士または OSAT 企業同士が競争することで全体として低コスト化が進むことが期待される一方バックサイドビア方式は工程数をビアミドルの約 1/2にできる ( 東芝セミコンダクター &

2 特集図 2 代表的なTSV 加工プロセスビアミドルはトランジスタ形成後にTSVを作り込む方式であり TSV 加工後にLSI 多層配線層を形成する必要があるこのため T S V の C u めっき後に CMPによる平坦化が必須となるこれに対しバックサイドビア方式では LSI 完成後のウエハー裏面に TSVを作り込むため TSV 形成後のCMP 工程を不要にできるさらにビアミドルではウエハーを薄化する際に TSVのCu 端子を露出させる頭出しが必要になる機械的な研磨で Cu 端子を露出させると S i と C u が接触して汚染を引き起こすのでそれを防ぐための複雑な工程が必要になるバックサイドビアではこうした工程も不要になる ( 図 : 東芝の資料を基に本誌が作成 ) 造方課題形ビアドルプロセスビアラスト ( バックサイドビア ) プロセス程 ) を分離しやすいためファウンドリー企業や後工程受託メーカー (OSAT) が採用する方向である水平分業型の事業形態の中でファウンドリー企業同士または OSAT 企業同士が競争することで全体として低コスト化が進むことが期待される一方バックサイドビア方式は工程数をビアミドルの約 1/2にできる ( 東芝セミコンダクター & ストレージ社メモリ事業部メモリパッケージ開発部主幹の江澤弘和氏 ) という特徴があるただし前工程と後工程の切り分けが難しいため現状ではメモリメーカーなどの垂直統合型メーカー ( I D M ) が採用を検討しているようだ例えば東芝は NAND フラッシュメモリへの適用を目指しバックサイドビア方式のTSVを用いた8チップ積層品を試作済みである ( 図 3) 図 3 ビアラスト ( バックサイドビア ) 方式を用いた8チップ積層品東芝は低コスト化に向くビアラスト ( バックサイドビア ) プロセスを利用したチップの3 次元積層技術を開発している ( 図 : 東芝の資料を基に本誌が作成 ) 一括エッチングを見直す動きも (2)TSV 加工装置の処理速度については低コスト化に向けて改善が進んでいるこれまで高アスペクト比のビアホールを高速に加工する技術としてはエッチングと成膜を繰り返すボッシュプロセスが一般的だったただこの方法ではビア側面に凹凸 ( スキャロップ ) が形成されやすく埋め込んだ Cu の熱膨張によっ NIKKEI ELECTRONICS

ビア側面の凹凸でリーク電流が増加ビアの加工技術として一般的なボッシュプロセスでは

装置 ( )V P 成装置図 5 スキャロップなしのビアホールを形成東京エレクトロンの

をなくせるとともにビア側面と底面の絶縁膜被覆率をほぼ 100% にできる ( 図 :

向けエッチング装置はエッチング速度を従来の10µm/ 分から15µm/ 分に高めた TSV

( 東京エレクトロン 3DI 本部 3DI 部マーケティング部長代理の佐東英範氏 ) という

の低温で成膜できる V D P( 蒸着重合ポリイミド ) 技術を開発したこの技術は

VDP 膜は従来の酸化膜に比べて柔らかいため Cu の熱膨張に対してクラックを生じにくくなる

3 Cover Story ッチン成をップロセス ( ) ッチン加工用の V P を形成したビアホールの面一括でッチンプロセス図 4 ビア側面の凹凸でリーク電流が増加ビアの加工技術として一般的なボッシュプロセスではビア側面に凹凸 ( スキャロップ ) が形成され Cu-Si 間のリーク電流が増えてしまう懸念がある ( 図 : 東京大学および WOW アライアンスの資料を基に本誌が作成 ) () ビアホールの面構造 ()TSV 向けッチン装置 ( )V P 成装置図 5 スキャロップなしのビアホールを形成東京エレクトロンの TSV 向けエッチング装置と成膜装置を利用するとビア側面の凹凸 ( スキャロップ ) をなくせるとともにビア側面と底面の絶縁膜被覆率をほぼ 100% にできる ( 図 : 東京エレクトロンの資料を基に本誌が作成 ) て CuとSiの間を絶縁する酸化膜にクラックが入り Cu-Si 間のリーク電流が増加しやすい ( 図 4) このため最近では成膜とエッチングを繰り返さない一括エッチングを再評価する動きが広がっている一括でエッチングする技術は処理速度の遅さが課題だったがここへ来て速度を改善した装置が登場してきた例えば東京エレクトロンの TSV 向けエッチング装置はエッチング速度を従来の10µm/ 分から15µm/ 分に高めた TSV 用途で求められる直径 10µm 深さ 100µmのビアホールをスキャロップなしで加工できる ( 東京エレクトロン 3DI 本部 3DI 部マーケティング部長代理の佐東英範氏 ) という ( 図 5) さらに同社は Cu と Si の間を絶縁する技術として 200 の低温で成膜できる V D P( 蒸着重合ポリイミド ) 技術を開発したこの技術は低温でビアの側面に良質の絶縁膜を形成する必要があるビアラストプロセスで特に重要になるまた VDP 膜は従来の酸化膜に比べて柔らかいため Cu の熱膨張に対してクラックを生じにくくなる ( 佐東氏 ) というウエハーの薄化と強度を両立 ( 3 ) ウエハーの厚さ ( T S V の深さ ) を低減することも低コスト化につながるウエハーを薄くすればウエハー薄化コストはさほど増えないのに対し穴開けやCu 埋め込みといった 44 NIKKEI ELECTRONICS

特集半導体装置大手の AMAT 社に聞く T S V 製造技術を社内で一貫して検証できるのは我々だけ A MAT 社 ( 米 Applied Materials 社 ) がTSV 関連の研究開発に着手したのは 2008 年に遡るこのころから設計者を中心に TSVのような新技術を望む声が強まっていたからだ 2008 年後半には我々が TSVベースの試作品を作って顧客に見せている

向けにガラスインターポーザなどの新技術を利用するための研究開発も進んでいるが我々は自社にない新技術については他社と協業しながら AMAT 社の中で一貫して検証できるようにしている現在の TSV ベース LSI の製造はチップとチップを積み上げる手法が一般的だ今後コストを劇的に下げようとするとウエハーとウエハーを張り合わせる手法が必要になるだろう実現に向け

4 特集半導体装置大手の AMAT 社に聞く T S V 製造技術を社内で一貫して検証できるのは我々だけ A MAT 社 ( 米 Applied Materials 社 ) がTSV 関連の研究開発に着手したのは 2008 年に遡るこのころから設計者を中心に TSVのような新技術を望む声が強まっていたからだ 2008 年後半には我々が TSVベースの試作品を作って顧客に見せているこうした取り組みが奏功し現在我々は TSV 関連の半導体製造装置で高い市場シェアを有している AMAT 社が競合他社と違うのは装置の製品バリエーションが豊富なので相対的に早い時期からインテグレーション的なアプローチを採れることにある他社ではエッチング CVD CMPをはじめとした一連の TSV 製造工程について全て自前の製造装置で手掛けるのは難しい最近は TSV ベースの LSI 向けにガラスインターポーザなどの新技術を利用するための研究開発も進んでいるが我々は自社にない新技術については他社と協業しながら AMAT 社の中で一貫して検証できるようにしている現在の TSV ベース LSI の製造はチップとチップを積み上げる手法が一般的だ今後コストを劇的に下げようとするとウエハーとウエハーを張り合わせる手法が必要になるだろう実現に向けては設計面での課題があるチップと写真 ( 左 ):Sesh Ramaswami 氏 (Managing Director, Strategy,TSV & Advanced Packaging, Silicon Systems Group) ( 右 ):Niranjan Kumar 氏 (Product Marketing Manager, 3D IC TSV/WLP, Silicon Systems Group) チップの積層では良品同士を重ねればよい一方ウエハー同士の積層では不良のダイも含まれる不良のダイをいかにリペアするか設計面での工夫が必要になる TSV 加工時間は短縮できるからだ例えばウエハーの厚さを半分にできれば TSV 加工コストを半分近くまで減らせる ( ディスコ営業技術本部マーケティンググループリーダーの川合章仁氏 ) との指摘があるただしウエハーを薄くし過ぎるとチップの機械的な強度が低下しマイクロバンプを介してチップ同士を接続することが困難になるこのため現状では 100µmや50µmといった厚さから量産を開始するメーカーが多い ( 川合氏 ) という低コスト化に向けてさらにウエハーを薄くするためにはマイクロバンプを使わないバンプレスの接続技術などが必要になる ( これについては後述する ) チップ接続コストを低減 3 次元 LSIの低コスト化では TSV 加工コストに加えてチップ接続コストの低減が欠かせない例えば TSVを用いたWide I/O DRAMと SoC を積層する場合 40µm ピッチのマイクロバンプでチップ同士を接続する必要があるこの際現状ではフリップチップボンダーを用いてチップ単位で 1 枚 1 枚熱圧着するため時間がかかり高コストになりやすい図 6 フリップチップ CSP の接続技術を応用 Amkor Technology 社はフリップチップ CSP で量産実績が豊富な TCNCP と呼ぶフリップチップ接続技術を TSV を用いた 3 次元 /2.5 次元 LSI の組み立てに応用する考えである ( 図 :Amkor Technology 社の資料を基に本誌が作成 ) この対策として数量の多いフリップチップ CSP(chip size package) の量産を通じてフリップチップボンダーの設備償却を進めているのが OSAT 大手の米 Amkor Technology 社である ( 図 6) 先行投資によって狭 NIKKEI ELECTRONICS

Cover Story 図 7 多数のチップを一括で接続東北大学は液滴の表面張力を利用して多数のチップを一括で自己整合的に配列し接続する技術を開発している写真は 200mm ウエハー用の装置だが現在 300mm ウエハー用の装置も開発中である ( 図 : 東北大学の資料を基に本誌が作成 ) ピッチの TSV にも対応できるフリップチップボンダーを大量に導入し CSP や

5 次元 LSI に転用する同社は装置やプロセスの改良によって接続時間そのものを短縮することにも取り組んでいる注 1) チップを自己整合的に配列ただしチップ単位で接続する方式では低コスト化に限界がある ( 東北大学教授未来科学技術共同研究センターの小柳光正氏 ) との指摘も多いそこで接続時間を劇的に短縮する手段としてウエハー単位で一括接続する技術を開発しているのが

列するチップの配列に要する時間は 1 秒以下と短い接続時の位置合わせバラつきは 1µm 以下であり狭ピッチの TSV に対応できる現在この技術を利用した 3 0 0mm ウエハー対応の 3 次元 LSI 用試作ラインを宮城県多賀城市のみやぎ復興パーク内に建設中であり 2013 年 3 月に完成する予定である国内の民間企業 4 5 社と共同で3 次元 LSI

5 Cover Story 図 7 多数のチップを一括で接続東北大学は液滴の表面張力を利用して多数のチップを一括で自己整合的に配列し接続する技術を開発している写真は 200mm ウエハー用の装置だが現在 300mm ウエハー用の装置も開発中である ( 図 : 東北大学の資料を基に本誌が作成 ) ピッチの TSV にも対応できるフリップチップボンダーを大量に導入し CSP や CoC(chip on chip) を量産することで投資回収を行うフリップチップ接続はコストが高いと言われるが大量の LSI に適用できればその影響は薄まる ( アムコーテクノロジージャパンジャパンプロダクトマネージメント統括部長の吉田章人氏 ) という十分に成熟した技術を今度は TSV を用いた 3 次元 /2.5 次元 LSI に転用する同社は装置やプロセスの改良によって接続時間そのものを短縮することにも取り組んでいる注 1) チップを自己整合的に配列ただしチップ単位で接続する方式では低コスト化に限界がある ( 東北大学教授未来科学技術共同研究センターの小柳光正氏 ) との指摘も多いそこで接続時間を劇的に短縮する手段としてウエハー単位で一括接続する技術を開発しているのが東北大学や東京大学である東北大学は多数の良品チップ ( K G D ) を S i ウエハー上に自己整合的に配列させ一括で接続する技術を開発している ( 図 7) 搭載チップの形状に合わせた親水性の領域を Si ウエハーの表面に多数作り親水性の領域に液滴を搭載しておくすべての液滴に対してチップを同時に落下させると液滴の表面張力によって多数のチップが一括で自己整合的に配列するチップの配列に要する時間は 1 秒以下と短い接続時の位置合わせバラつきは 1µm 以下であり狭ピッチの TSV に対応できる現在この技術を利用した 3 0 0mm ウエハー対応の 3 次元 LSI 用試作ラインを宮城県多賀城市のみやぎ復興パーク内に建設中であり 2013 年 3 月に完成する予定である国内の民間企業 4 5 社と共同で3 次元 LSI の研究や試作を進める ( 東北大学の小柳氏 ) という東北大学の技術ではチップとウエハーの間をバンプで接続するのに対してバンプを使わずにウエハー単位で接続する技術を開発しているのが東京大学を中心とする WOW(wafer on wafer) アライアンスである厚いウエハーの上に厚さ10µm 前後の極薄ウエハーを接着し上側の極薄ウエハーを貫通して下側のウエハーにつながるビアと再配線層を作り込むウエハーを張り合わせる時にバンプによる凹凸がないので上側のウエハーを極限まで薄くできるのが特徴だ薄くした分ビアの加工コストを削減できるまた WOWではウエハー同士を Cu 成膜プロセスで接続するため LSI 多層配線のような高い接続信頼性が得られるただしウエハー同士を張り合わせるWOWは NANDフラッシュメモリのように同一形状のチップを積層する場合にしか適用できないそこで WOW アライアンスでは異なるチップ形状に対応できるバンプレスCOW(chip on wafer) 技術を開発した ( 図 8) 詳細を 2012 年 6 月の 2012 VLSI Symposia で発表するバンプレス COWは WOWにおける上側の極薄ウエハーを複数のチップを埋め込んだ樹脂ウエハーに置 46 NIKKEI ELECTRONICS

特集図 8 バンプレス構造の COW 技術を開発東京大学などが開発した COW 技術はバンプを使わずビアを含む再配線層で直接チップ同士を 3 次元接続するビアはチップを貫通するオンチップビアと樹脂部分を貫通するオフチップビアの 2 種類がある ( 図 : 東京大学日本センティア WOW アライアンスの資料を基に本誌が作成 ) き換えたものといえる

東京大学工学系研究科総合研究機構ナノ工学研究センター特任教授の大場隆之氏 ) というインターポーザを安く作る Si インターポーザを利用する 2.

ガラスは絶縁体であるため Si インターポーザで必須となる Cu-Si 間の絶縁膜を不要にできるガラスを使うことの利点は以前から知られていたが従来はビアの穴開け加工が遅いという課題があったこれに対し放電加工を利用してガラスに高速で穴開けを行う技術を旭硝子が開発した ( 次ページの図 9) 現状ではビアのピッチが 100µmとやや大きいものの厚さ 100 300µm 注 1)

6 特集図 8 バンプレス構造の COW 技術を開発東京大学などが開発した COW 技術はバンプを使わずビアを含む再配線層で直接チップ同士を 3 次元接続するビアはチップを貫通するオンチップビアと樹脂部分を貫通するオフチップビアの 2 種類がある ( 図 : 東京大学日本センティア WOW アライアンスの資料を基に本誌が作成 ) き換えたものといえる極薄の樹脂ウエハーを張り合わせた後ビアを形成するその際チップを貫通するオンチップビアと樹脂を貫通するオフチップビアを作り分けるオンチップビアは LSI の多層配線層を貫通するためチップ設計のレイアウトに制約が生じるこれに対しオフチップビアでは TSV を持たない既存のLSIをそのまま使えるのでチップ設計の自由度が向上する ( 東京大学工学系研究科総合研究機構ナノ工学研究センター特任教授の大場隆之氏 ) というインターポーザを安く作る Si インターポーザを利用する 2.5 次元 LSI などの用途ではインターポーザ自体の低コスト化も大きな課題で 2) ある注ここで注目されているのが Si インターポーザに比べてコストを 1 ケタ低減できる可能性を持つガラスインターポーザである Siの場合ウエハー周辺部では四角形のインターポーザが取れず Si がムダになるのに対してガラスは四角形のパネルを利用できるので材料コストを低減しやすいさらにガラスは絶縁体であるため Si インターポーザで必須となる Cu-Si 間の絶縁膜を不要にできるガラスを使うことの利点は以前から知られていたが従来はビアの穴開け加工が遅いという課題があったこれに対し放電加工を利用してガラスに高速で穴開けを行う技術を旭硝子が開発した ( 次ページの図 9) 現状ではビアのピッチが 100µmとやや大きいものの厚さ µm 注 1) 多数のチップを仮接続した後一括でリフローする技術もある例えば富士通セミコンダクターは CoC の量産でこうした技術を利用しており TSV にも応用したい ( 同社開発製造本部 LSI 実装統括部第二商品開発部部長の今村和之氏 ) としているまた低コスト化に向けて接続の歩留まりを高める技術として端子に冗長性を持たせる試みがある超先端電子技術開発機構 (ASET) は論理 LSI と Si インターポーザ SRAM を 4K ビット幅で積層接続した試作品において 32 端子ごのガラス板に対し 1 秒間に約 1000 個の穴を形成できる ( 旭硝子 A G C 電子カンパニー技術開発本部技術企画グループ主席の高橋晋太郎氏 ) という放電によってガラスを局所的に溶融させているためビア側面の凹凸が少ない点も特徴だ旭硝子によれば液晶用途で培った大型ガラス基板の製造ノウハウを生かせるとする同社は半導体露光装置のレンズ材料やウエハーを薄化する際の支持ガラスなどで実績が高くこうした材料技術を 3 次元 /2.5 次元 LSI 向けのインターポーザにも適用したい考えである 3 年以内の実用化を目指す ( 同社 ) というとに 1 個の冗長端子を用いることで接続の不良率を大幅に下げた ( A S E T 三次元集積化技術研究部部長の池田博明氏 ) とする注 2) 半導体理工学研究センター (STARC) は Si インターポーザの設計を工夫することで層数を減らし低コスト化する考えであるボード設計の技術を応用し端子アサインの最適化や斜め配線の導入によって層数を減らす (STARC 研究開発第 2 部マルチチップ設計技術開発室長の徳永真也氏 ) という NIKKEI ELECTRONICS

Cover Story ( ) 電加工装置 ( ) ガラスの数 () ガラス 180 の加工例図 10 チップ間の封止樹脂で冷却効果を改善 IBM 社はチップ間の封止樹脂 (ICF) の熱伝導率を高めることで水冷に迫る冷却効果が得られることを確認している ( 図 :IBM 社の資料を基に本誌が作成 ) 図 9 高速のガラス穴開け技術を開発旭硝子は低コストのガラス

パッケージ材料の熱伝導率を高める取り組みや新たな冷却方式を開発する動きが出てきている例えば米 IBM 社は積層したチップ間の封止樹脂 (inter chip fill: ICF) の熱伝導率を高めることで水冷に迫る冷却効果が得られることを見いだした ( 図 10) T S V だけでは熱を逃がし切れないため ICF を活用することが重要 ( 日本アイビーエム東京基礎研究所サイエンス

7 Cover Story ( ) 電加工装置 ( ) ガラスの数 () ガラス 180 の加工例図 10 チップ間の封止樹脂で冷却効果を改善 IBM 社はチップ間の封止樹脂 (ICF) の熱伝導率を高めることで水冷に迫る冷却効果が得られることを確認している ( 図 :IBM 社の資料を基に本誌が作成 ) 図 9 高速のガラス穴開け技術を開発旭硝子は低コストのガラスインターポーザへの応用を目指し放電加工を利用した高速のガラス穴開け技術を開発した ( 図 : 旭硝子の資料を基に本誌が作成 ) ( ) ガラスの加工例放熱封止樹脂の改善などを推進 TSV 技術を普及させる上でコストとともに大きな課題になっているのが放熱である例えばマイクロプロセサとメモリを積層した際に熱がこもってメモリが誤動作してしまう可能性があるこの対策としてパッケージ材料の熱伝導率を高める取り組みや新たな冷却方式を開発する動きが出てきている例えば米 IBM 社は積層したチップ間の封止樹脂 (inter chip fill: ICF) の熱伝導率を高めることで水冷に迫る冷却効果が得られることを見いだした ( 図 10) T S V だけでは熱を逃がし切れないため ICF を活用することが重要 ( 日本アイビーエム東京基礎研究所サイエンス & テクノロジーエレクトロニック & オプティカルパッケージング部長シニアテクニカルスタッフメンバーの折井靖光氏 ) というただし ICFの熱伝導率を高めるためには大量のフィラーを樹脂に混ぜる必要があり樹脂の粘度が高まるため樹脂封止の方法を変更する必要がある IBM 社ではウエハー状態で樹脂を塗布し半硬化させた後チップに切り分けて樹脂封止とチップ間の接続を同時に行う OBAR (Over-Bump Applied Resin) 技術を応用することで高熱伝導率の封止樹脂を利用できると見ている 48 NIKKEI ELECTRONICS

特集一方東京大学をはじめとする WOWアライアンスではマイクロチャネルを利用した水冷デバイスの開発を進めている ( 図 11) マイクロプロセサの中でも特に高温になりやすいPLLの直上または直下に水冷デバイスを配置して冷却する実験ではPLLの温度を約 150 から約 120 に冷却できたこれによって P L L のトンネルリーク電流を 1

LSI ではチップ接続前にプリボンドテストチップ接続後にポストボンドテストを追加する可能性がある ( 図 12) これは T S V の技術的な成熟度がまだ十分ではなくチップを接続する熱圧着工程で不具合が発生する可能性が高いからださらに極薄チップに形成された 40µmピッチの TSV 端子にテスターの針 ( プローブ )

マイクロチャネルを用いた水冷デバイスの例東京大学などは TSV ベースの LSI 向けにマイクロ流体を用いた冷却デバイスの開発を進めているこの冷却デバイスをチップと積層しチップ上の高温領域 ( ホットスポット ) を冷却する ( 図 : 東京大学および WOW アライアンスの資料を基に本誌が作成 ) 図 12 TSV 対応のテスト技術アドバンテストは TSV

8 特集一方東京大学をはじめとする WOWアライアンスではマイクロチャネルを利用した水冷デバイスの開発を進めている ( 図 11) マイクロプロセサの中でも特に高温になりやすいPLLの直上または直下に水冷デバイスを配置して冷却する実験ではPLLの温度を約 150 から約 120 に冷却できたこれによって P L L のトンネルリーク電流を 1 桁低減できる ( 東京大学の大場氏 ) という現在プロセサ内の複数の PLL を冷却できるように水冷デバイスの小型化を進めているテスト新たなプローブ技術を開発 TSV ベースの LSI ではテストにも新たな技術が求められる通常の LSI はウエハーテストとパッケージング後の最終テストの 2 回で済ませることが多いこれに対し TSV ベースの LSI ではチップ接続前にプリボンドテストチップ接続後にポストボンドテストを追加する可能性がある ( 図 12) これは T S V の技術的な成熟度がまだ十分ではなくチップを接続する熱圧着工程で不具合が発生する可能性が高いからださらに極薄チップに形成された 40µmピッチの TSV 端子にテスターの針 ( プローブ ) を接触させることも技術的に難しいこのためテスター大手のアドバンテストは TSV に対応したテスト技術の整備を急いでいる例えば現状で 70µm ピッチまでの対応にとどまっているプローブ技術を 40µm ピッチに対応させる他極薄チップに対応したハンドラ技術も開発中である同社はこれらの内容を図 11 マイクロチャネルを用いた水冷デバイスの例東京大学などは TSV ベースの LSI 向けにマイクロ流体を用いた冷却デバイスの開発を進めているこの冷却デバイスをチップと積層しチップ上の高温領域 ( ホットスポット ) を冷却する ( 図 : 東京大学および WOW アライアンスの資料を基に本誌が作成 ) 図 12 TSV 対応のテスト技術アドバンテストは TSV を用いた 3 次元 /2.5 次元 LSI テスト向けに TSV 端子へのコンタクト技術や薄化チップのハンドリング技術の開発を進めている ( 図 : アドバンテストの資料を基に本誌が作成 ) 2012 年 6 月のプライベートショーで明らかにする予定であり 2013 年には製品化したい ( 同社新企画商品開発室 T3 統括プロジェクトリーダーの高野一男氏 ) としている NIKKEI ELECTRONICS

記者発表開催について

記者発表開催について 2014 年 6 月 4 日東京工業大学広報センター長大谷清 300mm ウエハーを厚さ 4µm に超薄化 -DRAM で検証超小型大規模三次元メモリーに威力 - 概要東京工業大学異種機能集積研究センターの大場隆之特任教授はディスコ富士通研究所 PEZY Computing( ペジーコンピューティング東京都千代田区 ) WOW アライアンス ( 用語 1) と共同で半導体メモリー (DRAM)

第２部＜実現技術＞ コスト、放熱、テスト

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