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みひなしもね
4 years ago
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1 ネットワーク機器と PA 名古屋大学情報基盤センター情報基盤ネットワーク研究部門嶋田創ネットワークのハードウェア周りを実装するには? 今までネットワークに関連する L,L2,(L) の世界とハードウェアの関係を見てきた中身のよくわからない部分として ASI で構成されている部分がある高速化の要となっているようだが中身は細かく分からない他の企業に真似されると嫌なので特に最近は公開されない ASI の部分は自分で細かく見たりすることはできない? PA で実装することで確認できるかもしれない PA: ield Programmable ate Array LUT を使う PA の概観近年多用される再構成可能ハードウェア LUT を使った構成が主流 LUT(Look-Up Table): 任意の -8 入力の信号に対して任意の値を出力する論理素子プロトタイピングで多用されるもしくは少量生産ネットワーク機器ではよくあるもしくは ASI が来るまでのつなぎ in in2 in in4 入出力素子 onfigurable Logic Block(LB) LUT sel out 配線部分 ( グローバル配線 ) clock 2 グローバル配線の構成接続部分は 2 箇所グローバル配線とグローバル配線 ( スイッチマトリクス ) グローバル配線と LB 配線の接続はパストランジスタで制御されるパストランジスタに接続されたメモリに接続情報を書き込むスイッチマトリクス Q 2 LOK LB Q bit メモリ LB 4 LUT(Look-Up Table): 任意の論理値を出力できる論理素子 RAM ベースの LUT を考えると考えやすい e.g. 4bit 入力アドレスに対して bit を出力する RAM LUT はマルチプレクサや ROM などでも実現される入力 (= アドレス ) A B D ROM/RAM/ マルチプレクサによる LUT Q データ RAM の値 ABD Q

最近の PA は LB 以外もいろいろ搭載している 6 Altera の高速 I/O の物理構造 7 ブロック SRAM 容量重視速度重視などバリエーションあり全加算器 ( 高速キャリー線付き ) 乗算器組み込みプロセッサ (-2Hz の ARM コアなど ) DSP コア ( 可変精度 ) 高速 I/O おおむね bps 以上メモリコントローラ (DDR/4-SDRAM など )

2 最近の PA は LB 以外もいろいろ搭載している 6 Altera の高速 I/O の物理構造 7 ブロック SRAM 容量重視速度重視などバリエーションあり全加算器 ( 高速キャリー線付き ) 乗算器組み込みプロセッサ (-2Hz の ARM コアなど ) DSP コア ( 可変精度 ) 高速 I/O おおむね bps 以上メモリコントローラ (DDR/4-SDRAM など ) PI-Express IP コア暗号化 / 復号処理コア (AES, SHA など ) PMS/PS などは UTP 利用イーサネットと似た構成 PMA は光ファイバ利用イーサネットと似た構成 8 9 PA メーカ高速 IO を持つ PA(Altera) Altera と Xilinx が業界大手 0 以上を実用的に使おうとすると実質この 2 社高速 IO 付き PA でないと利用ピン数が多くなりすぎる Altera(205/6 に Intel に買収された ) 高速 IO 付き PA のバリエーションが多い Intel の 4nm プロセスを利用した高性能版あり Intel Xeon との Multi hip Module 版も発表された (206/4) Xilinx 0 の MA IP コアを無料で使えるその他 : BASE あたりまでは対応できる Actel: アンチヒューズ型 ( 高速だが書き換え回数回をラインアップ ) Quicklogic: アンチヒューズ型 Lattice Stratix( 上位モデル ) Stratix V T(28nm): 28.05bps x4, 2.5bps x2( 最大 ) Stratix V X(28nm): 4.bps x66( 最大 ) Stratix 0 TX(4nm): 56bps(PAM4) x60( 最大 ) 普通のトランシーバとして使う場合は 0bps x20( 最大 ) Arria( 注意モデル ) Arria V Z(28nm): 2.5bps x6( 最大 ) Arria 0 T(20nm): 7.78bps x96( 最大 ) Arria 0 T(20nm): 25.8bps x6( 最大 ) yclone( 上位モデル ) yclone V T(28nm): 6.44bps x2( 最大 ) yclone 0 X(20nm): 2.5bps x2( 最大 ).4bps の LVDS も最大 8 本利用可能 0 高速 IO を持つ PA(Xilinx) 高速 I/O を使ったイーサネットの MA 層 Virtex Virtex-7(28nm): 28.05bps x6, 2.5bps x72( 最大 ) Virtex UltraScale(20nm): 0.5bps x60( 最大 ) Virtex UltraScale+(6nm): 2.75bps x28( 最大 ) Kintex Kintex-7(28nm): 2.5bps x2( 最大 ) Kintex UltraScale(20nm): 6.bpx x64( 最大 ) Kintex UltraScale+(6nm): 2.75bpx x2( 最大 ) Artix-7(28nm): 6.6bps x6( 最大 ) Spartan-7 (28nm):.25bps の LVDS を最大 92 本 Spartan-6 LXT(40nm):.2bps x8( 最大 ) 通常 PA メーカから汎用バスインタフェースを持つ MA 層が IP コアとして提供されている MA 部は全て PA 内に実装可能 Altera の 40/00 IP ore( 下図 )

Altera による高速イーサネット実装例 (/2) 2 Altera による高速イーサネット実装例 (2/2) Stratix IV X

00bE の実装 0bps 以上の I/O を持つ PA 用 0bps ちょい上の I/O は多くの PA が備えている PA の高速 I/O

75bps x n 0bE XAUI:.25bps x4 ibre hannel:.0625, 2.25, 4.25, 8.

Interlaken 24 チャネル Stratix 0 V 評価キット QSP28 が利用可 6 7 Xilinx の 00 x2 実装

3 Altera による高速イーサネット実装例 (/2) 2 Altera による高速イーサネット実装例 (2/2) Stratix IV X を利用した 00bE の実装 0 用を使う構成 0bps 以上の I/O を持たない PA でも対応可能 Stratix IV T を利用した 00bE の実装 0bps 以上の I/O を持つ PA 用 0bps ちょい上の I/O は多くの PA が備えている PA の高速 I/O を利用して実装できる他の高速通信規格 4 高速通信が使える PA ボードの例 5 Interlaken: bps x n 0bE XAUI:.25bps x4 ibre hannel:.0625, 2.25, 4.25, 8.5bps x n OTN(OTN(Optical Transport Network)-4: 9.9-.bps 0 ibrehannel: 0.25bps 40bE: 0.25bps x4 00bE: 0.25bps x0 Stratix V X 評価キット SMA x2 SP+ x4 QSP x2(4 チャネル x2) P x(0 チャネル x) Interlaken 24 チャネル Stratix 0 V 評価キット QSP28 が利用可 6 7 Xilinx の 00 x2 実装 Altera によるクロスバスイッチの実装例 Virtex-7 を利用 28.05bps トランシーバ x8 で片方の 00 を実装 2.5bps トランシーバ x0 でもう片方の 00 を実装 Stratix V X を利用 4.bps のトランシーバ x66 間の通信のスイッチングルーティングのための TAM を併用

PA による無線ネットワークのデジタル信号処理 8 高頻度トレードに見る高速送受信処理部における PA 利用 9 Arria II X による無線のデジタル信号処理部実装 DSP ブロックなどを活用ソフトウェア無線の実装などで活用できそう HT: High requeny Trading アルゴリズムによる ( 株式 ) 取引方法のつ取引時のマージンを低くするが高頻度で取引をすることで

jp/products/fpga/arria-series/arria-ii/applications/aiigx-wireless.

パケットデータのメモリへの読み書きに PU が介在 TP オフローディングパケットデータはメモリに書き込まれてから受信通知が来るメモリ上のパケットデータに対して送信依頼ができる 2 NI アプリケーションカーネルパケット生成 TP/IPスタック MA アプリケーションカーネルパケット生成 PA MA TP/IPスタック NI HT のネットワークにおける PA 利用 (2/) 22 HT

4 PA による無線ネットワークのデジタル信号処理 8 高頻度トレードに見る高速送受信処理部における PA 利用 9 Arria II X による無線のデジタル信号処理部実装 DSP ブロックなどを活用ソフトウェア無線の実装などで活用できそう HT: High requeny Trading アルゴリズムによる ( 株式 ) 取引方法のつ取引時のマージンを低くするが高頻度で取引をすることでミリ秒単位の高速 ( 株式 ) 取引が重要になる 2005 円で売りと 200 円で買いが出そうならば 2006 円で買って 2009 円で売るという最近だとマイクロ秒とかのオーダにこのような取引では取引依頼の少しの遅延が大きな損失に PA による取引依頼部ハードウェア化アルゴリズムの部分は引き続き部分 HT のネットワークにおける PA 利用 (/) 初期 : PA 付き NI による TP オフローディング TP オフローディング : TP/IP スタックを PA 側で実行することで側の負荷を軽減で生成した取引発注の通信内容を PA 側の TP/IP スタックにて送信 IX プロトコル : 金融取引の標準プロトコル 20 TP オフローディング従来パケットデータのメモリへの読み書きに PU が介在 TP オフローディングパケットデータはメモリに書き込まれてから受信通知が来るメモリ上のパケットデータに対して送信依頼ができる 2 NI アプリケーションカーネルパケット生成 TP/IPスタック MA アプリケーションカーネルパケット生成 PA MA TP/IPスタック NI HT のネットワークにおける PA 利用 (2/) 22 HT のネットワークにおける PA 利用 (/) 2 中期 : 発注の通信を PA 内部で生成側は取引発注内容自体のリクエスト処理のみ NI アプリケーションカーネルパケット生成 PA MA TP/IP スタックアプリケーションカーネル PA パケット生成 MA TP/IP スタック NI 最終形 : 投機的な取引リクエスト過去の値動きを元に発注すべき取引内容を予測最新の値動き結果が来る前に取引内容 ( のイーサネットフレーム ) を送信開始予定通りの値動き : そのまま送信予定とは異なる値動き : イーサネットフレームの送信をキャンセルフレーム最後の S に誤った値を付与非常に迷惑な行為なので当然証券会社側の確認は取っているはずあまりにもえげつないので HT は規制される傾向ヘッダ送信ペイロード送信 S 送信フレーム送信の時間軸

5 高速トレードにおける PA( 小ネタ ) J.P.Morgan がポートフォリオのリスクシミュレーションに PA アクセラレータ利用 (20) x86 数千台並列で 8-2 時間アクセラレータ付属 40 台で 4 分 (20 倍の高速化!) 途中で PU で 4-5 倍の高速化も行った Arista が PA 内蔵ネットワークスイッチを出しているのでそれを使ったソリューションも出てくるかも? 24 PA 関連小ネタ IP ore もアップグレードできる ( される ) 例 : Altera は 20/ に 0/40/00 Ethernet IP ore を更新 00 は 55% 小型化 70% 低レイテンシ 40 は 40% 小型化 60% 低レイテンシ 0 は 20% 小型化 24% 低レイテンシ Openores とかでも新しいコアが出ることはある 25

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Microsoft PowerPoint - lecture rev00.pptx ネットワーク機器と FPGA 名古屋大学情報基盤センター情報基盤ネットワーク研究部門嶋田創ネットワークのハードウェア周りを実装するには? 1 今までネットワークに関連するL1,L2,(L3) の世界とハードウェアの関係を見てきた中身のよくわからない部分としてASICで構成されている部分がある高速化の要となっているようだが中身は細かく分からない他の企業に真似されると嫌なので特に最近は公開されない