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ちえこさかど
4 years ago
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1 ネットワーク機器と FPGA 名古屋大学情報基盤センター情報基盤ネットワーク研究部門嶋田創

2 ネットワークのハードウェア周りを実装するには? 1 今までネットワークに関連するL1,L2,(L3) の世界とハードウェアの関係を見てきた中身のよくわからない部分としてASICで構成されている部分がある高速化の要となっているようだが中身は細かく分からない他の企業に真似されると嫌なので特に最近は公開されない ASICの部分は自分で細かく見たりすることはできない? FPGAで実装することで確認できるかもしれない

3 FPGA: Field Programmable Gate Array 近年多用される再構成可能ハードウェア LUTを使った構成が主流 LUT(Look-Up Table): 任意の 3-8 入力の信号に対して任意の値を出力する論理素子プロトタイピングで多用されるもしくは少量生産ネットワーク機器ではよくあるもしくは ASIC が来るまでのつなぎ 2

4 LUT を使う FPGA の概観入出力素子 Configurable Logic Block(CLB) in1 in2 in3 in4 LUT FF sel out 配線部分 ( グローバル配線 ) clock 3

5 グローバル配線の構成接続部分は 2 箇所グローバル配線とグローバル配線 ( スイッチマトリクス ) グローバル配線とCLB 配線の接続はパストランジスタで制御されるパストランジスタに接続されたメモリに接続情報を書き込む G C CLOCK F F F 4 C 4 G 4 Q 2 G Q 1 CLB F 2 C 2 G 2 G C F CLB スイッチマトリクス 1bit メモリ 4

6 LUT(Look-Up Table): 任意の論理値を出力できる論理素子 RAM ベースの LUT を考えると考えやすい e.g. 4bit 入力アドレスに対して 1bit を出力する RAM LUT はマルチプレクサや ROM などでも実現される入力 (= アドレス ) A B C D ROM/RAM/ マルチプレクサによる LUT Q データ RAM の値 ABCD Q

7 最近の FPGA は CLB 以外もいろいろ搭 6 載しているブロック SRAM 容量重視速度重視などバリエーションあり全加算器 ( 高速キャリー線付き ) 乗算器組み込みプロセッサ (1-2GHzのARMコアなど) DSPコア ( 可変精度 ) 高速 I/O おおむね 3Gbps 以上メモリコントローラ (DDR3/4-SDRAMなど) PCI-Express IPコア暗号化 / 復号処理コア (AES, SHAなど )

8 7 Altera の高速 I/O の物理構造 PMS/PCSなどはUTP 利用イーサネットと似た構成 PMAは光ファイバ利用イーサネットと似た構成

9 8 FPGA メーカ Altera と Xilinx が業界大手 10G 以上を実用的に使おうとすると実質この2 社高速 IO 付きFPGAでないと利用ピン数が多くなりすぎる Altera(2015/6 に Intel に買収された ) 高速 IO 付きFPGAのバリエーションが多い Intelの14nmプロセスを利用した高性能版あり Intel XeonとのMulti Chip Module 版も発表された (2016/4) Xilinx 10G の MAC IP コアを無料で使えるその他 : 1GBASE あたりまでは対応できる Actel: アンチヒューズ型 ( 高速だが書き換え回数 1 回をラインアップ ) Quicklogic: アンチヒューズ型 Lattice

10 9 高速 IO を持つ FPGA(Altera) Stratix( 上位モデル ) Stratix V GT(28nm): 28.05Gbps x4, 12.5Gbps x32( 最大 ) Stratix V GX(28nm): 14.1Gbps x66( 最大 ) Stratix 10 TX(14nm): 56Gbps(PAM4) x60( 最大 ) 普通のトランシーバとして使う場合は30Gbps x120( 最大 ) Arria( 注意モデル ) Arria V GZ(28nm): 12.5Gbps x36( 最大 ) Arria 10 GT(20nm): 17.78Gbps x96( 最大 ) Arria 10 GT(20nm): 25.8Gbps x6( 最大 ) Cyclone( 上位モデル ) Cyclone V GT(28nm): 6.144Gbps x12( 最大 ) Cyclone 10 GX(20nm): 12.5Gbps x12( 最大 ) 1.4GbpsのLVDSも最大 118 本利用可能

11 10 高速 IO を持つ FPGA(Xilinx) Virtex Virtex-7(28nm): 28.05Gbps x16, 12.5Gbps x72( 最大 ) Virtex UltraScale(20nm): 30.5Gbps x60( 最大 ) Virtex UltraScale+(16nm): 32.75Gbps x128( 最大 ) Kintex Kintex-7(28nm): 12.5Gbps x32( 最大 ) Kintex UltraScale(20nm): 16.3Gbpx x64( 最大 ) Kintex UltraScale+(16nm): 32.75Gbpx x32( 最大 ) Artix-7(28nm): 6.6Gbps x16( 最大 ) Spartan-7 (28nm): 1.25GbpsのLVDSを最大 192 本 Spartan-6 LXT(40nm): 3.2Gbps x8( 最大 )

12 11 高速 I/O を使ったイーサネットの MAC 層通常 FPGAメーカから汎用バスインタフェースを持つMAC 層がIPコアとして提供されている MAC 部は全てFPGA 内に実装可能 Alteraの40G/100G IP Core( 下図 )

13 Altera による高速イーサネット実装例 (1/2) 12 Stratix IV GXを利用した100GbEの実装 10G 用 PHYを使う構成 10Gbps 以上の I/O を持たない FPGA でも対応可能

14 Altera による高速イーサネット実装例 (2/2) 13 Stratix IV GTを利用した100GbEの実装 10Gbps 以上のI/Oを持つFPGA 用 10Gbps ちょい上の I/O は多くの FPGA が備えている

15 FPGA の高速 I/O を利用して実装できる 14 他の高速通信規格 Interlaken: Gbps x n 10GbE XAUI: 3.125Gbps x4 Fibre Channel: , 2.125, 4.25, 8.5Gbps x n OTN(OTN(Optical Transport Network)-4: Gbps 10G FibreChannel: Gbps 40GbE: Gbps x4 100GbE: Gbps x10

16 15 高速通信が使える FPGA ボードの例 Stratix V GX 評価キット SMA x2 SFP+ x4 QSFP x2(4チャネル x2) CFP x1(10チャネル x1) Interlaken 24 チャネル Stratix 10 GV 評価キット QSFP28 が利用可

17 16 Xilinx の 100G x2 実装 Virtex-7を利用 28.05Gbpsトランシーバ x8で片方の100gを実装 12.5Gbpsトランシーバ x10でもう片方の100gを実装

18 17 Altera によるクロスバスイッチの実装例 Stratix V GXを利用 14.1Gbpsのトランシーバ x66 間の通信のスイッチングルーティングのためのTCAMを併用

19 FPGA による無線ネットワークのデジタ 18 ル信号処理 Arria II GX による無線のデジタル信号処理部実装 DSP ブロックなどを活用ソフトウェア無線の実装などで活用できそう

20 高頻度トレードに見る高速送受信処理部における FPGA 利用 19 HFT: High Frequeny Trading アルゴリズムによる ( 株式 ) 取引方法の1つ取引時のマージンを低くするが高頻度で取引をすることでミリ秒単位の高速 ( 株式 ) 取引が重要になる 2005 円で売りと 2010 円で買いが出そうならば 2006 円で買って 2009 円で売るという最近だとマイクロ秒とかのオーダにこのような取引では取引依頼の少しの遅延が大きな損失に FPGAによる取引依頼部ハードウェア化アルゴリズムの部分は引き続きサーバ部分

21 HFT のネットワークにおける FPGA 利用 (1/3) 20 初期 : FPGA 付き NIC による TCP オフローディング TCPオフローディング : TCP/IPスタックをFPGA 側で実行することでサーバ側の負荷を軽減サーバで生成した取引発注の通信内容をFPGA 側のTCP/IPスタックにて送信 FIXプロトコル : 金融取引の標準プロトコルサーバ NIC アプリケーションカーネルパケット生成 TCP/IPスタック MAC PHY アプリケーションカーネルパケット生成 FPGA MAC TCP/IPスタック PHY サーバ NIC

22 21 TCP オフローディング従来パケットデータのメモリへの読み書きに CPU が介在 TCP オフローディングパケットデータはメモリに書き込まれてから受信通知が来るメモリ上のパケットデータに対して送信依頼ができる

23 HFT のネットワークにおける FPGA 利用 (2/3) 22 中期 : 発注の通信をFPGA 内部で生成サーバ側は取引発注内容自体のリクエスト処理のみアプリケーションアプリケーションカーネルサーバサーバ NIC カーネルパケット生成 FPGA MAC TCP/IPスタック PHY FPGA パケット生成 MAC TCP/IPスタック PHY NIC

24 HFT のネットワークにおける FPGA 利用 23 (3/3) 最終形 : 投機的な取引リクエスト過去の値動きを元に発注すべき取引内容を予測最新の値動き結果が来る前に取引内容 ( のイーサネットフレーム ) を送信開始予定通りの値動き : そのまま送信予定とは異なる値動き : イーサネットフレームの送信をキャンセルフレーム最後のFCSに誤った値を付与非常に迷惑な行為なので当然証券会社側の確認は取っているはずあまりにもえげつないので HFT は規制される傾向ヘッダ送信ペイロード送信 FCS 送信フレーム送信の時間軸

25 24 高速トレードにおける FPGA( 小ネタ ) J.P.Morgan がポートフォリオのリスクシミュレーションに FPGA アクセラレータ利用 (2011) x86サーバ数千台並列で8-12 時間アクセラレータ付属サーバ40 台で4 分 (120 倍の高速化!) 途中で GPU で倍の高速化も行った Arista が FPGA 内蔵ネットワークスイッチを出しているのでそれを使ったソリューションも出てくるかも?

26 25 FPGA 関連小ネタ IP Core もアップグレードできる ( される ) 例 : Alteraは2013/11に10G/40G/100G Ethernet IP Coreを更新 100Gは55% 小型化 70% 低レイテンシ 40Gは40% 小型化 60% 低レイテンシ 10Gは20% 小型化 24% 低レイテンシ OpenCoresとかでも新しいコアが出ることはある

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Microsoft PowerPoint - lecture rev00.pptx ネットワーク機器と PA 名古屋大学情報基盤センター情報基盤ネットワーク研究部門嶋田創ネットワークのハードウェア周りを実装するには? 今までネットワークに関連する L,L2,(L) の世界とハードウェアの関係を見てきた中身のよくわからない部分として ASI で構成されている部分がある高速化の要となっているようだが中身は細かく分からない他の企業に真似されると嫌なので特に最近は公開されない ASI