プログラマブル論理デバイス

PLDとFPGA

PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD

1 osana@eee.u-ryukyu.ac.jp : FPGA : HDL, Xilinx Vivado + Digilent Nexys4 (Artix-7 100T) LSI / PC clock accurate / Artix-7 XC7A100T Kintex-7 XC7K325T : CAD Hands-on: HDL (Verilog) CAD (Vivado HLx) : 28y4

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PLD と FPGA VLD 講習会 京都大学小林和淑 1 PLD FPGA って何 PLD: Programmable Logic Device プログラム可能な論理素子 FPGA: Field Programmable Gate Array 野外でプログラム可能な門の隊列? Field: 設計現場 Gate Array: 論理ゲートをアレイ上に敷き詰めたLSI MPGA: Mask Programmable

C_PLD報告書要約_H doc

14 4 26 PLD/FPGA PLDProgrammable Logic Device ASIC 1970 1 ROM( ROM) AND-OR PLD PROM AND-OR 1970 Signetics(Philips)MMI(Lattice) PLD MMI PAL TM (Programmable Array Logic)PAL TM OR PROM( ROM) / 1980 1CMOS

Microsoft PowerPoint - Chap1 [Compatibility Mode]

ディジタル設計 (A1) (Chap. 1) @ F301 http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/digital2012/index.html 情報システム学科次世代コンピューティング研究室山下茂 ger@cs.ritsumei.ac.jp 0 目次 1. デジタル回路設計に関する概要の確認 基本的な用語 LSI 設計の流れ LSIの種類 現代用語の基礎知識ともいえます!

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6 章半導体メモリ 広島大学岩田穆 1 メモリの分類 リードライトメモリ : RWM リードとライトができる ( 同程度に高速 ) リードオンリメモリ : ROM 読み出し専用メモリ, ライトできない or ライトは非常に遅い ランダムアクセスメモリ : RAM 全番地を同時間でリードライトできる SRAM (Static Random Access Memory) 高速 DRAM (Dynamic

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ディジタル回路設計の基礎 京都大学情報学研究科小林和淑 kobayasi@i.kyoto-u.ac.jp 内容 単相クロック完全同期回路 構成要素 D フリップフロップ 同期回路の性能 ハードウエア設計手法 論理設計手法の歴史 ハードウエア記述言語 RTL 設計 LSI の設計フロー セルベース設計とゲートアレイ PLD と FPGA 2 単相クロック完全同期回路 同期回路とは? 時間方向を同期パルス

計算機ハードウエア

計算機ハードウエア 2017 年度前期 第 4 回 前回の話 コンピュータバスの構成 データバス I/O (Input/ Output) CPU メモリ アドレスバス コントロールバス コンピュータバスは コンピュータ本体 (CPU) と そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ 共用の信号伝送路である CPU は バス を制御して 複数のデバイス ( メモリや I/O)

フリップフロップ

第 3 章フリップ フロップ 大阪大学大学院情報科学研究科 今井正治 imai@ist.osaka-u.ac.jp http://www-ise1.ist.osaka-u.ac.jp/~imai/ 2005/10/17 2006, Masaharu Imai 1 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ

シリコン超集積化システム第165委員会 プログラマビリティを実現する アーキテクチャとその進化

1 PLD(Programmable Logic Device) とは ユーザが論理機能を決めることのできる IC のことです メモリや CPU ASIC 昔の 74 シリーズのような標準ディジタル IC はその機能が決まっていて これらはプログラマブルデバイスとは言いません CPU はソフトウェアで動作を変えられるので究極のプログラマブルデバイスだ という人も居ますが 一般的には専用目的 IC に分類されます

計算機ハードウエア

計算機ハードウエア 209 年度前期 第 5 回 前回の話 (SH745) (32 bit) コンピュータバスの構成 インタフェース (6 bit) I/O (Input/ Output) I/O (22 bit) (22 bit) 割り込み信号リセット信号 コンピュータバスは コンピュータ本体 () と そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ 共用の信号伝送路である クロック用クリスタル

スライド 1

プログラマブルデバイスのうち FPGA(Field Programmable Gate Array) は 最近のディジタルデバイスの中でももっとも激しく成長を遂げました 簡単に設計ができ 非常に大きなディジタル回路でも搭載して動かすことができます モノによっては安価で使いやすくまさに夢のデバイスといっていいです 1 PLD(Programmable Logic Device) とは ユーザが論理機能を決めることのできる

? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31

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第 4 章 CMOS 論理回路 (1) CMOS インバータ 2008/11/18 広島大学岩田穆 1 抵抗負荷のインバータ V dd ( 正電源 ) R: 負荷抵抗 In Vin Out Vout n-mos 駆動トランジスタ グランド 2008/11/18 広島大学岩田穆 2 抵抗負荷のインバータ V gs I d Vds n-mos 駆動トランジスタ ドレイン電流 I d (n-mos) n-mosの特性

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ディジタル 回 路 設 計 の 基 礎 京 都 大 学 情 報 学 研 究 科 小 林 和 淑 kobayasi@i.kyoto-u.ac.jp 内 容 単 相 クロック 完 全 同 期 回 路 構 成 要 素 Dフリップフロップ 同 期 回 路 の 性 能 ハードウエア 設 計 手 法 論 理 設 計 手 法 の 歴 史 ハードウエア 記 述 言 語 RTL 設 計 LSIの 設 計 フロー セルベース

TULを用いたVisual ScalerとTDCの開発

TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ

0630-j.ppt

5 part II 2008630 6/30/2008 1 SR (latch) 1(2 22, ( SR S SR 1 SR SR,0, 6/30/2008 2 1 T 6/30/2008 3 (a)(x,y) (1,1) (0,0) X Y XOR S (S,R)(0,1) (0,0) (0,1) (b) AND (a) R YX XOR AND (S,R)(1,1) (c) (b) (c) 6/30/2008

Microsoft PowerPoint - ４回 [互換モード]

計算機ハードウエア 2018 年度前期第 4 回 前回の話 CPU(SH7145) データバス (32 bit) コンピュータバスの構成 データバス インタフェースデータバス (16 bit) I/O (Input/ put) CPU メモリ I/O アドレスバス (22 bit) メモリ アドレスバス (22 bit) コントロールバス アドレスバス コントロールバス 割り込み信号リセット信号 コンピュータバスは

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FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(

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ネットワーク機器と FPGA 名古屋大学情報基盤センター情報基盤ネットワーク研究部門嶋田創 ネットワークのハードウェア周りを実装 するには? 1 今までネットワークに関連するL1,L2,(L3) の世界とハードウェアの関係を見てきた 中身のよくわからない部分としてASICで構成されている部分がある 高速化の要となっているようだが中身は細かく分からない 他の企業に真似されると嫌なので 特に最近は公開されない

(Microsoft PowerPoint - \217W\220\317\211\361\230H\215H\212w_ ppt)

集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 集積回路工学 1 レイアウトの作業 トランジスタの形状と位置を決定 トランジスタ間を結ぶ配線の経路を決定 製造工程の製造精度に対し 十分な余裕を持った設計ー > デザインルール チップ面積の最小化 遅延の最小化 消費電力の最小化 仕様設計 Schematic の作成 / 修正 Simulation DRC/LVS OK? OK? LPE/Simulation

Łñ“’‘‚2004

プリント

2 1,384,000 2,000,000 1,296,211 1,793,925 38,000 54,500 27,804 43,187 41,000 60,000 31,776 49,017 8,781 18,663 25,000 35,300 3 4 5 6 1,296,211 1,793,925 27,804 43,187 1,275,648 1,753,306 29,387 43,025

「電子政府推奨暗号の実装」評価報告書

2011 情財第 399 号 情報セキュリティ対策基盤整備事業 電子政府推奨暗号の実装 評価報告書 平成 24 年 12 月 [ 改訂履歴 ] 日付改訂内容 2012 年 12 月 11 日評価報告書初版発行 2012 年 12 月 21 日 2. 評価結果 内のデータを修正 ( 表 1-1 表 1-2 表 2-1 表 2-2 表 3-1 表 3-2 表 4-1 表 4-2 表 5-1 表 5-2

XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO

- 5ns - f CNT 25MHz - 800~6,400 36~288 5V ISP - 0,000 / - / 36V8-90 8 - IEEE 49. JTAG 24mA 3.3V 5V PCI -5-7 -0 CMOS 5V FastFLASH XC9500 XC9500CPLD 0,000 / IEEE49. JTAG XC9500 36 288 800 6,400 2 XC9500

Cyclone IIIデバイスのI/O機能

7. Cyclone III I/O CIII51003-1.0 2 Cyclone III I/O 1 I/O 1 I/O Cyclone III I/O FPGA I/O I/O On-Chip Termination OCT Quartus II I/O Cyclone III I/O Cyclone III LAB I/O IOE I/O I/O IOE I/O 5 Cyclone III

HW-Slides-04.ppt

ハードウェア実験 組み込みシステム入門第 4 回 2012 年 10 月 11 日 IC TRAINER の導入 2 ブレッドボードとは何か! 手引き書 P8 半田付けせずに 簡単にリード線を差し込むだけで回路の動作を調べることができるボード! 部品挿入エリアでは ABCDE が縦に裏側で接続されている! 電源ラインでは 横に接続されている! 慣例として! 赤 : + 電源! 青 :- 電源または

Microsoft Word - TC74HCT245AP_AF_J_P8_060201_.doc

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HCT245AP,TC74HCT245AF Octal Bus Transceiver TC74HCT245A は シリコンゲート CMOS 技術を用いた高速 CMOS 8 回路入り双方向性バスバッファです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 入力は TTL レべルですので TTL レベルのバスに直結可能です

Microsoft Word - TC4011BP_BF_BFT_J_P8_060601_.doc

東芝 CMOS デジタル集積回路シリコンモノリシック TC4011BP,TC4011BF,TC4011BFT TC4011BP/TC4011BF/TC4011BFT Quad 2 Input NAND Gate は 2 入力の正論理 NAND ゲートです これらのゲートの出力は すべてインバータによるバッファが付加されているため 入出力特性が改善され 負荷容量の増加による伝達時間の変動が最小限に抑えられます

FPGAで製作する電子回路

FPGA で作成する電子回路 生命 情報等教育支援室 ( 電子 情報工学系 ) 小野雅晃 はじめに私は 先生方より電子回路 ( 主に論理回路 ) の作成を請け負うことがある 10 数年前までは 電子回路を作成する場合には 標準 TTL(Transistor-Transistor-Logic) を使用し 配線はラッピングで作成していた その後 電子回路の要求性能も向上し 標準 TTL を使用していては

<4D F736F F F696E74202D FEE95F18F88979D8B5A8F702E B93C782DD8EE682E890EA97705D205B8CDD8AB B83685D>

第 4 回情報処理技術講義 コンピュータ計算の基本概念 ( 論理ハードウェア ) 60 これはなんだと思いますか? 携帯電話の開発ボードだそうです 61 ソフト開発をする人でも, ハードウェア知識は必要不可欠である コンピュータの最も基本的要素は論理電子回路であるその中でも以下の3 素子が基本となる (AN, ORは組合して作れる ) NOT NAN NOR 注意 :MOS トランジスタによる実現

ｽﾗｲﾄﾞ ﾀｲﾄﾙなし

2019. 7.18 Ibaraki Univ. Dept of Electrical & Electronic Eng. Keiichi MIYAJIMA 今後の予定 7 月 18 日メモリアーキテクチャ1 7 月 22 日メモリアーキテクチャ2 7 月 29 日まとめと 期末テストについて 8 月 5 日期末試験 メモリアーキテクチャ - メモリ装置とメモリアーキテクチャ - メモリアーキテクチャメモリ装置とは?

Stratix IIIデバイスの外部メモリ・インタフェース

8. Stratix III SIII51008-1.1 Stratix III I/O R3 SRAM R2 SRAM R SRAM RII+ SRAM RII SRAM RLRAM II 400 MHz R Stratix III I/O On-Chip Termination OCT / HR 4 36 R ouble ata RateStratix III FPGA Stratix III

Microsoft Word - TC74HC245_640AP_AF_P8_060201_.doc

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC245AP,TC74HC245AF,TC74HC640AP,TC74HC640AF Octal Bus Traceiver TC74HC245AP/AF 3-State, Non-Inverting TC74HC640AP/AF 3-State, Inverting TC74HC245AP/640AP TC74HC245A/640A

Microsoft PowerPoint - Lec pptx

Course number: CSC.T34 コンピュータ論理設計 Computer Logic Design 5. リコンフィギャラブルシステム Reconfigurable Systems 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/

HardCopy IIIデバイスの外部メモリ・インタフェース

7. HardCopy III HIII51007-1.0 Stratix III I/O HardCopy III I/O R3 R2 R SRAM RII+ RII SRAM RLRAM II R HardCopy III Stratix III LL elay- Locked Loop PLL Phase-Locked Loop On-Chip Termination HR 4 36 HardCopy

TC74HCT245AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HCT245AP,TC74HCT245AF Octal Bus Traceiver TC74HCT245A は シリコンゲート CMOS 技術を用いた高速 CMOS 8 回路入り双方向性バスバッファです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 入力は TTL レべルですので TTL レベルのバスに直結可能です

untitled

PLD 10M 91 2005 200 40 150 1500 1M 100k 10k PLA EEPROM SPLD FPGA CPLD SRAM FPGA 1980 1990 2000 FPGA(Field Programmable Gate Array) LUT F.F LUT, SRAM IOB FPGA-SRAM PLD(Programmable Logic Device) CPLD(Complex

Microsoft PowerPoint - 3.3タイミング制御.pptx

3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード

TC74HC245,640AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC245AP,TC74HC245AF,TC74HC640AP,TC74HC640AF Octal Bus Traceiver TC74HC245AP/AF 3-State, Non-Inverting TC74HC640AP/AF 3-State, Inverting TC74HC245AP/640AP TC74HC245A/640A

TC74HC00AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC00AP,TC74HC00AF Quad 2-Input NAND Gate TC74HC00A は シリコンゲート CMOS 技術を用いた高速 CMOS 2 入力 NAND ゲートです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 内部回路はバッファ付きの 3 段構成であり 高い雑音余裕度と安定な出力が得られます

DDR3 SDRAMメモリ・インタフェースのレベリング手法の活用

WP-01034-1.0/JP DLL (PVT compensation) 90 PLL PVT compensated FPGA fabric 90 Stratix III I/O block Read Dynamic OC T FPGA Write Memory Run Time Configurable Run Time Configurable Set at Compile dq0 dq1

Microsoft PowerPoint - 集積デバイス工学７.ppt

集積デバイス工学 (7 問題 追加課題 下のトランジスタが O する電圧範囲を求めよただし T, T - とする >6 問題 P 型 MOS トランジスタについて 正孔の実効移動度 μ.7[m/ s], ゲート長.[μm], ゲート幅 [μm] しきい値電圧 -., 単位面積あたりの酸化膜容量

論理設計の基礎

. ( ) IC (Programmable Logic Device, PLD) VHDL 2. IC PLD 2.. PLD PLD PLD SIC PLD PLD CPLD(Complex PLD) FPG(Field Programmable Gate rray) 2.2. PLD PLD PLD I/O I/O : PLD D PLD Cp D / Q 3. VHDL 3.. HDL (Hardware

VHDL

VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21

Microsoft PowerPoint LC_15.ppt

( 第 15 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 言語を使った設計 (2) 2.1 HDL 設計入門 2.2 FPGA ボードの設計デモ配布資料 VHDL の言語構造と基本文法 2.1 HDL 設計入門 EDAツール : メンター社製品が有名 FPGAベンダーのSW 1 1 仕様設計 にも簡易機能あり 2 3 2 HDLコード記述 3 論理シミュレーション 4 4 論理合成

.......p...{..P01-48(TF)

1 2 3 5 6 7 8 9 10 Act Plan Check Act Do Plan Check Do 11 12 13 14 INPUT OUTPUT 16 17 18 19 20 21 22 23 24 25 26 27 30 33 32 33 34 35 36 37 36 37 38 33 40 41 42 43 44 45 46 47 48 49 50 51 1. 2. 3.

Microsoft PowerPoint - lecture rev00.pptx

ネットワーク機器と PA 名古屋大学情報基盤センター情報基盤ネットワーク研究部門嶋田創 ネットワークのハードウェア周りを実装するには? 今までネットワークに関連する L,L2,(L) の世界とハードウェアの関係を見てきた 中身のよくわからない部分として ASI で構成されている部分がある 高速化の要となっているようだが中身は細かく分からない 他の企業に真似されると嫌なので 特に最近は公開されない ASI

mbed祭りMar2016_プルアップ.key

1 2 4 5 Table 16. Static characteristics (LPC1100, LPC1100L series) continued T amb = 40 C to +85 C, unless otherwise specified. Symbol Parameter Conditions Min Typ [1] Max Unit Standard port pins, RESET

VelilogHDL 回路を「言語」で記述する

2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4

Microsoft PowerPoint - 集積デバイス工学 基礎編 2010_5 [互換モード]

半導体メモリが新応用を開拓した例 集積デバイス工学半導体メモリ 2010 年 5 月 14 日東京大学大学院工学系研究科電気系工学竹内健 E-mail : takeuchi@lsi.t.u-tokyo.ac.jp http://www.lsi.t.u-tokyo.ac.jp p y jp アップル社の ipod nano 2005 年 9 月発売 フラッシュメモリの記憶容量によって価格の異なるラインアップ

S1F77330 シリーズテクニカルマニュアル Rev.2.1

シリーズテクニカルマニュアル Rev.2.1 本資料のご使用につきましては 次の点にご留意願います 本資料の内容については 予告無く変更することがあります 1. 本資料の一部 または全部を弊社に無断で転載 または 複製など他の目的に使用することは堅くお断りいたします 2. 本資料に掲載される応用回路 プログラム 使用方法等はあくまでも参考情報であり これらに起因する第三者の知的財産権およびその他の権利侵害あるいは損害の発生に対し

Handsout3.ppt

論理の合成 HDLからの合成 n HDLから初期回路を合成する u レジスタの分離 u 二段 ( 多段 ) 論理回路への変形 n 二段論理回路の分割 n 多段論理回路への変形 n 多段論理回路の最適化 n テクノロジマッピング u 面積, 速度, 消費電力を考慮したライブラリの割当 1 レジスタの分離 process (clk) begin if clk event and clk = 1 then

h-hwang11phdthesis-RealizingName.pptx

黄 大 大 大 用目 手 一 大 高 士 文 目 士 文 比 士 文 士 文 士 文 黄 山 一 田 比 用 子 黄 山 一 田 力 子 士 文 12.1.19 本章の背景および目的 提案手法の概要 高速なパケット転送 分類のために使用されている TCAM の問題点 高い消費電力 チップのコスト アクセス制御リスト (access control list; ACL) フィールドの中 ポート番号の範囲表現問題

<91E63589F161>

ハードウェア実験 組み込みシステム入門第 5 回 2010 年 10 月 21 日 順序論理回路の実験 前回予告した今回の内容 次回も IC トレーナを使って 順序論理回路についての実験を行います 内部に 状態 を持つ場合の動作記述について 理解します 個々の IC を接続し SW 入力と LED の点灯表示とで論理回路としての動作を検証します それぞれの IC( 回路素子 ) ごとに真理値表を作成します

ブロック図 真理値表 STEP CLOCK LATCH ENABLE SERIAL IN OUT 0 OUT5 OUT 7 SERIAL OUT 1 UP H L D n D n D n 5 D n 7 D n 7 2 UP L L D n+1 No change D n 6 3 UP H L D

東芝 Bi CMOS 集積回路シリコンモノリシック TB62705CP/CF/CFN TB62705CP,TB62705CF,TB62705CFN 8 ビット定電流 LED ドライバ TB62705CP / CF / CFN は 8 ビットの電流値を可変可能な定電流回路と これをオン オフ制御する 8 ビットシフトレジスタ ラッチおよびゲート回路から構成された定電流 LED ドライバです ( アノードコモン

Microsoft PowerPoint - 集積回路工学(5)_ pptm

集積回路工学 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 2009/0/4 集積回路工学 A.Matuzawa (5MOS 論理回路の電気特性とスケーリング則 資料は松澤研のホームページ htt://c.e.titech.ac.j にあります 2009/0/4 集積回路工学 A.Matuzawa 2 インバータ回路 このようなインバータ回路をシミュレーションした 2009/0/4 集積回路工学

Microsoft Word - TC74HC107AP_AF_J_P9_060201_.doc

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC17AP,TC74HC17AF Dual J-K Flip-Flop with Clear TC74HC17A は シリコンゲート CMOS 技術を用いた高速 CMOS JK フリップフロップです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます J および K 入力に与えられた論理レベルに従って クロックの立ち下がりで出力が変化します

1-2 MLAB 図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要 この図は LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表しています C4 C27 異なる速度と長さのロウ インタコネクト R32 R3/R6 s

1 署名 ロジック アレイ ブロック (LAB) は アダプティブ ロジック モジュール () として知られる基本のビルディング ブロックで構成されています ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するために LAB をコンフィギュレーションすることができます また Arria 10 デバイスで使用可能な LAB の 4 分の 1 をメモリ LAB(MLAB)

スライド 1

2018 年 6 月 20 日 ( 水 ) 弘前工業高等学校情報技術科見学会 模擬講義 (40 分 09:45~10:30 458 プログラミング室 ) PLD 演習システム体験 弘前大学理工学部電子情報工学科一條健司 サポート学生浅野 (4 年 ) 日下部 (4 年 ) 高室 (4 年 ) 佐藤 ( 修士 2 年 ) 増田 ( 修士 2 年 ) 三ケ田 ( 修士 2 年 ) 印の椅子に着席して下さい

Microsoft PowerPoint LC1_14_論理回路シミュレータ.ppt

の期末試験 実施日 : 7/( 金 ) 限 @ 教室 ( 参照不可, 定規 OK) 成績評価 : 中間 5%, 期末 5%( 試験成績のみ ) ( 第 回 ) 特別講義 : 論理回路シミュレータ. 論理回路の基本 ( 復習 ). シミュレータ (Multiim). 回路シミュレータの概要. 設計実例 : H,F, 簡易電卓など 出題 : 前半 (~6 回 )/, 後半 (8 回 ~)/ 教科書 +(

NJM78L00S 3 端子正定電圧電源 概要 NJM78L00S は Io=100mA の 3 端子正定電圧電源です 既存の NJM78L00 と比較し 出力電圧精度の向上 動作温度範囲の拡大 セラミックコンデンサ対応および 3.3V の出力電圧もラインアップしました 外形図 特長 出力電流 10

端子正定電圧電源 概要 は Io=mA の 端子正定電圧電源です 既存の NJM78L と比較し 出力電圧精度の向上 動作温度範囲の拡大 セラミックコンデンサ対応および.V の出力電圧もラインアップしました 外形図 特長 出力電流 ma max. 出力電圧精度 V O ±.% 高リップルリジェクション セラミックコンデンサ対応 過電流保護機能内蔵 サーマルシャットダウン回路内蔵 電圧ランク V,.V,

ディジタル回路　第1回 ガイダンス、CMOSの基本回路

前回簡単に紹介した CMOS は nmos と pmos を相補的に接続した回路構成です 相補的とは pmos,nmos をペアにして入力を共有し pmos が直列接続のときは nmos は並列接続に pmos が並列接続のときは nmos は直列接続にする方法です 現在使われているディジタル回路の 8-9 割は CMOS です CMOS は 1980 年代から急速に発達し 毎年チップ内に格納する素子数が

Microsoft PowerPoint - ch1.ppt

論理回路 ( 基礎 ) 法政大学 情報科学部 大森健児 参考書 論理演算 () AND,OR,NOT,XOR AND OR NOT XOR 論理演算 (2) NAND,NOR NAND NOR 前提 結論 If A then B は A が真のとき B が真であるならば この文は真であり A が偽のときは B が真であろうとなかろうとこの文は真である A が真のとき B が偽であればこの文は偽である

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半導体工学第 9 回目 / OKM 1 MOSFET の動作原理 しきい電圧 (V( TH) と制御 E 型と D 型 0 次近似によるドレイン電流解析 半導体工学第 9 回目 / OKM 2 電子のエネルギーバンド図での考察 金属 (M) 酸化膜 (O) シリコン (S) 熱平衡でフラットバンド 伝導帯 E c 電子エネルギ シリコンと金属の仕事関数が等しい 界面を含む酸化膜中に余分な電荷がない

スライド 1

東北大学工学部機械知能 航空工学科 2018 年度クラス C3 D1 D2 D3 情報科学基礎 I 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x n ), i

スライド 1

東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 13. メモリシステム ( 教科書 8 章 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ選択( 復習 ) MIPS の構造 PC 命令デコーダ 次 PC 計算 mux 32x32 ビットレジスタファイル

TC74HCT245AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HCT245AP, TC74HCT245AF Octal Bus Traceiver TC74HCT245A は シリコンゲート CMOS 技術を用いた高速 CMOS 8 回路入り双方向性バスバッファです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 入力は TTL レべルですので TTL レベルのバスに直結可能です

Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール、Cyclone Vデバイス・ハンドブック、Volume 1、第1章

June 2012 CV-52001-2.0 CV-52001-2.0 この章では Cyclone V コア ファブリック内のロジック アレイ ブロック (LAB) の機能を説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するためにコンフィギュレーションできるアダプティブ ロジック モジュール () として知られる基本的なビルディング ブロックで構成されています

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() 増幅回路の周波数特性 Frequency characteristic of amplifier circuit (2) 増幅回路の周波数特性 Frequency characteristic of amplifier circuit MOS トランジスタの高周波モデル High-frequency model for MOS FET ゲート酸化膜は薄いので G-S, G-D 間に静電容量が生じる

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3.2 スイッチングの方法 1 電源の回路図表記 電源ラインの記号 GND ラインの記号 シミュレーションしない場合は 省略してよい ポイント : 実際には V CC と GND 配線が必要だが 線を描かないですっきりした表記にする 複数の電源電圧を使用する回路もあるので 電源ラインには V CC などのラベルを付ける 2 LED のスイッチング回路 LED の明るさを MCU( マイコン ) で制御する回路

TC74HC4017AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC4017AP,TC74HC4017AF Decade Counter/Divider TC74HC4017A は シリコンゲート CMOS 技術を用いた高速 10 進ジョンソンカウンタです CMOS の特長である低い消費電力で 等価な LSTTL に匹敵する高速動作を実現できます CK あるいは CE 入力に印加されたカウントパルスの数により

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ハードウェア実験 組み込みシステム入門第 5 回 2012 年 10 月 18 日 順序論理回路の実験 このスライドの ゲートの動作記述の部分は 藤井先生のスライドから多くをいただいています 藤井先生に慎んでお礼申し上げます 2 今日の内容! 以下の論理回路を動作させる 1. D フリップフロップ回路 2. 4 進カウンタ回路 ( 同期式 ) 3. 10 進カウンタ回路! シフトレジスタを作成して

Nios II - PIO を使用した I2C-Bus （2ワイヤ）マスタの実装

LIM Corp. Nios II - PIO を使用した I 2 C-Bus (2 ワイヤ ) マスタの実装 ver.1.0 2010 年 6 月 ELSEN,Inc. 目次 1. はじめに... 3 2. 適用条件... 3 3. システムの構成... 3 3-1. SOPC Builder の設定... 3 3-2. PIO の設定... 4 3-2-1. シリアル クロック ライン用 PIO

TC74HC4511AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC4511AP,TC74HC4511AF BCD-to-7 Segment Latch/Decoder/Driver TC74HC4511A は シリコンゲート CMOS 技術を用いた高速 CMOS ラッチ付き 7 セグメント デコーダ ドライバです 標準 CMOS の 4511B と同一ピン接続 同一ファンクションですが 高速ラッチ

SICE東北支部研究集会資料(2009年)

計測自動制御学会東北支部第 5 回研究集会 (9.7.5) 資料番号 5- FPGA を用いたステッピングモータの制御に関する検討 Control of a Stepping Motor using FPGA 萩原正基 *, 秋山宜万 *, 松尾健史 *, 三浦武 *, 谷口敏幸 * Masaki Hagiwara*, oshikazu Akiyama*, Kenshi Matsuo*, Takeshi

PSCHG000.PS

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( 第 7 回 ) 鹿間信介摂南大学理工学部電気電子工学科 9.3.(b) ポジティブエッジトリガ -FF 9.3.(b) ネガティブエッジトリガ -FF 演習 エッジトリガ -FF ( その ) # #2 S R SRラッチによる-FF == 入力にて異常発振の問題あり ( トグル動作ではあるが ) ==にてトグル動作, 発振なし MS -FF ( 第 5 回講義 ) エッジトリガ -FF( 今回

( ) : 1997

( ) 2008 2 17 : 1997 CMOS FET AD-DA All Rights Reserved (c) Yoichi OKABE 2000-present. [ HTML ] [ PDF ] [ ] [ Web ] [ ] [ HTML ] [ PDF ] 1 1 4 1.1..................................... 4 1.2..................................

MOSFET 6-2 CMOS 6-2 TTL Transistor Transistor Logic ECL Emitter Coupled Logic I2L Integrated

1 -- 7 6 2011 11 1 6-1 MOSFET 6-2 CMOS 6-2 TTL Transistor Transistor Logic ECL Emitter Coupled Logic I2L Integrated Injection Logic 6-3 CMOS CMOS NAND NOR CMOS 6-4 6-5 6-1 6-2 CMOS 6-3 6-4 6-5 c 2011 1/(33)

インダクタンス起因ノイズのトレンドークロストークと di/dt ノイズ JEITA EDA 技術専門委員会 DMD 研究会ノイズフリーデザインタスクグループ 山縣暢英 ( ソニー ) 貝原光男 ( リコー ) 蜂屋孝太郎 (NEC) 小野信任 ( セイコーインスツルメンツ )

インダクタンス起因ノイズのトレンドークロストークと di/dt ノイズ JEITA EDA 技術専門委員会 DMD 研究会ノイズフリーデザインタスクグループ 山縣暢英 ( ソニー ) 貝原光男 ( リコー ) 蜂屋孝太郎 (NEC) 小野信任 ( セイコーインスツルメンツ ) 目次 活動目的と課題 ノイズの種類と影響 クロストークノイズのトレンド ダイナミック電源ノイズのトレンド まとめ 今後の課題

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1 ( ) ( ) 2 3 4 ( ) 5 6 7 8 9 10 11 12 13 14 ( ) 15 16 17 18 19 20 ( ) 21 22 23 24 ( ) 25 26 27 28 29 30 ( ) 31 To be or not to be 32 33 34 35 36 37 38 ( ) 39 40 41 42 43 44 45 46 47 48 ( ) 49 50 51 52

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東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x

untitled

13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);

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アナログ電 回路 3-1 電気回路で考える素 ( 能動素 ) 抵抗 コイル コンデンサ v v v 3-2 理 学部 材料機能 学科岩 素顕 iwaya@meijo-u.ac.jp トランジスタ トランジスタとは? トランジスタの基本的な動作は? バイポーラトランジスタ JFET MOFET ( エンハンスメント型 デプレッション型 ) i R i L i C v Ri di v L dt i C

SICE東北支部研究集会資料(2014年)

計測自動制御学会東北支部第 291 回研究集会 (2014 年 10 月 23 日 ) 資料番号 291-12 断熱回路技術を用いた 低消費デジタル PWM 制御回路の設計 Design of low-power digital PWM circuit with adiabatic dynamic CMOS logic 鈴木暖 ( 山形大学 ), 阿部啄也 ( 山形大学 ), 澤田直樹 ( 山形大学

ブロック図 真理値表 入力出力 OUTn (t = n) CLOCK LATCH ENABLE SERIAL-IN OUT 0 OUT 7 OUT 15 SERIAL OUT H L D n D n D n 7 D n 15 D n 15 L L D n No Change D n 15 ( 注 )

東芝 Bi CMOS 集積回路シリコンモノリシック TB62706BN,TB62706BF TB62706BN/BF 16 ビット定電流 LED ドライバ TB62706BN TB62706BF は 16 ビットの電流値を可変可能な定電流回路と これをオン オフ制御する 16 ビットシフトレジスタ ラッチおよびゲート回路から構成された定電流 LED ドライバです ( アノードコモン ) Bi CMOS

動的適応型ハードウェアの提案

LSI A B C D CPU for i=0; i

Quartus II - デバイスの未使用ピンの状態とその処理

Quartus II はじめてガイド デバイスの未使用ピンの状態とその処理 ver. 9.1 2010 年 6 月 1. はじめに ユーザ回路で使用していないデバイス上のユーザ I/O ピン ( 未使用ユーザ I/O ピン ) は Quartus II でコンパイルすることによりピンごとに属性が確定されます ユーザは 各未使用ユーザ I/O ピンがどのような状態 ( 属性 ) であるかに応じて 基板上で適切な取り扱いをする必要があります

絶対最大定格 (T a =25 ) 項目記号定格単位 入力電圧 V IN 消費電力 P D (7805~7810) 35 (7812~7815) 35 (7818~7824) 40 TO-220F 16(T C 70 ) TO (T C 25 ) 1(Ta=25 ) V W 接合部温度

3 端子正定電圧電源 概要 NJM7800 シリーズは, シリーズレギュレータ回路を,I チップ上に集積した正出力 3 端子レギュレータ ICです 放熱板を付けることにより,1A 以上の出力電流にて使用可能です 外形 特徴 過電流保護回路内蔵 サーマルシャットダウン内蔵 高リップルリジェクション 高出力電流 (1.5A max.) バイポーラ構造 外形 TO-220F, TO-252 NJM7800FA

TC74HC373AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC373AP, TC74HC373AF TC74HC373AP/AF Octal D-Type Latch with 3-State Output TC74HC373A は シリコンゲート CMOS 技術を用いた高速 CMOS 8 ビットラッチです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作が可能です この IC

TC74HC14AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC14AP,TC74HC14AF Hex Schmitt Inverter TC74HC14A は シリコンゲート CMOS 技術を用いた高速 CMOS シュミットトリガインバータです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます ピン接続 機能は TC74HCU04 と同じですが すべての入力は約

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( 第 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 論理回路シミュレータ. 論理回路の基本 ( 復習 ). シミュレータ (Multiim). 回路シミュレータの概要. 設計実例 : H,F, 簡易電卓など ( 論理回路 Ⅰ) の期末試験 実施日 : 8/5( 金 ) : @ 教室 ( 定規 OK, 参照ダメ ) 成績評価 : 中間 5%, 期末 5% ( 出席率 8% 以上の学生が評価対象

等価回路図 絶対最大定格 (T a = 25ºC) 項目記号定格単位 入力電圧 1 V IN 15 V 入力電圧 2 V STB GND-0.3~V IN+0.3 V 出力電圧 V GND-0.3~V IN+0.3 V 出力電流 I 120 ma 許容損失 P D 200 mw 動作温度範囲 T o

小型スタンバイ機能付高精度正電圧レギュレータ 概要 NJU7241 シリーズは, 出力電圧精度 ±2% を実現したスタンバイ機能付の低消費電流正電圧レギュレータ IC で, 高精度基準電圧源, 誤差増幅器, 制御トランジスタ, 出力電圧設定用抵抗及び短絡保護回路等で構成されています 出力電圧は内部で固定されており, 下記バージョンがあります また, 小型パッケージに搭載され, 高出力でありながらリップル除去比が高く,

TC74HC221AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC221AP,TC74HC221AF Dual Monostable Multivibrator TC74HC221A は シリコンゲート CMOS 技術を用いた高速 CMOS 2 回路入りモノステーブル マルチバイブレータです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます トリガ入力は 立ち下がりエッジでトリガする

TC74HC112AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC112AP,TC74HC112AF Dual J-K Flip Flop with Preset and Clear TC74HC112A は シリコンゲート CMOS 技術を用いた高速 CMOS JK フリップフロップです CMOS の特長である低い消費電流で LSTTL に匹敵する高速動作を実現できます J および K 入力に与えられた論理レベルに従って

TC74HC109AP/AF

東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC19AP,TC74HC19AF Dual J-K Flip-Flop with Preset and Clear TC74HC19A は シリコンゲート CMOS 技術を用いた高速 CMOS JK フリップフロップです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます J および K 入力に与えられた論理レベルに従って