イーサネット・メディア・アクセス・コントローラ（EMAC）、ハード・プロセッサ・システム（HPS）のテクニカル・リファレンス・マニュアル（TRM）

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1 November 2012 cv_ cv_ ハード プロセッサ システム(HPS)は 2 つのイーサネット メディア アクセ ス コントローラ(EMAC)ペリフェラルを 提 供 しています 各 EMAC は IEEE 仕 様 に 準 拠 したイーサネット 接 続 を 介 して 10/100/1000 Mbps でのデータ 送 信 / 受 信 に 使 用 できます EMAC は Synopsys DesignWare Universal 10/100/1000 Ethernet MAC(DWC_gmac)のインスタンスです EMAC には 大 規 模 なメモリ マップドのコントロールおよびステータス レジスタ (CSR)セットがあり それらは ARM Cortex -A9 MPCore によってアクセスできま す この 章 を 理 解 するには IEEE のメディア アクセス コントロール(MAC)の 基 本 事 項 を 熟 知 している 必 要 があります f IEEE MAC について 詳 しくは IEEE のウェブサイト(standards.ieee.org/findstds/) で 使 用 可 能 な IEEE Std Part 3: Carrier sense multiple access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications を 参 照 してください ここでは EMAC ペリフェラルでサポートされている 機 能 の 概 要 を 示 します IEEE 対 応 10/100/1000 Mbps のデータ レート 全 二 重 モードおよび 半 二 重 モード フロー コントロール 入 力 デアサーションでのゼロ クアンタ ポーズ フレー ムの IEEE 802.3x フロー コントロール 自 動 送 信 受 信 したポーズ コントロール フレームのユーザーへの 転 送 オプション 1000 Mbps の 半 二 重 でのパケット バーストおよびフレーム 拡 張 全 二 重 での IEEE 802.3x フロー コントロール 半 二 重 のバック プレッシャ サポート IEEE および IEEE のネットワーク クロック 同 期 の 精 度 Energy Efficient Ethernet(EEE) 用 の IEEE az バージョン D Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Portions 2011 Synopsys, Inc. Used with permission. All rights reserved. Synopsys & DesignWare are registered trademarks of Synopsys, Inc. All documentation is provided "as is" and without any warranty. Synopsys expressly disclaims any and all warranties, express, implied, or otherwise, including the implied warranties of merchantability, fitness for a particular purpose, and non-infringement, and any warranties arising out of a course of dealing or usage of trade. Paragraphs marked with the dagger ( ) symbol are Synopsys Proprietary. Used with permission. ISO 9001:2008 Registered Cyclone V Volume 3 Subscribe

2 受 信 フレーム 用 の IEEE 802.1Q バーチャル ローカル エリア ネットワーク (VLAN)のタグ 検 出 受 信 パスでの 送 信 および 削 除 に 対 するプリアンブルおよび SFD(start-of-frame data)の 挿 入 フレームごとにコントロール 可 能 な 自 動 CRC(Cyclic Redundancy Check)および パッド 生 成 受 信 フレームでの 自 動 パッド /CRC 排 除 のオプション 標 準 的 なフレームおよびジャンボ イーサネット フレーム( 最 大 16 KB のサイ ズ)をサポートしているプログラム 可 能 なフレーム 長 8 ステップで 40 ~ 96 ビット タイムのプログラム 可 能 なフレーム 間 ギャップ (IFG) 10/100/1000 用 の RGMII(Reduced Gigabit Media Independent Interface) Management Data Input/Output(MDIO)(IEEE 802.3)または I 2 C PHY マネージメント インタフェース 32 ビット インタフェース オプショナル バス 使 用 量 にプログラム 可 能 なバースト サイズ シングル チャネル モードの 送 信 エンジンおよび 受 信 エンジン データ バッファ サポートのためのバイト アラインメントされたアドレッシ ング モード デュアル バッファ(リング)またはリンク リスト(チェイン)ディスクリプ タ チェイニング 各 転 送 で 最 大 8 KB のデータが 可 能 なディスクリプタ CSR セットへの 32 ビットのホスト インタフェース 通 常 モードおよびエラーを 含 む 転 送 での 包 括 的 なステータス レポート さまざまな 動 作 条 件 用 にコンフィギュレーション 可 能 な 割 り 込 みオプション フレーム 毎 の 送 信 / 受 信 完 了 の 割 り 込 みコントロール 送 信 パケットおよび 受 信 パケットに 対 して 返 される 個 別 のステータス 送 信 コントロール プロトコル(TCP) ユーザー データグラム プロトコル (UDP) またはインターネット プロトコル(IP)を 介 したインターネット コ ントロール メッセージ プロトコル(ICMP) 用 の 送 信 および 受 信 のチェックサ ム オフロード Cyclone V Volume 3

3 柔 軟 性 の 高 いさまざまなアドレス フィルタリング モードのサポート バイトごとにマスクのある 最 大 31 個 の 追 加 の 48 ビット 完 全 デスティネーション アドレス(DA)フィルタ バイトごとにマスクのある 最 大 31 個 の 48 ビット ソース アドレス(SA) 比 較 チェック マルチキャストおよびユニキャスト DA の 256 ビット ハッシュ フィルタ(オプ ション) すべてのマルチキャスト アドレス 指 定 されたフレームを 渡 すオプション ネットワーク モニタ 用 のフィルタがないすべてのフレームを 渡 すプロミスキャ ス モード サポート ステータス レポートのある 受 信 パケットを(フィルタ 毎 として) 渡 す 機 能 EMAC は SoC(system on a chip)fpga デバイスの HPS 部 分 に 統 合 されます EMAC は I/O ピンを 使 用 して 通 信 します 17 3 ページの 図 17 1 に ハイレベルの 観 点 から の EMAC 統 合 を 示 します HPS PHY RMII/RGMII MDIO/I 2 C Multiplexer Logic PHY MDIO DMA EMAC CSR I 2 C Controller L3 Interconnect NIC301 Clock Manager Reset Manager Cyclone V Volume 3

4 表 17 1 に PHY データパス I/O を 示 します clk_tx_i 入 力 1 phy_txd_o 出 力 8 phy_txen_o 出 力 1 送 信 クロックです これは RGMII から 提 供 される 送 信 クロック (1G/100M/10Mbps での 125/25/2.5 MHz)です EMAC で 生 成 されるすべて の PHY 送 信 信 号 はこのクロックに 同 期 します PHY 送 信 データです これは MAC で 駆 動 される 8 個 の 送 信 データ 信 号 のグループです RGMII インタフェースのコンフィギュレーションで 未 使 用 のビットは Low に 固 定 されます RGMII:ビット [3:0] は RGMII 送 信 データを 提 供 します データ バスは 送 信 クロック(clk_tx_i)の 立 ち 上 がりエッジおよび 立 ち 下 がりエッジの 両 方 で 変 更 されます データの 有 効 性 は phy_txen_o で 検 証 されます clk_tx_i clk_tx_180_i に 同 期 します PHY 送 信 データ イネーブルです この 信 号 は EMAC コンポーネントに よって 駆 動 されます RGMII:この 信 号 は 送 信 データのコントロール 信 号 (rgmii_tctl)であ り クロックの 両 方 のエッジで 駆 動 されます clk_tx_i clk_tx_180_i に 同 期 します rst_clk_tx_n_o 出 力 1 送 信 クロック リセット 出 力 です clk_rx_i 入 力 1 phy_rxd_i 入 力 8 受 信 クロックです クロック 周 波 数 は 1G/100M/10Mbps モードで 125/25/2.5 MHz です これは 外 部 PHY から 提 供 されます EMAC で 受 信 さ れるすべての PHY 信 号 はこのクロックに 同 期 します PHY 受 信 データです これは PHY から 受 信 される 8 個 のデータ 信 号 のバ ンドルです RGMII:ビット [3:0] は RGMII 受 信 データを 提 供 します データ バスは 受 信 クロック(clk_rx_i)の 立 ち 上 がりエッジおよび 立 ち 下 がりエッジの 両 方 でサンプリングされます データの 有 効 性 は phy_rxdv_i で 検 証 され ます clk_rx_i clk_rx_180_i に 同 期 します phy_rxdv_i 入 力 1 PHY 受 信 データ バリッドです この 信 号 は PHY によって 駆 動 されます RGMII:これは phy_rxd で 受 信 されるデータを 検 証 するために 使 用 され る 受 信 コントロール 信 号 です この 信 号 は クロックの 両 方 のエッジでサ ンプリングされます clk_rx_i clk_rx_180_i に 同 期 します rst_clk_rx_n_o 出 力 1 受 信 クロック リセット 出 力 です phy_intf_sel_i[ 1:0] 入 力 2 clk_ref_i 入 力 1 PHY インタフェース 選 択 :これらのピンは EMAC の PHY インタフェース のうち 1 つを 選 択 します これはリセットのアサート 中 のみにサンプリン グされ その 後 は 無 視 されます 01:RGMII および 11: 無 効 これは EMAC への 基 準 クロックです このクロックは クロック マ ネージャから 提 供 される emac0_clk または emac1_clk です システム マネージャは phy_intf_sel 信 号 を 駆 動 して どのクロックが 使 用 されるか 制 御 します クロック レートは 250 MHz です Cyclone V Volume 3

5 HPS は MDIO または I 2 C のどちらか 一 方 の PHY マネージメント インタフェースへ のサポートを 提 供 できます MDIO インタフェース 信 号 は サポートされているすべてのモードで l4_mp_clk に 同 期 します gmii_mdi_i 入 力 1 gmii_mdo_o 出 力 1 gmii_mdo_o_e 出 力 1 gmii_mdc_o 出 力 1 管 理 データの 入 力 です PHY はこの 信 号 を 生 成 して リード 動 作 中 に レジスタ データを 転 送 します この 信 号 は gmii_mdc_o クロックに 同 期 して 駆 動 されます 管 理 データの 出 力 です EMAC はこの 信 号 を 使 用 して PHY に 対 してコ ントロールとデータの 情 報 を 転 送 します 管 理 データの 出 力 イネーブルです このイネーブル 信 号 は 外 部 3 ス テート I/O バッファから gmii_mdo_o 信 号 を 駆 動 します バリッド データが gmii_mdo_o 信 号 上 で 駆 動 されるときはいつでもこの 信 号 が アサートされます この 信 号 のアクティブ ステータスは High です 管 理 データ クロックです EMAC は この 非 周 期 的 なクロックを 通 して gmii_mdi_i 信 号 および gmii_mdo_o 信 号 用 のタイミング 基 準 を MII に 提 供 します このクロックの 最 大 周 波 数 は 2.5 MHz です このク ロックは クロック ディバイダを 通 してアプリケーション クロッ クから 生 成 されます いくつかの PHY デバイスは コントロール インタフェース 用 に MDIO の 代 わりに I 2 C を 使 用 します スモール フォーム ファクタ プラグ(SFP)のオプティカル モジュールまたはプラグ 可 能 モジュールは このインタフェースを 持 っているもの の 間 にあることが 多 いです HPS は PHY デバイスを 制 御 するために 4 つの 汎 用 I2C ペリフェラルのうち 2 つを 使 用 できます EMAC は すべてのモードでの IEEE 1588 動 作 を 1 μs の 精 度 でサポートしています 内 部 の 2 つの MAC に 対 するタイム カウンタ 間 の 同 期 を 維 持 するために ARM Cortex -A9 マイクロプロセッサ ユニット(MPU)サブシステムで 使 用 できます Cyclone V Volume 3

6 図 17 2 に それらのインタフェースを 持 っている EMAC のハイレベルなブロック 図 を 示 します EMAC TX FIFO Buffer (DPRAM) RX FIFO Buffer (DPRAM) Master Interface DMA Controller TX FIFO Buffer Controller RX FIFO Buffer Controller PHY Interface MAC Slave Interface DMA CSRs Operation Mode Register MAC へのホスト インタフェースは 2 つあります 32 ビット スレーブ インタ フェースのマネージメント ホスト インタフェースは CSR セットにアクセスで きます データ インタフェースは 32 ビット インタフェースです このインタ フェースは ダイレクト メモリ アクセス(DMA)コントローラ チャネルよび HPS システムの 残 りの 部 分 の 間 でのデータ 転 送 を NIC-301 L3 インタコネクトを 介 し て 制 御 します MAC コントローラおよびシステム メモリの 間 でのデータ 転 送 に 最 適 化 されたビル トイン DMA コントローラがあります DMA コントローラには 個 別 の 送 信 エンジン と 受 信 エンジン および CSR セットがあります 送 信 エンジンは システム メモ リからデバイス ポートにデータを 転 送 します 一 方 受 信 エンジンは デバイス ポートからシステム メモリにデータを 転 送 します このコントローラは ディス クリプタを 使 用 して ホストの 介 入 を 最 小 限 にとどめてソースからデスティネー ションに 効 率 よくデータを 移 動 させます また EMAC には アプリケーション システム メモリと EMAC コントローラの 間 でイーサネット フレームをバッファして 制 御 する FIFO バッファ メモリが 含 まれ ています 送 信 では イーサネット フレームは 送 信 FIFO バッファ(1024 x 42 ビッ ト)に 読 み 出 して 最 終 的 に MAC をトリガして 転 送 を 実 行 します 受 信 するイーサ ネット フレームは 受 信 FIFO バッファに 格 納 されて DMA コントローラに FIFO バッ ファのフィル レベルを 示 します そして DMA コントローラはコンフィギュレー ションされたバースト 転 送 を 開 始 します 受 信 および 送 信 の 転 送 ステータスは 両 方 とも MAC から 取 得 されて DMA に 転 送 されます Cyclone V Volume 3

7 EMAC には スレーブおよびマスタの 2 本 のホスト インタフェースがあります マ スタは L3 インタコネクト ブロックの L3 マスタ ペリフェラル スイッチ イン タフェースに 接 続 されます EMAC CSR セット アクセスはスレーブ インタフェースによって 提 供 されます ス レーブは Level 4(L4)バスに 接 続 されます DMA インタフェースはマスタ インタフェースから 提 供 されます データ ディス クリプタおよび 実 際 のデータ パケットの 2 つのタイプのデータがこのインタ フェースで 転 送 されます このインタフェースは 全 二 重 イーサネット パケット トラフィックを 非 常 に 効 率 よく 転 送 します このポートによって さまざまな DMA チャネルから 同 時 にリード データおよびライト データを 転 送 できます 送 信 ディスクリプタの 読 み 出 しおよび 書 き 戻 しは 同 時 に 実 行 できないため ここでの 例 外 となります DMA 転 送 は ソフトウェアのインタフェース 上 のコンフィギュレーション 可 能 な バースト トランザクション 数 に 分 割 されます dmagrp グループの AXI_Bus_Mode レジスタは バースト 動 作 をコンフィギュレーションするために 使 用 されます インタフェースは 各 DMA チャネルおよびチャネル 内 のそれぞれのリード DMA リ クエストまたはライト DMA リクエストに 対 して 固 有 の ID を 割 り 当 てます 個 別 の ID を 持 っているデータ 転 送 はリオーダしてインタリーブできます 書 き 込 みデータ 転 送 は 一 般 的 に インタコネクトがデータ バーストの 最 後 の ビートを 受 け 取 ってすぐに OK 応 答 を 持 っているポステッド ライトとして 実 行 さ れます しかし ディスクリプタ(ステータスまたはタイムスタンプ)は 転 送 完 了 割 り 込 みロジックとの 競 合 状 態 を 避 けるために 常 にノンポステッド ライトと して 転 送 されます スレーブはエラー 応 答 を 発 行 する 可 能 性 があります このような 事 態 が 発 生 する 場 合 EMAC は 元 のリクエストを 生 成 した DMA チャネルをディセーブルして 割 り 込 み 信 号 をアサートします ホストは DMA を 再 起 動 してこの 状 態 から 回 復 するため にハードまたはソフトのリセットを 使 用 して EMAC をリセットする 必 要 があります EMAC は インタフェース 上 での 最 大 16 個 の 未 処 理 のトランザクションをサポート しています 未 処 理 のトランザクションをバッファすることでバック プレッシャ 動 作 を 滑 らかにします システムの 高 負 荷 の 条 件 下 でリソース 競 合 のボトルネック が 発 生 する 場 合 この 対 処 は 重 要 です システム マネージャは このインタフェースを 通 してマスタ キャッシュ 出 力 の 値 を 提 供 します これらの 入 力 は マスタ 転 送 のキャッシュ 可 能 特 性 について こ のブロックの 機 能 を 拡 張 する L3 インタコネクトへの 出 力 として 使 用 されます EMAC の DMA コントローラをコンフィギュレーションしてキャッシュ 可 能 アクセス を 実 行 するには システム マネージャにキャッシュ ビットを 設 定 します キャッシュ ビットは EMAC コントローラのリセット 前 のブート 時 のみにアクセス する 必 要 があります Cyclone V Volume 3

8 f 詳 しくは Cyclone V デバイス ハンドブック Volume 3 の System Manager の 章 を 参 照 し てください 以 下 の PHY インタフェースが HPS 用 にサポートされています 10/100/1000 の RGMII また EMAC には PHY のコンフィギュレーション 用 とステータス モニタリング 用 に 使 用 されるコントロール インタフェースもあります この 場 合 PHY はスレー ブ デバイスです コントロール インタフェースには 2 つの 選 択 肢 があります MDIO I 2 C インタフェース MDIO インタフェースは EMAC 内 部 に 組 み 込 まれており I 2 C インタフェースは HPS にある I 2 C ペリフェラルを 使 用 します これらのインタフェースは EMAC の 外 部 でマ ルチプレクサ 化 されます 各 EMAC コンポーネントには 関 連 する 送 信 データおよび 受 信 データの FIFO バッ ファ インタフェースがあります どちらの FIFO バッファ インタフェースも 1024 x 42 ビットです FIFO バッファ ワードは 以 下 によって 構 成 されています データ:32 ビット 側 波 帯 : EOF(End of frame):1 ビット BE(Byte enables):2 ビット ECC( 誤 り 訂 正 コード):7 ビット データおよび 側 波 帯 は 7 ビットのシングル 誤 り 訂 正 とダブル 誤 り 検 出 (SEC-DED) コード ワードによって 保 護 されています また これらの FIFO バッファの RAM に は ECC イネーブル ピン 誤 りインジェクション ピンおよびステータス ピン が 含 まれています イネーブル ピンおよび 誤 りインジェクション ピンはシステ ム マネージャによって 駆 動 される 入 力 であり ステータス ピンは MPU サブシス テムに 対 して 駆 動 される 出 力 です - IEEE 規 格 は 分 配 されたデバイスのネットワークで 高 精 度 なクロックの 同 期 を 可 能 にする PTP(Precision Time Protocol)を 定 義 します PTP は マルチキャス ト メッセージをサポートするローカル エリア ネットワークでのシステム 通 信 に 適 用 されます このプロトコルは システムを 同 期 するための 変 動 的 な 固 有 精 度 分 解 能 および 安 定 性 を 含 む 不 均 質 システムをイネーブルします これは 同 期 が 必 要 なロボットなどの 通 信 マシーンの 集 合 体 のような 自 動 化 システムで 頻 繁 に 使 用 されて そのため 共 通 のタイム ベース 上 で 動 作 します Cyclone V Volume 3

9 PTP は UDP/IP を 介 して 伝 送 されます システムまたはネットワークは 分 配 されて いるタイミングおよびクロックの 情 報 によってマスタ ノードおよびスレーブ ノードに 分 類 されます 図 17 3 に PTP メッセージの 交 換 によってスレーブ ノー ドをマスタ ノードに 同 期 させるときの PTP の 使 用 プロセスを 示 します Master Clock TIme Slave Clock Time t 1 Sync Message Data at Slave Clock t 2m t 2 t 2 Follow_Up Message Containing t 1 Value t 1, t 2 t 3m Delay_Req Message t 3 t 1, t 2, t 3 t 4 Delay_Resp Message Containing t 4 Value Time t 1, t 2, t 3, t 4 Cyclone V Volume 3

10 f 図 17 3 に 示 されているように PTP は 以 下 のプロセスを 使 用 します 1. マスタは すべてのノードに 対 して PTO Sync メッセージを 配 信 します Sync メッセージには マスタの 基 準 タイムの 情 報 が 含 まれています このメッセージ がマスタ システムを 離 れるのは t1 のときです このタイムは イーサネット ポートのために PHY インタフェースでキャプチャされる 必 要 があります 2. スレーブは Sync メッセージを 受 信 して また そのタイミング 基 準 を 使 用 して 正 確 なタイム t2 をキャプチャします 3. マスタはスレーブに 対 して 後 で 使 用 する t1 情 報 が 含 まれている Follow_up メッ セージを 送 信 します 4. スレーブはマスタに 対 して Delay_Req メッセージを 送 信 します このメッセージ は このフレームが PHY インタフェースを 離 れた 正 確 なタイム t3 を 記 録 してい ます 5. マスタはそのメッセージを 受 信 して システムにそれが 入 力 されたときに 正 確 な タイム t4 をキャプチャします 6. マスタはスレーブに 対 して Delay_Resp メッセージで t4 情 報 を 送 信 します 7. スレーブは t1 t2 t3 および t4 の 4 つの 値 を 使 用 して そのローカル タイ ミング 基 準 をマスタのタイミング 基 準 に 同 期 させます PTP 実 装 のほとんどは UDP レイヤの 上 のソフトウェアで 行 われます しかし 特 別 な PTP パケットが PHY インタフェースでイーサネット ポートに 入 力 されたり 出 力 されたりする 場 合 正 確 なタイムをキャプチャするにはハードウェアのサポート が 必 要 となります PTP 実 装 を 適 切 かつ 高 精 度 に 行 う 上 で このタイミング 情 報 は キャプチャされてソフトウェアに 返 される 必 要 があります EMAC は すべてのモードで IEEE 1588 動 作 を 1 μs 精 度 でサポートすることを 意 図 さ れています 2 つの EMAC が IEEE 1588 環 境 で 動 作 している 場 合 MPU サブシステム は それら 2 つの MAC 内 部 のタイム カウンタ 間 の 同 期 を 維 持 します FPGA への IEEE 1588 インタフェースによって FPGA は emac_ptp_ref_clk 入 力 用 の 代 替 ソースを 提 供 できるようになると 共 に 各 EMAC コントローラからの 毎 秒 のパ ルス 出 力 をモニタできるようになります EMAC コンポーネントは ハードウェア 支 援 の IEEE 1588 プロトコル 実 装 を 提 供 しま す ハードウェア サポートはタイムスタンプ メンテナンス 用 です PHY インタ フェース 上 で 受 信 する 任 意 のフレームおよび 受 信 ディスクリプタがこの 値 で 更 新 さ れるとき タイムスタンプが 更 新 されます また フレームの SFD が 送 信 されて 送 信 ディスクリプタを 更 新 するときもタイムスタンプが 更 新 されます IEEE 規 格 について 詳 しくは IEEE Standards Association のウェブサイト (standards.ieee.org)で 使 用 可 能 な IEEE Standard IEEE Standard for a Precision Clock Synchronization Protocol for Networked Measurement and Control Systems を 参 照 して ください このタイムのスナップショットを 得 るには EMAC は 基 準 クロック 入 力 を 受 け 取 っ て それを 使 用 して 基 準 タイム(64 ビット)を 内 部 で 生 成 し タイムスタンプを キャプチャします Cyclone V Volume 3

11 64 ビットのタイムは このモジュール 内 で 維 持 されて 入 力 基 準 クロックの osc1_clk を 使 用 して 更 新 されます osc1_clk クロックはクロック マネージャから 供 給 され emac_ptp_ref_clk クロックは FPGA ファブリックから 供 給 されます この タイムは PHY インタフェースで 送 信 または 受 信 されるイーサネット フレームの スナップショット(タイムスタンプ)を 得 るためのソースです システム タイム カウンタは 粗 い 訂 正 方 法 を 使 用 して 初 期 化 または 訂 正 されま す この 方 法 では 最 初 の 値 またはオフセット 値 はタイムスタンプ 更 新 レジスタに 書 き 込 まれます 初 期 化 では 各 EMAC のシステム タイム カウンタはタイムス タンプ 更 新 レジスタの 値 が 書 き 込 まれます 一 方 システム タイム 訂 正 では オフ セット 値 がシステム タイムに 加 算 または 減 算 されます 細 かい 訂 正 方 法 では マスタ クロックに 関 するスレーブ クロックの 周 波 数 のド リフトは 粗 い 訂 正 のときのように 1 クロックではなく ある 期 間 にわたって 訂 正 されます これは 線 形 タイムを 維 持 するのに 役 立 ちます また PTP Sync メッ セージ インターバル 間 の 基 準 タイムにドラスティックな 変 化 ( 大 きなジッタ)を もたらしません この 方 法 では 図 17 4 に 示 すように アキュムレータは Timestamp_Addend レジス タの 内 容 を 合 計 します アキュムレータが 生 成 する 演 算 キャリーは システム タ イム カウンタをインクリメントするパルスとして 使 用 されます アキュムレータ および Addend は 32 ビットのレジスタです ここで アキュムレータは 高 精 度 周 波 数 マルチプライヤまたはディバイダとして 動 作 します 1 指 定 された 精 度 で 必 要 な 周 波 数 よりも 高 い 周 波 数 でPTPクロックを 接 続 する 必 要 があ ります Cyclone V Volume 3

12 このアルゴリズムは 図 17 4 に 示 されています addend_val[31:0] addend_updt Addend Register Accumulator Register Constant Value incr_sub_sec_reg incr_sec_reg Sub-Second Register Second Register システム タイム 更 新 のロジックは 20 ns の 精 度 を 達 成 するために 50 MHz のク ロック 周 波 数 を 必 要 とします 周 波 数 の 分 周 比 (FreqDivisionRatio)は 必 要 なク ロック 周 波 数 に 対 する 基 準 クロック 周 波 数 の 比 です したがって 例 えば 基 準 ク ロック(clk_ptp_ref_i)が 66 MHz のとき この 比 は 66 MHz / 50 MHz すなわち 1.32 と 計 算 されます したがって レジスタに 設 定 されるデフォルトの Addend 値 は 232 / xC1F07C1F となります 基 準 クロックが 低 周 波 数 例 えば 65 MHz にドリフトする 場 合 比 は 65 / 50 つまり 1.3 となり Addend レジスタに 設 定 する 値 は 232 / 1.30 すなわち 0xC4EC4EC4 となり ます 基 準 クロックが 高 周 波 数 例 えば 67 MHz にドリフトする 場 合 Addend レジス タを 0xBF0B7672 に 設 定 する 必 要 があります クロック ドリフトがない 場 合 デ フォルトの Addend 値 の 0xC1F07C1F(232 / 1.32)をプログラムする 必 要 がありま す 図 17 4 では サブ セカンド レジスタを 累 積 するために 使 用 される 定 数 値 は 十 進 数 の 43 です これはシステム タイムで 20 ns の 精 度 を 達 成 します(つまり 20 ns ステップでインクリメントされます) ソフトウェアは Sync メッセージに 基 づいて 周 波 数 のドリフトを 計 算 して Addend レジスタを 更 新 する 必 要 があります Cyclone V Volume 3

13 まず スレーブ クロックは Addend レジスタの FreqCompensationValue 0 を 使 用 して 設 定 されます この 値 は 以 下 のように 計 算 されます FreqCompensationValue 0 = 232 / FreqDivisionRatio 最 初 MasterToSlaveDelay が 連 続 する Sync メッセージ 用 に 同 じであると 仮 定 される 場 合 以 下 に 示 すアルゴリズムが 適 用 される 必 要 があります 2 ~ 3 Sync サイクルの 後 周 波 数 のロックが 起 きます その 後 スレーブ クロックは 正 確 な MasterToSlaveDelay の 値 を 決 定 して その 新 しい 値 を 使 用 してマスタと 再 同 期 しま す アルゴリズムは 以 下 の 通 りです MasterSyncTime n のときに マスタはスレーブ クロックに Sync メッセージを 送 信 します ローカル クロックが SlaveClockTime n であって MasterClockTime n を 以 下 のように 計 算 するとき スレーブはこのメッセージを 受 信 します MasterClockTime n = MasterSyncTime n + MasterToSlaveDelay n Sync サイクルのマスタ クロック カウントの MasterClockCount n は 次 のように 与 えられます MasterClockCount n = MasterClockTime n MasterClockTime n 1 (MasterToSlaveDelay が Sync サイクル n および n 1 と 同 じであると 仮 定 します) 現 在 の Sync サイクルのスレーブ クロック カウントの SlaveClockCount n は 以 下 のように 与 えられます SlaveClockCount n = SlaveClockTime n SlaveClockTime n 1 現 在 の Sync サイクルのマスタおよびスレーブのクロック カウントの 差 である ClockDiffCount n は 以 下 のように 与 えられます ClockDiffCount n = MasterClockCount n SlaveClockCount n スレーブ クロックの 周 波 数 スケーリングの FreqScaleFactor n は 以 下 のように 与 えられます FreqScaleFactor n = (MasterClockCount n + ClockDiffCount n ) / SlaveClockCount n Addend レジスタの 周 波 数 補 正 値 の FreqCompensationValue n は 以 下 のように 与 えら れます FreqCompensationValue n = FreqScaleFactor n FreqCompensationValue n 1 理 論 的 には このアルゴリズムは 1 つの Sync サイクルでロックを 達 成 しますが ネットワーク 伝 播 遅 延 の 変 化 と 動 作 状 態 のために いくつかのサイクルが 費 やされ る 可 能 性 があります このアルゴリズムは 自 動 訂 正 です 何 らかの 理 由 で 最 初 にスレーブ クロックがマ スタからの 誤 った 値 に 設 定 された 場 合 アルゴリズムはさらなる Sync サイクルを 使 ってそれを 訂 正 します フレームの SFD が PHY インタフェースに 送 信 されると MAC はタイムスタンプを キャプチャします タイプスタンプをキャプチャしたいフレームは フレームごと にコントロール 可 能 です つまり キャプチャする 必 要 のあるタイムスタンプかど うか 表 示 するために 各 送 信 フレームをマークできます MAC は PTP フレームを 識 別 する 送 信 フレームを 処 理 しません ユーザーは タイムスタンプをキャプチャ Cyclone V Volume 3

14 するフレームを 指 定 する 必 要 があります MAC は FPGA に 実 装 されたハードウェア に 対 して フレームの 送 信 ステータスと 共 にタイムスタンプを 返 します 送 信 ディ スクリプタのコントロール ビットを 使 用 できます MAC は このように 特 定 の PTP フレームに 自 動 的 にタイムスタンプを 接 続 する 対 応 する 送 信 ディスクリプタ 内 のソフトウェアに 対 してタイムスタンプを 返 します MAC は PHY インタフェースで 受 信 するすべてのフレームのタイムスタンプをキャ プチャします DMA は 対 応 する 受 信 ディスクリプタのソフトウェアに 対 してタイ ムスタンプを 返 します タイムスタンプは 最 後 の 受 信 ディスクリプタにのみ 書 き 込 まれます IEEE 1588 使 用 によれば タイムスタンプは PHY インタフェースで 送 受 信 されるフ レームの SFD でキャプチャされる 必 要 があります PHY インタフェースの 送 受 信 ク ロックが 基 準 タイムスタンプ クロック(osc1_clk)に 同 期 していないため タイ ムスタンプが 非 同 期 クロック ドメイン 間 に 移 動 するとき 微 小 なドリフトが 生 じ るようにします 送 信 パスでは キャプチャされて 通 知 されるタイムスタンプには 2 つの PTP クロックの 最 大 のエラー マージンがあります つまり キャプチャされ るタイムスタンプには PHY インタフェースで SFD が 送 信 された 後 に 2 クロック 以 内 に 与 えられる 基 準 タイミング ソース 値 があるということです 同 様 に 受 信 パスでも エラー マージンは 3 つの PHY インタフェース クロック プラス 最 大 2 つの PTP クロックです SFD データが MAC の PHY インタフェースに 達 する 前 にこの 定 常 的 な 遅 延 がシステム(またはリンク)にあることを PHY インタ フェース クロックが 仮 定 しているために ユーザーはエラー マージンを 無 視 で きます タイムスタンプの 情 報 は MAC クロック ドメインから FPGA クロック ドメイン へ 非 同 期 クロック ドメインをまたいで 転 送 されます そのため 2 つの 連 続 したタ イムスタンプのキャプチャ 間 に 最 小 限 の 遅 延 が 必 要 です この 遅 延 は PHY インタ フェースの 4 クロック サイクルと PTP クロックの 3 クロック サイクルです 2 つのタイムスタンプ キャプチャの 遅 延 がこの 遅 延 よりも 少 ない 場 合 MAC は 次 の フレーム 用 のタイムスタンプ スナップショットを 得 ません 最 大 の PTP クロック 周 波 数 は 基 準 タイム(50 MHz のとき 20 ns)の 最 大 限 の 分 解 能 および PTP クロックで 動 作 しているロジックで 達 成 可 能 なタイミング 制 約 に よって 制 限 されています 更 に 基 準 タイム ソースの 分 解 能 または 精 度 は 同 期 の 精 度 を 決 定 づけます したがって より 高 い PTP クロック 周 波 数 はより 良 いシス テム 性 能 を 提 供 します Cyclone V Volume 3

15 最 小 の PTP クロック 周 波 数 は 2 つの 連 続 する SFD バイト 間 で 必 要 なタイムに 依 存 します PHY インタフェース クロック 周 波 数 が IEEE 1588 仕 様 によって 固 定 されて いるため 表 17 3 に 示 すように 適 切 な 動 作 で 必 要 な 最 小 の PTP クロック 周 波 数 は MAC の 動 作 モードおよび 動 作 速 度 によって 異 なります 100 Mbps の 全 二 重 動 作 1000 Mbps の 半 二 重 動 作 168 MII クロック (64 バイト フレーム 用 の 128 クロック+ 最 小 IFG 用 の 24 クロック+プリアンブル 用 の 16 クロック) 24 GMII クロック ( 衝 突 のために SFD 直 後 に 送 信 されるジャム パ ターン 用 の IFG + 8 プリアンブル) (1) - f IEEE タイムスタンプで 説 明 した 基 本 的 なタイムスタンプ 機 能 に 加 えて EMAC は IEEE 規 格 で 定 義 される 以 下 のアドバンスド タイムスタンプ 機 能 をサポートしています (3 * PTP) + (4 * MII) <= 168 * MII つまり ~0.5 MHz((168 4) * 40 ns 3 = 2180 ns の 期 間 ) 3 * PTP + 4 * GMII <= 24 * GMII つまり MHz 表 17 3 の 注 : (1) ジャム パターンについて 詳 しくは IEEE のウェブサイト(standards.ieee.org/findstds/)で 使 用 可 能 な IEEE Std Part 3: Carrier sense multiple access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications を 参 照 してください IEEE (バージョン 2)タイムスタンプ フォーマットをサポートしてい ます すべてのフレームまたは PTP タイプのフレームのみのタイムスタンプを 取 得 する オプションが 用 意 されています イベント メッセージのみのタイムスタンプを 取 得 するオプションが 用 意 されて います 一 般 的 なタイプ 境 界 タイプ エンド ツー エンド タイプ またはピア ツー ピア タイプのクロック タイプに 基 づいてタイムスタンプを 取 得 するオ プションが 用 意 されています 一 般 的 なクロックおよび 境 界 タイプのマスタまたはスレーブに EMAC をコンフィ ギュレーションするオプションが 用 意 されています イーサネットを 介 して 直 接 送 信 された PTP メッセージのタイプ バージョン お よび PTP ペイロードを 識 別 し ステータスを 送 信 します デジタル フォーマットまたはバイナリ フォーマットのサブ セカンド タイ ムを 測 定 するオプションが 用 意 されています IEEE 規 格 について 詳 しくは IEEE Standards Association のウェブサイト (standards.ieee.org)で 使 用 可 能 な IEEE Standard IEEE Standard for a Precision Clock Synchronization Protocol for Networked Measurement and Control Systems を 参 照 して ください Cyclone V Volume 3

16 IEEE バージョンは SYNC 遅 延 リクエスト フォロー アップ および 遅 延 応 答 メッセージに 加 えてピア ツー ピア PTP(Pdelay)メッセージをサポート しています EMAC は IEEE 規 格 で 定 義 される 以 下 のクロック タイプをサポートして います 一 般 的 なクロック 境 界 クロック エンド ツー エンド トランスペアレント クロック ピア ツー ピア トランスペアレント クロック EMAC は IEEE 規 格 で 定 義 される 以 下 の 基 準 タイミング ソース 機 能 をサ ポートしています 48 ビット セカンド フィールド 固 定 パルス パー セカンド 出 力 フレキシブル パルス パー セカンド 出 力 外 部 イベントを 持 っている 補 助 スナップショット(タイムスタンプ) アドバンスド タイムスタンプ 機 能 は 代 替 (エンハンスト )ディスクリプタ フォーマットを 通 してのみサポートされています MAC は 受 信 フレームを 処 理 してバリッド PTP フレームを 識 別 します 以 下 のオプ ションを 使 用 することによって タイムのスナップショットをアプリケーションに 送 信 するように 制 御 できます すべてのフレーム 用 にタイムスタンプをイネーブルします IEEE 1588バージョン2またはバージョン1のタイムスタンプ 用 にタイムスタンプを イネーブルします イーサネットまたは UDP/IP イーサネットを 介 して 直 接 送 信 される PTP フレーム 用 にタイムスタンプをイネーブルします IPv4 または IPv6 の 受 信 フレーム 用 にタイムスタンプ スナップショットをイネー ブルします EVENT メッセージ(SYNC DELAY_REQ PDELAY_REQ または PDELAY_RESP) 用 の みにタイムスタンプ スナップショットをイネーブルします ノードをマスタまたはスレーブにイネーブルしてタイムスタンプ タイプを 選 択 します これは 取 得 するタイムスタンプのメッセージのタイプを 制 御 します Cyclone V Volume 3

17 DMA は 対 応 する 送 信 ディスクリプタまたは 受 信 ディスクリプタ 内 のソフトウェア に 対 してタイムスタンプを 返 します アドバンスド タイムスタンプ 機 能 は 32 ビットの 代 替 (エンハンスト )ディスクリプタのみでサポートされています 補 助 スナップショット 機 能 は システム タイムのスナップショット(タイムスタ ンプ)を 外 部 イベントに 基 づいて 格 納 できるようにします イベントは 側 波 帯 信 号 ptp_aux_ts_trig_i の 立 ち 上 がりエッジと 見 なされます 1 つの 補 助 スナップ ショット 入 力 が 使 用 可 能 です 補 助 スナップショット FIFO バッファのデプスは 16 で す 入 力 に 要 したタイムスタンプは 共 通 の FIFO バッファに 格 納 されます ホストは こ の FIFO バッファをトップで 読 み 出 すために 使 用 可 能 な 入 力 のタイムスタンプを 確 認 するためにレジスタを 読 み 出 すことができます MAC はこれらのタイムスタンプを FIFO バッファに 格 納 します タイムスタンプの 64 ビットのみ FIFO バッファに 格 納 されます タイムスタンプが 格 納 されると MAC は 割 り 込 みと 共 にホストに 対 して これを 表 示 します タイムスタンプの 値 は FIFO バッファ レジスタ アクセスを 通 して 読 み 出 されます IEEE az のバージョン D2.0 で 標 準 化 されている Energy Efficient Ethernet(EEE) は EAC でサポートされています 10/100/1000 Mbps レートでの MAC 動 作 でサポー トされます EEE は EMAC がコンフィギュレーションされて 全 二 重 モードの 動 作 で RGMII PHY インタフェース と 動 作 する 場 合 のみサポートされています 半 二 重 モー ドではサポートされません f IEEE 802.3az Energy Efficient Ethernet 規 格 について 詳 しくは IEEE Ethernet Working Group のウェブサイト( 参 照 してください EEE は MAC をイネーブルして Low-Power Idle(LPI)モードで 動 作 します イーサ ネット リンクのエンド ポイントのどちらか 一 方 は リンクの 使 用 率 が 低 いとき に 機 能 をディセーブルして 消 費 電 力 を 節 約 することができます MAC は システム が LPI モードを 開 始 するか 終 了 するか 制 御 して このことを PHY に 対 して 通 信 しま す EMAC 内 部 の 2 つのタイマは LPI モードに 関 連 付 けられています LPI Link Status(LS)タイマ LPI TW タイマ LPI LS タイマは ms でカウントし リンク ステータスが 立 ち 上 がってから 終 了 する までの 時 間 をカウントします このタイマは リンクが 終 了 するとき 毎 回 クリアさ れ もう 一 度 立 ち 上 がってソフトウェアにプログラムされた 最 終 値 に 達 するときに インクリメントされます PHY インタフェースは 最 終 値 に 達 しない 限 り LPI パ ターンをアサートしません これによって リモート ステーション 間 にリンクが 確 立 した 後 LPI パターンがアサートされていないときのために 最 小 限 の 時 間 が 確 保 されます この 時 間 は IEEE 規 格 の az バージョン D2.0 での 1 秒 として 定 義 さ れます LPI LS タイマは 10 ビット 幅 です そのため ソフトウェアは 最 大 1023 ms までプログラムできます Cyclone V Volume 3

18 LPI TW タイマは μs でカウントし LPI のデアサートから 終 了 するまでの 時 間 をカウ ントします タイマの 最 終 値 は 自 動 ネゴシエートされた 時 間 の 解 決 済 み 送 信 TW の 値 です この 時 間 の 後 MAC は 通 常 の 送 信 動 作 を 行 えるようになります MAC は μs 単 位 で LPI TW タイマをサポートしています LPI TW タイマは 16 ビット 幅 です した がって ソフトウェアは 最 大 μs までプログラムできます 送 信 / 受 信 チャネルの LPI ステートが 切 り 替 わるとき EMAC は LPI 割 り 込 みを 生 成 します TCP や UDP などの 通 信 プロトコルは チェックサム フィールドを 実 装 しています これは ネットワークを 介 して 送 信 されるデータのインテグリティを 決 定 します イーサネットで 最 も 広 く 使 用 されているのが IP データグラムを 介 して TCP および UDP をカプセル 化 することであるため EMAC にはチェックサムの 計 算 および 送 信 パ スへの 挿 入 それから 受 信 パスでのエラー 検 出 をサポートするチェックサム オフ ロード エンジン(COE)があります サポートされているオフロードのタイプは 以 下 の 通 りです 送 信 IP ヘッダ チェックサム 送 信 TCP/UDP/ICMP チェックサム 受 信 IP ヘッダ チェックサム 受 信 フル チェックサム EMAC は 受 信 フレーム 用 に 以 下 のタイプのフィルタリングを 実 装 しています アドレス フィルタリング モジュールは 受 信 パケットごとのデスティネーショ ンおよびソースのアドレス フィールドをチェックします ユニキャスト デスティネーション アドレス フィルタ マルチキャスト デスティネーション アドレス フィルタ ハッシュまたは 完 全 アドレス フィルタ ブロードキャスト アドレス フィルタ ユニキャスト ソース アドレス フィルタ 逆 フィルタリング 動 作 ( 最 終 出 力 でのフィルタ マッチ 結 果 の 反 転 ) Cyclone V Volume 3

19 ユニキャスト 完 全 フィルタリング 用 として 最 大 128 個 の MAC アドレスがサポート されています フィルタは 受 信 したユニキャスト アドレスの 全 48 ビット およ びプログラムされている MAC アドレスに 一 致 があるか 比 較 します デフォルトの MacAddr0 は 常 にイネーブルされていて 他 のアドレスの MacAddr1 ~ MacAddr127 は 個 別 のイネーブル ビットによって 選 択 されます MacAddr1 ~ MacAddr31 のアドレ スでは 関 連 する 受 信 DA バイトとの 比 較 中 に 各 バイトをマスクできます これに よって DA 用 のグループ アドレス フィルタリングがイネーブルされます MacAddr32 ~ MacAddr127 のアドレスにはマスク コントロールがなく MAC アドレ スの 全 6 バイトは 受 信 された DA の 6 バイトと 比 較 されます ハッシュ フィルタリング モードでは フィルタはユニキャスト アドレスに 対 して 64 ビットのハッシュ テーブルを 使 用 して 不 完 全 フィルタリングを 実 行 しま す 受 信 されるデスティネーション アドレスの CRC の 上 位 6 ビットを 使 用 して ハッシュ テーブルの 内 容 をインデックス 化 します 0 の 値 は 選 択 されているレジス タのビット 0 を 選 択 します また のバイナリ 値 はハッシュ テーブル レ ジスタのビット 63 を 選 択 します 対 応 するビットが 1 に 設 定 されている 場 合 はユニ キャスト フレームがハッシュ フィルタを 通 過 しており それ 以 外 のときはフ レームがハッシュ フィルタに 失 敗 したことを 意 味 します すべてのマルチキャスト フレームを 渡 すように MAC をプログラムできます 完 全 フィルタリング モードでは マルチキャスト アドレスは プログラムされた MAC デスティネーション アドレス レジスタ(1 ~ 31)と 比 較 されます グルー プ アドレス フィルタリングもサポートされています ハッシュ フィルタリン グ モードでは フィルタは 64 ビットのハッシュ テーブルを 使 用 して 不 完 全 フィ ルタリングを 実 行 します ハッシュ フィルタリングでは 受 信 マルチキャスト アドレスの CRC の 上 位 6 ビットを 使 用 して ハッシュ テーブルの 内 容 をインデッ クス 化 します 値 0 は 選 択 されているレジスタのビット 0 を 選 択 します また のバイナリ 値 はハッシュ テーブル レジスタのビット 63 を 選 択 します 対 応 するビットが 1 に 設 定 されている 場 合 はマルチキャスト フレームがハッシュ フィルタを 通 過 しており それ 以 外 のときはフレームがハッシュ フィルタに 失 敗 したことを 意 味 します DA がハッシュ フィルタまたは 完 全 フィルタのどちらか 一 方 に 一 致 するときにフ レームを 渡 すようにフィルタをコンフィギュレーションできます このコンフィ ギュレーションは ユニキャスト フレームおよびマルチキャスト フレームの 両 方 に 適 用 されます デフォルト モードでは フィルタは どのブロードキャスト フレームもフィル タしません しかし MAC がすべてのブロードキャスト フレームを 拒 否 するよう にプログラムされている 場 合 フィルタは 任 意 のブロードキャスト フレームをド ロップします MAC は 受 信 フレームのソース アドレス フィールドに 基 づいた 完 全 フィルタリ ングも 実 行 できます SA のあるグループ フィルタリングもサポートされていま す アドレスの 1 つ 以 上 のバイトをマスクすることで アドレスのグループをフィ ルタできます Cyclone V Volume 3

20 デスティネーションおよびソースのアドレス フィルタリングの 両 方 には 最 後 の 出 力 でフィルタ 一 致 の 結 果 を 反 転 させるオプションがあります このモードでは ユニキャストまたはマルチキャストのデスティネーション アドレス フィルタの 結 果 が 反 転 されます EMAC は 2 種 類 の VLAN フィルタリングをサポートしています VLAN タグ ベース フィルタリング VLAN ハッシュ フィルタリング VLAN タグ ベース フレーム フィルタリングでは MAC は 受 信 フレームの VLAN タグを 比 較 して アプリケーションに VLAN フレーム ステータスを 提 供 します プ ログラムされたモードに 基 づいて MAC は 受 信 VLAN タグの 下 位 12 ビットまたは 全 16 ビットを 比 較 して 完 全 な 一 致 を 確 認 します VLAN タグ フィルタリングがイネー ブルされている 場 合 MAC は VLAN タグされたフレームを VLAN タグ マッチ ス テータスと 共 に 転 送 し 一 致 していない VLAN フレームをドロップします VLAN フ レームの 反 転 マッチングをイネーブルすることもできます 更 に SVLAN タグされ たフレームのマッチングをデフォルトの Customer Virtual Local Area Network(C-VLAN) タグされたフレームと 共 にイネーブルできます MAC には 16 ビットのハッシュ テーブルを 使 用 した VLAN ハッシュ フィルタリ ングが 用 意 されています また MAC は VLAN フレームの 反 転 マッチングもサポー トしています 反 転 マッチング モードでは フレームの VLAN タグが 完 全 フィルタ またはハッシュ フィルタに 一 致 している 場 合 パケットはドロップされる 必 要 が あります VLAN 完 全 マッチまたは VLAN ハッシュ マッチがイネーブルされている 場 合 VLAN ハッシュまたは VLAN 完 全 フィルタのどちらか 一 方 が 一 致 しているとき フレームは 一 致 されているものとして 見 なされます 反 転 マッチが 設 定 されている 場 合 完 全 フィルタまたはハッシュ フィルタがミスマッチを 示 すときのみパケッ トが 転 送 されます レイヤ 3 フィルタリングは ソース アドレスおよびデスティネーション アドレ スのフィルタリングを 指 します レイヤ 4 フィルタリングは ソース ポートおよ びデスティネーション ポートのフィルタリングを 指 します フレームは 以 下 の 方 法 でフィルタされます 一 致 フレーム 不 一 致 フレーム ノン TCP または UDP IP フレーム Cyclone V Volume 3

21 MAC は アプリケーションに 対 して イネーブルされているすべてのフィールドに 一 致 するフレームをステータスと 共 に 転 送 します MAC は 以 下 の 条 件 の 1 つに 合 致 しているときのみ 一 致 したフィールド ステータスを 供 給 します イネーブルされているレイヤ 3 およびレイヤ 4 の 全 フィールドが 一 致 している イネーブルされているフィールドのうち 少 なくとも 1 つが 一 致 していて 他 の フィールドがバイパスされるかディセーブルされている CSR セットを 使 用 して フィルタ 3 を 通 してフィルタ 0 として 識 別 される 最 大 4 つ のフィルタを 定 義 できます レイヤ 3 およびレイヤ 4 の 複 数 のフィルタがイネーブ ルされている 場 合 任 意 のフィルタ 一 致 が 一 致 として 見 なされます 2 つ 以 上 のフィ ルタが 一 致 している 場 合 フィルタ 0 が 最 下 位 でフィルタ 3 が 最 上 位 であると MAC は 最 下 位 フィルタのステータスを 提 供 します 例 えば フィルタ 0 とフィルタ 1 が 一 致 している 場 合 MAC はフィルタ 0 に 対 応 するステータスを 供 給 します MAC は イネーブルされているどのフィールドとも 一 致 しないフレームをドロップ します 反 転 マッチ 機 能 を 使 用 して IP フィールド 上 の 特 別 な TCP または UDP を 持 っているフレームをブロックまたはドロップし 他 のフレームをすべて 転 送 でき ます フレームがドロップされたとき 適 切 なアボート ステータスと 共 に 部 分 的 なフレームを 受 け 取 るために または 完 全 にフレームをドロップするために EMAC をコンフィギュレーションできます デフォルトでは すべてのノン TCP または UDP IP フレームはレイヤ 3 フィルタとレ イヤ 4 フィルタからバイパスされます オプションとして IP フレームにわたって すべてのノン TCP または UDP をドロップするように MAC をプログラムできます clk_ref_i イーサネット MAC コントローラは 表 17 4 に 示 すクロックを 使 用 します 250 Mhz EMAC に 対 する 基 準 クロッ クです クロック インタフェースから 供 給 さ れる 場 合 クロックは emac0_clk また は emac1_clk です clk_tx_i clk_rx_i 125/25/2.5 Mhz 自 動 ネゴシエートの 速 度 が 10/100Mbps に 低 下 します PHY が MAC に 対 してこの 基 準 を 提 供 します MAC によって 受 信 されるすべての PHY 信 号 はこのクロックに 同 期 します RGMII PHY インタフェースでは EEE アプリケーション 用 の 送 信 クロックをゲートで きます 詳 しくは ページの EEE(Energy Efficient Ethernet)のプログラミン グ ガイドライン を 参 照 してください Cyclone V Volume 3

22 イーサネット MAC コントローラは 表 17 5 に 示 すリセット 信 号 を 使 用 します rst_clk_tx_n_o rst_clk_rx_n_o 割 り 込 みは EMAC および 外 部 PHY デバイスでの 特 別 なイベントの 結 果 として 生 成 されます 割 り 込 みステータス レジスタは 割 り 込 みをトリガする 可 能 性 のある すべての 状 態 を 表 示 して どの 割 り 込 みが 伝 播 できるか 決 定 します DMA には 独 立 した 送 信 エンジンおよび 受 信 エンジン そして CSR 空 間 があります 送 信 エンジンは システム メモリからデバイス ポートまたは MAC トランザク ション レイヤ(MTL)に 対 してデータを 転 送 します 一 方 受 信 エンジンは デバイ ス ポートからシステム メモリに 対 してデータを 転 送 します DMA コントローラ はディスクリプタを 使 用 して ホスト CPU の 関 与 を 最 小 限 に 留 めてソースからデス ティネーションに 効 率 よくデータを 移 動 させます DMA は イーサネット 内 のフ レームなどパケット 対 応 のデータ 転 送 のためにデザインされています DMA コント ローラは フレーム 送 受 信 の 転 送 コンプリーションや 他 の 通 常 / エラー 状 態 などの 状 況 に 際 してホスト CPU に 割 り 込 めるようにプログラムできます DMA およびホスト ドライバは 2 つのデータ 構 造 を 通 して 通 信 します 送 信 クロック リセット 出 力 です 受 信 クロック リセット 出 力 です コントロールおよびステータス レジスタ(CSR) ディスクリプタ リストおよびデータ バッファ 外 部 PHY 送 信 クロック ドメイン ロジッ クをリセットするために 使 用 されます 外 部 PHY 受 信 クロック ドメイン ロジッ クをリセットするために 使 用 されます コントロールおよびステータス レジスタについて 詳 しくは ページの イー サネット MAC のアドレス マップおよびレジスタの 定 義 を 参 照 してください ディスクリプタについては ページの ノーマル ディスクリプタ および ページの 代 替 またはエンハンスト ディスクリプタ で 説 明 されています 1 ユーザーは RTL コンフィギュレーションで 代 替 ディスクリプタ 構 造 を 選 択 できます アプリケーションがより 大 きなバッファ サイズ(8 KB)を 使 用 できるように こ のディスクリプタ 構 造 のコントロール ビットは 再 割 り 当 てされます この 代 替 ディスクリプタ 構 造 のビット マップについて 詳 しくは ページの 代 替 また はエンハンスト ディスクリプタ を 参 照 してください ページの DMA コ ントローラ 全 体 にわたる 説 明 は この 新 しい 代 替 ディスクリプタ 構 造 ではなくデ フォルトのディスクリプタ 構 造 です 代 替 ディスクリプタ 構 造 を 使 用 する 場 合 は ページの DMA コントローラ のディスクリプタに 特 別 なマッピングを 無 視 し 代 替 ディスクリプタに 特 別 なビット マップを 参 照 してください Cyclone V Volume 3

23 DMA は MAC によって 受 信 されるデータ フレームをホスト メモリの 受 信 バッ ファに 対 して 転 送 し ホスト メモリの 送 信 バッファからの 送 信 データ フレーム を(MAC に) 転 送 します ホスト メモリにあるディスクリプタは これらのバッ ファに 対 するポインタとして 動 作 します ディスクリプタのリストは 受 信 用 と 送 信 用 の 計 2 つあります 各 リストのベース アドレスは それぞれレジスタ 3( 受 信 ディスクリプタ リスト アドレス レジス タ)とレジスタ 4( 送 信 ディスクリプタ リスト アドレス レジスタ)に 書 き 込 ま れています ディスクリプタ リストはフォワード リンクされています( 暗 示 的 または 明 示 的 に) 終 端 のディスクリプタは リング 構 造 を 作 成 するために 最 初 のエ ントリに 戻 ってポイントする 可 能 性 があります 受 信 ディスクリプタおよび 送 信 ディスクリプタ(RDES1[24] および TDES1[24])の 両 方 にチェインされている 2 番 目 のアドレスを 設 定 することで ディスクリプタの 明 示 的 な 変 更 が 実 現 します ディ スクリプタのリストは ホストの 物 理 メモリのアドレス 空 間 にあります 各 ディス クリプタは 2 つのバッファの 最 大 をポイントします これによって メモリ 内 の 連 続 したバッファではなく 2 つのバッファについて その 使 用 と 物 理 的 なアドレス 指 定 が 可 能 になります しかし ホストの 物 理 メモリ 空 間 にあって フレーム 全 体 またはフレームの 一 部 で 構 成 されているデータ バッファは シングル フレームを 超 えられません バッ ファにはデータのみが 含 まれており バッファ ステータスはディスクリプタ 内 で 維 持 されます データ チェイニングは 複 数 のデータ バッファにまたがるフ レームを 指 します しかし 単 一 のディスクリプタは 複 数 のフレームにまたがるこ とはできません フレーム 終 端 が 検 出 されると DMA は 次 のフレーム バッファに スキップします データ チェイニングはイネーブル / ディセーブルできます Cyclone V Volume 3

24 図 17 5 と 図 17 6 に ディスクリプタのリング 構 造 およびチェイン 構 造 を 示 しま す Descriptor 0 Buffer 1 Buffer 12 Descriptor 1 Buffer 1 Buffer 2 Descriptor 2 Buffer 1 Buffer 2 Descriptor n Buffer 1 Buffer 2 Descriptor 0 Buffer 1 Descriptor 1 Buffer 1 Descriptor 2 Buffer 1 Next Descriptor EMAC の 初 期 化 は 次 の 通 りです Cyclone V Volume 3

25 1. ホスト バス アクセス パラメータを 設 定 するためにレジスタ 0(バス モー ド レジスタ)に 書 き 込 みます 2. 不 要 な 割 り 込 み 原 因 をマスクするためにレジスタ 7( 割 り 込 みイネーブル レジ スタ)に 書 き 込 みます 3. 送 信 / 受 信 ディスクリプタのリストを 作 成 し DMA に 各 リストの 開 始 アドレスを 提 供 する DMA のレジスタ 3( 受 信 ディスクリプタ リスト アドレス レジス タ)およびレジスタ 4( 送 信 ディスクリプタ リスト アドレス レジスタ)に 書 き 込 みます 4. 目 的 のフィルタリング オプションのためにレジスタ 1(MAC フレーム フィル タ) レジスタ 2(ハッシュ テーブル レジスタ) およびレジスタ 3(ハッ シュ テーブル Low レジスタ)に 書 き 込 みます 5. 動 作 モードをコンフィギュレーションして 送 信 動 作 をイネーブルするためにレジ スタ 1(MAC フレーム フィルタ)に 書 き 込 みます(ビット 3 がトランスミッ タ イネーブルです) PS ビットおよび DM ビットは 自 動 ネゴシエーション 結 果 (PHY から 読 み 出 されます)に 基 づいて 設 定 されます 6. ビット 13 およびビット 1 を 設 定 して 送 信 および 受 信 を 開 始 するためにレジスタ 6 ( 動 作 モード レジスタ)に 書 き 込 みます 7. 受 信 動 作 をイネーブルするためにレジスタ 0(MAC コンフィギュレーション レ ジスタ)に 書 き 込 みます(ビット 2 がレシーバ イネーブルです) 送 信 エンジンおよび 受 信 エンジンがランニング ステートになり 各 ディスクリ プタ リストからディスクリプタを 取 得 するよう 試 みます そして 受 信 エンジ ンおよび 送 信 エンジンは 受 信 動 作 および 送 信 動 作 を 処 理 します 送 信 プロセスお よび 受 信 プロセスは 互 いに 独 立 しており 個 別 に 開 始 / 終 了 します DMA がレジスタ 0(バス モード レジスタ)の FB ビットを 通 してマスタ インタ フェースで 固 定 バースト 長 での 転 送 を 実 行 するようにコンフィギュレーションされ ている 場 合 それを 試 みます バースト 長 の 最 大 値 はレジスタ 0(バス モード レ ジスタ)の PBL フィールド(ビット [13:8])に 表 示 されてそれによって 制 限 されてい ます 受 信 ディスクリプタおよび 送 信 ディスクリプタは 常 に 16 ビットの 読 み 出 しで 可 能 な(PBL または 16 * 8/ バス 幅 で 制 限 された) 最 大 バースト サイズでアク セスされます コンフィギュレーションされたバーストに 対 応 する 十 分 な 空 間 が MTL 送 信 FIFO バッ ファで 使 用 可 能 な 場 合 または 終 端 フレームまでのバイト 数 (コンフィギュレー ションされたバースト 長 よりもそのバイト 数 が 短 いとき)で 使 用 可 能 な 場 合 のみ DMA がデータ 転 送 を 開 始 します DMA は マスタ インタフェースに 対 して 開 始 ア ドレスおよび 必 要 な 転 送 数 を 示 します インタフェースが 固 定 バースト 長 でコン フィギュレーションされている 場 合 INCR4 8 または 16 トランザクションと SINGLE トランザクションの 最 良 の 組 み 合 わせを 使 用 してデータを 転 送 します それ 以 外 の( 固 定 バースト 長 ではない) 場 合 INCR( 定 義 されていない 長 さ)トランザ クションおよび SINGLE トランザクションを 使 用 してデータを 転 送 します コンフィギュレーションされたバーストに 対 応 する 十 分 な 空 間 が MTL 受 信 FIFO バッ ファで 使 用 可 能 な 場 合 または 終 端 フレームが 受 信 FIFO バッファで 検 出 される 場 合 (コンフィギュレーションされたバースト 長 よりもそのバイト 数 が 短 いとき) DMA がデータ 転 送 を 開 始 します DMA は マスタ インタフェースに 対 して 開 始 アドレ スおよび 必 要 な 転 送 数 を 示 します インタフェースが 固 定 バースト 長 でコンフィ ギュレーションされている 場 合 INCR4 8 または 16 トランザクションと SINGLE Cyclone V Volume 3

26 トランザクションの 最 良 の 組 み 合 わせを 使 用 してデータを 転 送 します インタ フェースでの 固 定 バーストが 終 了 する 前 にフレームの 終 端 に 達 すると 固 定 バース トを 満 たすためにダミー 転 送 が 実 行 されます その 他 の 場 合 (レジスタ 0(バス モード レジスタ)の FB ビットがリセットされている 場 合 ) INCR( 定 義 されてい ない 長 さ)トランザクションおよび SINGLE トランザクションを 使 用 してデータを 転 送 します アドレス アラインメントされたビート 用 にインタフェースがコンフィギュレー ションされている 場 合 両 方 の DMA エンジンは 開 始 された 最 初 のバースト 転 送 が コンフィギュレーションされている PBL 以 下 のサイズであることを 確 認 します このようにして コンフィギュレーションされた PBL にアラインメントされたアド レスで 以 降 のすべてのビートが 開 始 します インタフェースが INCR16 までしかサ ポートしていないため DMA は 最 大 16 のサイズ(PBL > 16 のため)のビートのみに アドレス アラインメントできます 送 信 データ バッファおよび 受 信 データ バッファには 開 始 アドレス アライン メントの 制 約 が 何 もありません 例 えば 32 ビット メモリのシステムでは バッ ファ 用 の 開 始 アドレスを 4 バイトのどれかにアラインメントできます しかし DMA は 常 に バイト レーンの 必 要 がないダミー データを 持 っているバス 幅 にア ドレス アラインメントされた 状 態 で 転 送 を 開 始 します これは 通 常 イーサ ネット フレームの 開 始 または 終 了 の 転 送 で 起 きます ソフトウェア ドライバは バッファの 開 始 アドレスおよびフレームのサイズに 基 づいて ダミーのバイトを 破 棄 する 必 要 があります 送 信 バッファ アドレスが 0x00000FF2(32 ビット データ バス 用 )であり 15 バイトが 転 送 される 必 要 がある 場 合 DMA はアドレス 0x00000FF0 からフルの 5 つのワードを 読 み 出 しますが MTL 送 信 FIFO バッファにデータを 転 送 するとき 余 分 なバイト( 最 初 の 2 バイト)はドロップまたは 無 視 されます 同 様 に 最 後 の 転 送 の 終 端 3 バイトも 無 視 されます DMA は 通 常 フレームの 最 後 ではな い 限 り MTL 送 信 FIFO バッファに 対 してフルの 32 ビット データを 転 送 するこ とを 確 認 します 受 信 バッファ アドレスが 0x0000FF2(64 ビット データ バス 用 )であり 1 バ イトの 受 信 フレームが 転 送 される 必 要 がある 場 合 DMA はアドレス 0x00000FF0 のフルの 3 ワードを 書 き 込 みます しかし 最 初 の 転 送 の 先 頭 2 バイトと 3 番 目 の 転 送 の 終 端 6 バイトにはダミー データが 含 まれます DMA は 送 受 信 ディスクリプタのサイズ フィールドを 更 新 しません DMA は ディ スクリプタのステータス フィールド(RDES および TDES)のみ 更 新 します ドラ イバはサイズ 計 算 をする 必 要 があります 送 信 DMA は MAC に 対 して 正 確 なバイト 数 (TDES1 のバッファ サイズ フィール ドによって 示 されるバイト 数 )を 転 送 します ディスクリプタが 先 頭 (TDES1 の FS ビット)としてマークされている 場 合 DMA はバッファからの 最 初 の 転 送 をフレー ムの 開 始 としてマークします ディスクリプタが 終 端 (TDES1 の LS ビット)として マークされている 場 合 DMA はデータ バッファからの MTL に 対 する 最 後 の 転 送 を フレームの 終 端 としてマークします Cyclone V Volume 3

27 受 信 DMA は バッファがフルになるまで またはフレームの 終 端 が MTL から 受 信 す るまでバッファにデータを 転 送 します ディスクリプタが 終 端 (RDES0 の LS ビッ ト)としてマークされていない 場 合 ディスクリプタの 関 連 するバッファはフルで ディスクリプタの FS ビットが 設 定 されているとき バッファ 内 のバリッド データ 数 はバッファ サイズ フィールドからデータ バッファ ポインタ オフセット を 減 算 した 数 として 正 確 に 表 示 されます データ バッファ ポインタがデータ バス 幅 にアラインメントされている 場 合 オフセットはゼロです ディスクリプタ が 終 端 としてマークされている 場 合 バッファはフルではない 可 能 性 があります (RDES1 のバッファ サイズによって 表 示 されるように) この 最 後 のバッファのバ リッド データの 数 を 計 算 するには ドライバはフレーム 長 を 読 み 出 して (RDES0[29:16] の FL ビット) このフレームに 先 行 するバッファのバッファ サイズ 合 計 を 減 算 する 必 要 があります 受 信 DMA は 常 に 次 のフレームの 先 頭 を 新 しい ディスクリプタと 共 に 転 送 します 1 受 信 バッファの 開 始 アドレスがシステム バスのデータ 幅 にアラインメントされて いない 場 合 でも システムはシステム バス 幅 にアラインメントされたサイズの 受 信 バッファを 割 り 当 てる 必 要 があります 例 えば アドレス 0x1000 から 開 始 する 1024 バイト(1 KB)の 受 信 バッファをシステムが 割 り 当 てる 場 合 ソフトウェアは 受 信 ディスクリプタのバッファ 開 始 アドレスが 0x1002 オフセットを 持 つようにプロ グラムできます 受 信 DMA は 先 頭 の 2 つの 位 置 (0x1000 および 0x1001)にあるダ ミー データを 持 ったこのバッファにフレームを 書 き 込 みます 実 際 のフレームは 位 置 0x1002 から 書 き 込 まれます そのため バッファ サイズが 1024 バイトとし てプログラムされていても 開 始 アドレス オフセットのために このバスで 実 際 に 使 用 可 能 な 空 間 は 1022 バイトです 送 信 機 能 は ページの 送 信 ディスクリプタ で 詳 しく 説 明 されている 送 信 ディスクリプタを 使 用 します デフォルト モードでの 送 信 DMA エンジンは 以 下 のように 進 行 します Cyclone V Volume 3

28 1. ホストは イーサネット フレーム データを 持 っている 関 連 データ バッファ をセット アップした 後 送 信 ディスクリプタ(TDES0 ~ TDES3)をセット アップして 所 有 ビット(TDES0[31])を 設 定 します 2. レジスタ 6( 動 作 モード レジスタ)のビット 13(ST)が 設 定 されている 場 合 DMA が 実 行 ステートになります 3. 実 行 ステートの 間 DMA はフレーム 要 求 送 信 用 に 送 信 ディスクリプタ リストを ポーリングします ポーリングが 開 始 すると シーケンシャル ディスクリプタ がリング オーダまたはチェイン オーダで 継 続 します ホストに 所 有 されてい るものとしてフラグされているディスクリプタを DMA が 検 出 する 場 合 (TDES0[31] = 0) エラー 状 態 が 発 生 すると 送 信 が 中 断 されてレジスタ 5(ス テータス レジスタ)のビット 2( 送 信 バッファ 使 用 不 可 )およびビット 16( 通 常 割 り 込 み 要 約 )が 設 定 されます 送 信 エンジンはステップ 9 に 進 みます 4. 取 得 したディスクリプタが DMA に 所 有 されているものとしてフラグされている 場 合 (TDES0[31] = 1) DMA は 取 得 したディスクリプタからの 送 信 データ バッ ファ アドレスをデコードします 5. DMA は ホスト メモリから 送 信 データをフェッチして 送 信 用 に MTL に 対 し てデータを 転 送 します 6. イーサネット フレームがデータ バッファを 介 して 複 数 のディスクリプタに 格 納 される 場 合 DMA は 中 間 のディスクリプタを 閉 じて 次 のディスクリプタを フェッチします イーサネット フレームの 終 端 のデータが MTL に 転 送 されるま でステップ 3 4 および 5 が 繰 り 返 されます 7. フレーム 転 送 が 完 了 すると IEEE 1588 タイムスタンプがフレーム 用 にイネーブル されている 場 合 ( 送 信 ステータスに 示 されているように) MTL から 得 られるタ イムスタンプ 値 は 終 端 フレーム バッファが 含 まれている 送 信 ディスクリプタ (TDES2 および TDES3)に 書 き 込 まれます ステータス 情 報 は この 送 信 ディス クリプタ(TDES0)に 書 き 込 まれます このステップで 所 有 ビットがクリアされ るため この 時 点 でホストはこのディスクリプタを 所 有 しています このフレー ム 用 にタイムスタンプがイネーブルされなかった 場 合 DMA は TDES2 および TDES3 の 内 容 を 変 更 しません 8. 終 端 ディスクリプタの 完 了 時 割 り 込 み(TDES1[31])セットを 持 っているフレー ムの 送 信 が 完 了 すると レジスタ 5(ステータス レジスタ)のビット 0( 送 信 割 り 込 み)が 設 定 されます そして DMA エンジンはステップ 3 に 戻 ります 9. 中 断 ステートでは 送 信 ポーリング 要 求 を 受 信 してアンダーフロー 割 り 込 みス テータスがクリアされると DMA はディスクリプタを 再 取 得 しようと 試 みます (それによってステップ 3 に 戻 ります) デフォルト モードでの TX DMA 送 信 フローを 図 17 7 に 示 します Cyclone V Volume 3

29 Start Tx DMA Start Stop Tx DMA (Re-)Fetch Next Descriptor Error? yes no Poll Demand Tx DMA Suspended no Own Bit Set? yes Transfer Data from Buffer(s) Error? yes no no Frame Transfer Complete? yes Wait for Tx Status Close Intermediate Descriptor Timestamp Present? yes Write Timestamp to RDES2 & RDES3 no Write Status Word to TDES0 no Error? yes no Error? yes Cyclone V Volume 3

30 実 行 ステートの 間 レジスタ 6( 動 作 モード レジスタ)のビット 2(OSF)が 設 定 されている 場 合 送 信 プロセスは 先 頭 のステータス ディスクリプタを 閉 じること なく 2 つのフレームを 同 時 に 取 得 できます 送 信 プロセスが 先 頭 のフレーム 転 送 を 終 了 すると 2 番 目 のフレーム 用 に 送 信 ディスクリプタ リストをすぐにポーリング します 2 番 目 のフレームが 有 効 である 場 合 送 信 プロセスは 先 頭 のフレームのス テータス 情 報 の 書 き 込 み 前 にこのフレームを 転 送 します OSF モードでは 実 行 ステート 送 信 DMA は 以 下 のシーケンスを 実 行 します 1. DMA は ページの TX DMA 動 作 :デフォルト(ノン OSF)モード のス テップ 1 ~ 6 に 説 明 されているように 実 行 します 2. 前 回 のフレームの 終 端 ディスクリプタを 閉 じることなく DMA は 次 のディスクリ プタをフェッチします 3. DMA が 取 得 ディスクリプタを 所 有 している 場 合 DMA はこのディスクリプタの 送 信 バッファ アドレスをデコードします DMA がディスクリプタを 所 有 してい ない 場 合 DMA は 中 断 モードになってステップ 7 にスキップします 4. DMA は 終 端 フレームのデータが 転 送 されるまで フレームが 複 数 のディスクリ プタにまたがって 分 割 されている 場 合 は 中 間 のディスクリプタを 閉 じながらホス ト メモリから 送 信 フレームをフェッチして そのフレームを MTL に 転 送 しま す 5. DMA は 前 回 のフレームのフレーム 送 信 ステータスおよびタイムスタンプを 待 機 します ステータスが 使 用 可 能 になると タイムスタンプがキャプチャされたら DMA はそのタイムスタンプを TDES2 および TDES3 に 書 き 込 みます(ステータス ビットで 表 示 されるように) そして DMA は クリアされた 所 有 ビットを 使 用 し て 関 連 する TDES0 に 対 してステータスを 書 き 込 んで ディスクリプタを 閉 じま す 前 回 のフレームでタイムスタンプがイネーブルされていない 場 合 DMA は TDES2 および TDES3 の 内 容 を 変 更 しません 6. イネーブルされている 場 合 送 信 割 り 込 みが 設 定 されて DMA は 次 のディスクリ プタをフェッチしてステップ 3 に 進 みます(ステータスが 通 常 の 場 合 ) 前 回 の 送 信 ステータスがアンダーフロー エラーとなってしまった 場 合 DMA は 中 断 モードになります(ステップ 7) 7. 中 断 モードでは 待 機 中 のステータスとタイムスタンプが MTL から 受 信 される と DMA はタイムスタンプを TDES2 および TDES3 に 書 き 込 んで( 現 在 のフレー ムにイネーブルされている 場 合 ) その 後 関 連 する TDES0 にステータスを 書 き 込 みます そして 関 連 する 割 り 込 みを 設 定 して 中 断 モードに 戻 ります 8. DMA は 送 信 ポーリング 要 求 (レジスタ 1( 送 信 ポーリング 要 求 レジスタ))を 受 信 後 のみに 中 断 モードを 終 了 して 実 行 ステートを 開 始 できます( 待 機 中 のス テータスに 応 じてステップ 1 またはステップ 2 に 進 みます) 1 DMA は 現 在 のディスクリプタを 閉 じる 前 に 次 のディスクリプタを 前 もってフェッチ するため 正 しく 適 切 に 動 作 するためにディスクリプタ チェインは 3 つ 以 上 の ディスクリプタを 持 っている 必 要 があります 基 本 的 なフローを 図 17 8 に 示 します Cyclone V Volume 3

31 Start Tx DMA (Re-)Fetch Next Descriptor Start Stop Rx DMA Error? yes Poll Demand no Tx DMA Suspended Previous Frame Status Available no Own Bit Set? yes no Timestamp Present? Transfer Data from Buffer(s) yes Write Timestamp to RDES2 & TDES3 for Previous Frame Error? no yes no Error? yes no Frame Transfer Complete? yes Second Frame? no yes Write Status Word to Previous Frame s TDES0 Close Intermediate Descriptor Wait for Previous Frame s TX Status no Error? Timestamp Present? yes Write Timestamp to TDES2 & TDES3 for Previous Frame yes no Write Status Word to Previous Frame s TDES0 no Error? yes no Error? yes Cyclone V Volume 3

32 送 信 DMA は プリアンブル パッド バイトおよび FCS フィールドを 除 いて 完 全 なイーサネット フレームがデータ バッファに 含 まれていることを 前 提 とします DA SA および Type/Len のフィールドにはバリッド データが 含 まれています MAC による CRC または PAD 挿 入 のディセーブルが 必 要 であることを 送 信 ディスクリ プタが 示 している 場 合 CRC バイトを 含 む(プリアンブルを 除 く) 完 全 なイーサ ネット フレームがバッファに 含 まれている 必 要 があります フレームはデータ チェイン 接 続 が 可 能 で 複 数 のバッファをまたぐことができま す フレームは 先 頭 のディスクリプタ(TDES1[29])と 終 端 のディスクリプタ (TDES1[30])によってそれぞれ 区 切 られる 必 要 があります 送 信 開 始 のとき 先 頭 のディスクリプタ(TDES1[29])が 設 定 されている 必 要 があり ます これが 設 定 されると フレーム データがホスト バッファから MTL 送 信 FIFO バッファに 転 送 されます 同 時 に 現 在 のフレームが 終 端 のディスクリプタ (TDES1[30])をクリアする 場 合 送 信 プロセスは 次 のディスクリプタの 取 得 を 試 み ます 送 信 プロセスは このディスクリプタが TDES1[29] をクリアすることを 前 提 とします TDES1[30] がクリアされている 場 合 それは 中 継 ぎのバッファを 示 してい ます TDES1[30] が 設 定 されている 場 合 それはフレームの 終 端 バッファを 示 してい ます フレームの 終 端 バッファが 送 信 された 後 DMA は 送 信 ディスクリプタ 1 (TDES1[30])の 終 端 セグメント セットを 持 っている 送 信 ディスクリプタ 0(TDES0) のディスクリプタ ワードに 最 後 のステータス 情 報 を 書 き 戻 します このとき 完 了 時 割 り 込 み(TDES1[31])が 設 定 されている 場 合 レジスタ 5(ステータス レジ スタ)のビット 0( 送 信 割 り 込 み)が 設 定 されて 次 のディスクリプタがフェッチさ れ プロセスが 繰 り 返 されます 実 際 のフレーム 送 信 は MTL 送 信 FIFO バッファがプログラム 可 能 送 信 スレッショル ド(レジスタ 6( 動 作 モード レジスタ)のビット [16:14])に 達 するか または FIFO バッファがフル フレームになるか どちらか 一 方 になった 後 に 開 始 します ストア アンド フォワード モード(レジスタ 6( 動 作 モード レジスタ)のビッ ト 21)のオプションもあります DMA がフレーム 転 送 を 終 了 すると ディスクリプ タがリリースされます( 所 有 ビット [31] がクリアされます) 1 フレームの 送 信 および 次 のフレームを 適 切 にするには 終 端 のディスクリプタ (TDES1[30])セットを 持 っている 送 信 ディスクリプタ 用 としてバッファ サイズを ゼロでない 値 に 指 定 する 必 要 があります 送 信 ポーリングは 以 下 の 条 件 のうちいずれか 一 方 によって 中 断 できます DMA がホストに 所 有 されているディスクリプタを 検 出 する(TDES0[31]=0) 再 開 するには ドライバがディスクリプタの 所 有 権 を DMA に 渡 して ポーリング 要 求 コマンドを 発 行 します アンダーフローによる 送 信 エラーが 検 出 されると フレーム 送 信 がアボートされ ます 適 切 な 送 信 ディスクリプタ 0(TDES0)ビットが 設 定 されます 最 初 の 条 件 のために DMA が SUSPEND ステートになると レジスタ 5(ステータス レジスタ)のビット 16(ノーマル 割 り 込 み 要 約 )およびビット 2( 送 信 バッファ 使 用 不 可 )が 設 定 されます 2 番 目 の 条 件 が 発 生 すると レジスタ 5(ステータス レ ジスタ)のビット 15(アブノーマル 割 り 込 み 要 約 )およびビット 5( 送 信 アンダー フロー)が 設 定 されて 送 信 ディスクリプタ 0 に 対 して 中 断 を 引 き 起 こす 情 報 が 書 き 込 まれます Cyclone V Volume 3

33 どちらの 場 合 も 送 信 リストでの 位 置 は 維 持 されます 維 持 される 位 置 とは DMA が 閉 じた 終 端 ディスクリプタに 続 くディスクリプタの 位 置 です 中 断 の 原 因 を 修 正 した 後 に ドライバは 送 信 ポーリング 要 求 を 明 示 的 に 発 行 する 必 要 があります 受 信 機 能 は ページの 受 信 ディスクリプタ に 詳 しく 説 明 している 受 信 ディ スクリプタを 使 用 します 受 信 DMA エンジンの 受 信 シーケンスは ページの 図 17 9 に 示 されており 次 の 手 順 で 進 行 します 1. ホストが 受 信 ディスクリプタ(RDES0 ~ RDES3)を 設 定 し 所 有 ビット (RDES0[31])を 設 定 します 2. レジスタ 6( 動 作 モード レジスタ)のビット 1(SR)が 設 定 されている 場 合 DMA は 実 行 ステートになります 実 行 ステートの 間 DMA は 受 信 ディスクリプ タ リストをポーリングして フリーのディスクリプタの 取 得 を 試 みます フェッチされたディスクリプタがフリーではない 場 合 (ホストによって 所 有 され ている 場 合 ) DMA は 中 断 ステートになってステップ 9 に 進 みます 3. DMA は 取 得 したディスクリプタから 受 信 データ バッファ アドレスをデコー ドします 4. 受 信 フレームは 処 理 され 取 得 したディスクリプタのデータ バッファに 配 置 さ れます 5. バッファがフルの 場 合 またはフレーム 転 送 が 完 了 した 場 合 受 信 エンジンは 次 のディスクリプタをフェッチします 6. 現 在 のフレーム 転 送 が 完 了 すると DMA はステップ 7 に 進 みます DMA が 次 に フェッチされるディスクリプタを 所 有 しておらずフレーム 転 送 が 完 了 しない 場 合 (EOF がまだ 転 送 されない 場 合 ) DMA はディスクリプタ エラー ビットを RDES0 に 設 定 します(レジスタ 6( 動 作 モード レジスタ)のビット 24 でフラッ シングがディセーブルされていない 限 り) DMA は 現 在 のディスクリプタを 閉 じ Cyclone V Volume 3

34 て RDES0 値 の 終 端 セグメント(LS)ビットをクリアすることで 中 間 体 としてそ れをマークし(フラッシングがディセーブルされていない 場 合 は 終 端 ディスクリ プタとしてマークします) ステップ 8 に 進 みます DMA が 次 のディスクリプタ を 所 有 しているのに 現 在 の 転 送 が 完 了 していない 場 合 DMA は 現 在 のデイスクリ プタを 中 間 体 として 閉 じて ステップ 4 に 進 みます 7. IEEE 1588 タイムスタンプがイネーブルされているとき DMA は 現 在 のディスク リプタの RDES2 および RDES3 にタイムスタンプを 書 き 込 みます(もし 使 用 可 能 ならば) そして DMA は MTL から 受 信 フレームのステータスを 受 け 取 って ク リアされた 所 有 ビットと 終 端 セグメントのビット セットと 共 に そのステータ ス ワードを 現 在 のディスクリプタの RDES0 に 書 き 込 みます 8. 受 信 エンジンは 最 新 のディスクリプタの 所 有 ビットをチェックします ホスト がディスクリプタを 所 有 している 場 合 レジスタ 5(ステータス レジスタ)の ビット 7( 受 信 バッファ 使 用 不 可 )が 設 定 されて DMA 受 信 エンジンは 中 断 ス テートになります(ステップ 9) DMA がディスクリプタを 所 有 している 場 合 エンジンはステップ 4 に 戻 って 次 のフレームを 待 ちます 9. 受 信 エンジンが 中 断 ステートになる 前 に 受 信 FIFO バッファから 一 部 のフレーム がフラッシュされます フラッシングはレジスタ 6( 動 作 モード レジスタ)の ビット 24 を 使 用 して 制 御 できます 10. 受 信 ポーリング 要 求 が 与 えられる 場 合 または 次 のフレーム 開 始 が MTL の 受 信 FIFO バッファから 使 用 可 能 な 場 合 受 信 DMA は 中 断 ステートから 回 復 します エンジンはステップ 2 に 進 んで 次 のディスクリプタを 再 びフェッチします Cyclone V Volume 3

35 Poll Demand/ New Frame Available Start Rx DMA (Re-)Fetch Next Descriptor Start Stop Rx DMA Rx DMA Suspended Error? yes yes no Frame Transfer Complete? no Own Bit Set? no yes yes Flush Disabled? Frame Data Available? no no yes Flush the Remaining Frame Write Data to Buffer(s) Wait for Frame Data Fetch Next Descriptor no Error? yes Error? no no Flush Disabled? no Own Bit Set For Next Descriptor? no Frame Transfer Complete? yes Timestamp Present? yes Write Timestamp to RDES2 & RDES3 yes yes no Set Descriptor Error Close RDES0 As Intermediate Descriptor Close RDES0 As Last Descriptor no Error? yes Error? no yes Cyclone V Volume 3

36 ソフトウェアが CSR を 通 してタイムスタンプをイネーブルしていれば バリッド タイムスタンプ 値 がフレームに 使 用 不 可 能 な 場 合 ( 例 えば タイムスタンプが 書 き 込 まれる 前 に 受 信 FIFO バッファがフルになってしまったなどの 理 由 により) DMA は RDES2 および RDES3 にすべて 1 を 書 き 込 みます それ 以 外 の 場 合 (つまり タイ ムスタンプがイネーブルされていない 場 合 ) RDES2 および RDES3 は 変 更 されませ ん 受 信 エンジンは 常 に 受 信 フレームを 見 越 して 外 部 ディスクリプタを 取 得 するよう に 試 みます 以 下 の 条 件 のいずれかが 満 たされている 場 合 ディスクリプタの 取 得 が 試 みられます 実 行 ステートに 切 り 替 わった 直 後 に レジスタ 6( 動 作 モード レジスタ)の ビット 1( 開 始 または 停 止 受 信 )が 設 定 される 現 在 の 転 送 用 のフレームが 終 了 する 前 に 現 在 のディスクリプタのデータ バッ ファがフルになる コントローラはフレーム 受 信 を 完 了 させるが 現 在 の 受 信 ディスクリプタを 閉 じ ない ホスト 所 有 のバッファのために 受 信 プロセスが 中 断 し(RDES0[31] = 0) 新 規 の フレームが 受 信 される 受 信 ポーリング 要 求 が 発 行 される フレームがアドレス フィルタを 通 過 して フレーム サイズが MTL の 受 信 FIFO バッファのコンフィギュレーション 可 能 なスレッショルド バイト セット 以 上 で あるときだけ またはストア アンド フォワード モードで 完 全 なフレームが FIFO バッファに 書 き 込 まれるときだけ MAC は 受 信 フレームをホスト メモリに 転 送 します フレームがアドレス フィルタを 失 敗 すると MAC ブロックそれ 自 身 にドロップさ れます(レジスタ 1(MAC フレーム フィルタ)のビット 31( 全 受 信 )が 設 定 され ていない 限 り) 64 バイト 未 満 のフレームは 衝 突 または 早 期 終 端 のために MTL の 受 信 FIFO バッファから 削 除 できます 64(コンフィギュレーション 可 能 なスレッショルド)バイトが 受 信 されると MTL ブロックは DMA ブロックに 対 して 現 在 のディスクリプタにポイントされている 受 信 バッファへのフレーム データ 転 送 を 開 始 するよう 要 求 します DMA ホスト イ ンタフェースがデータ 転 送 の 受 信 準 備 が 整 った 段 階 で(DMA がホストから 送 信 デー タをフェッチしていなければ) DMA は 先 頭 のディスクリプタ(RDES0[9])を 設 定 し てフレームを 区 切 ります 所 有 (RDES[31])ビットが 0 にリセットされている 場 合 データ バッファが 満 杯 になるか またはフレームの 終 端 セグメントが 受 信 バッ ファに 転 送 されると ディスクリプタがリリースされます フレームにシングル ディスクリプタが 含 まれている 場 合 終 端 のディスクリプタ(RDES[8])と 先 頭 の ディスクリプタ(RDES[9])の 両 方 が 設 定 されます Cyclone V Volume 3

37 DMA は 次 のディスクリプタをフェッチして 終 端 のディスクリプタ(RDES[8])の ビットを 設 定 し 前 回 のフレーム ディスクリプタの RDES0 ステータス ビットを リリースします そして DMA はレジスタ 5(ステータス レジスタ)のビット 6 ( 受 信 割 り 込 み)を 設 定 します ホスト 所 有 としてフラグされたディスクリプタを DMA が 検 出 しない 限 り このプロセスが 繰 り 返 されます これが 発 生 すると 受 信 プロセスはレジスタ 5(ステータス レジスタ)のビット 7( 受 信 バッファ 使 用 不 可 )を 設 定 して 中 断 ステートになります 受 信 リストの 位 置 は 維 持 されます 受 信 プロセスが 中 断 ステートになっている 間 に 新 しい 受 信 フレームが 到 着 すると DMA はホスト メモリの 現 在 のディスクリプタを 再 度 フェッチします ディスクリ プタが DMA に 所 有 されている 場 合 受 信 プロセスは 再 び 実 行 ステートになってフ レーム 受 信 を 開 始 します ディスクリプタがまだホストに 所 有 されている 場 合 デ フォルトでは DMA は MTL RX FIFO バッファのトップで 現 在 のフレームを 破 棄 して 失 われたフレーム カウンタをインクリメントします MTL EX FIFO バッファに 2 つ 以 上 のフレームが 格 納 されている 場 合 このプロセスが 繰 り 返 されます MTL EX FIFO バッファのトップで 破 棄 またはフラッシュされたフレームは フラッシ ング(レジスタ 6( 動 作 モード レジスタ)のビット 24)をディセーブルすること で 無 視 できます このような 場 合 受 信 プロセスは 受 信 バッファ 使 用 不 可 ステータ スを 設 定 し 中 断 ステートに 戻 ります 割 り 込 みは さまざまなイベントの 結 果 として 生 成 されます DMA のレジスタ 5 (ステータス レジスタ)には 割 り 込 みの 原 因 となりうるすべてのビットが 含 まれ ています レジスタ 7( 割 り 込 みイネーブル レジスタ)には 割 り 込 みの 原 因 とな るイベントそれぞれに 対 するイネーブル ビットが 含 まれています 割 り 込 みには 通 常 および 異 常 の 2 つのグループがあり レジスタ 5(ステータス レ ジスタ)に 表 示 されます 割 り 込 みは 関 連 するビット 位 置 に 1 を 書 き 込 むことに よってクリアされます グループ 内 のイネーブルされた 割 り 込 みすべてがクリアさ れると 関 連 する 要 約 ビットがクリアされます 両 方 の 要 約 ビットがクリアされる 場 合 sbd_intr_o 割 り 込 み 信 号 がデアサートされます MAC が 割 り 込 みアサートの 原 因 である 場 合 図 に 示 すように レジスタ 5(ステータス レジスタ)の GLI GMI GPI TTI または GLPII のビットのどれかが High に 設 定 されます TI TIE ERI ERE NIS NIE TTI GPI GMI GLI GLPII/GTMSI sbd_intr_o TPS TSE FBI FBE AIS AIE 図 の 注 : (1) NIS および AIS の 信 号 は レジスタ 出 力 の 信 号 です Cyclone V Volume 3

38 1 レジスタ 5(ステータス レジスタ)は 割 り 込 みステータス レジスタです 関 連 す る 割 り 込 みイネーブル ビットがレジスタ 7( 割 り 込 みイネーブル レジスタ)で 設 定 されている 場 合 のみ このステータス レジスタ(レジスタ 5) 内 の 任 意 のイベン トによって 割 り 込 みピン(sbd_intr_o)がアサートされます 割 り 込 みはキューイングされません また 割 り 込 みイベントがドライバの 応 答 よ りも 早 く 発 生 する 場 合 追 加 の 割 り 込 みは 生 成 されません 例 えば レジスタ 5(ス テータス レジスタ)のビット 6( 受 信 割 り 込 み)は 1 つ 以 上 のフレームがホス ト バッファに 転 送 されたことを 表 示 するとします ドライバは DMA に 所 有 され ている 最 後 に 保 存 された 位 置 から 先 頭 の 位 置 まですべてのディスクリプタをスキャ ンする 必 要 があります 割 り 込 みは 同 時 に 発 生 する 複 数 のイベントに 対 して たった 一 度 のみ 生 成 されま す ドライバは 割 り 込 みの 原 因 を 特 定 するためにレジスタ 5(ステータス レジス タ)をスキャンする 必 要 があります ドライバがレジスタ 5(ステータス レジス タ)の 適 切 なビットをクリアした 後 に 新 たな 割 り 込 みイベントが 発 生 しない 限 り 割 り 込 みは 生 成 されません 例 えば コントローラはレジスタ 5(ステータス レジ スタ)のビット 6( 受 信 割 り 込 み)を 生 成 して ドライバがレジスタ 5(ステータ ス レジスタ)の 読 み 出 しを 開 始 するとします 次 に レジスタ 5(ステータス レ ジスタ)のビット 7( 受 信 バッファ 使 用 不 可 )が 発 生 するとします ドライバが 受 信 割 り 込 みをクリアします それでも 受 信 バッファ 使 用 不 可 割 り 込 みがアクティブ であるか 待 機 中 であるために sbd_intr_o 信 号 はデアサートされません レジスタ 9( 受 信 割 り 込 みウォッチドッグ タイマ レジスタ)のビット 7:0( 割 り 込 みタイマ)は 受 信 割 り 込 みの 柔 軟 なコントロールを 実 現 するために 提 供 されて います この 割 り 込 みタイマがゼロ 以 外 の 値 でプログラムされている 場 合 RX DMA がシステム メモリに 対 して 受 信 フレームを 転 送 し 終 えるとすぐに 割 り 込 みタイ マがアクティブになります このとき 受 信 割 り 込 みは 関 連 する 受 信 ディスクリ プタ(17 47 ページの 表 の RDES1[31])でイネーブルされないためアサートさ れません このタイマがプログラム 値 に 基 づいて 動 作 する 場 合 関 連 する RI がレジ スタ 7( 割 り 込 みイネーブル レジスタ)でイネーブルされているとき RI ビット が 設 定 されて 割 り 込 みがアサートされます フレームがメモリに 転 送 されて RI が 設 定 されている 場 合 そのディスクリプタにイネーブルされているため このタイマ は 動 作 を 開 始 する 前 にディセーブルされます DMA チャネルによって 開 始 された 任 意 の 転 送 で スレーブがエラー 応 答 を 返 してく る 場 合 DMA はすべての 動 作 を 停 止 して レジスタ 5(ステータス レジスタ)の エラー ビットおよび 致 命 的 バス エラー ビットを 更 新 します EMAC のソフト リセット または EMAC のハード リセットと DMA の 再 初 期 化 の 後 のみ DMA コン トローラが 再 開 します この 項 では HPS の EMAC DMA ディスクリプタについて 説 明 します イーサネット サブシステムの DMA は ページの DMA コントローラ で 説 明 しているように ディスクリプタのリンク リストに 基 づいてデータを 転 送 しま す ディスクリプタは システム メモリで 作 成 されます EMAC DMA は 次 の 2 つのタイプのディスクリプタをサポートしています Cyclone V Volume 3