メモリIPのタイミングの解析、外部メモリ・インタフェース・ハンドブック、olume 2、第10章

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1 6? 2012? EMI_DG_ EMI_DG_ f 外 部 メモリ インタフェースは 今 日 の 高 速 メモリ デバイスの 様 々なタイミング 要 件 を 満 たすことを 確 保 することが 困 難 な 場 合 があります アルテラはシステム タイミングのマージンを 最 大 化 するためのソース シンクロナスと 自 己 キャリブ レーション 回 路 の 組 み 合 わせを 採 用 する 外 部 メモリ 物 理 層 (PHY)インタフェース IP(ALTMEMPHY と UniPHY)を 提 供 することにより この 課 題 を 解 決 します この PHY インタフェースは Quartus II TimeQuest タイミング アナライザのタイミング が 制 約 と 分 析 するるプラグ アンド プレイのソリューションです ALTMEMPHY と UniPHY IP および Arria II Arria V Cyclone III Cyclone IV Cyclone V Stratix III Stratix IV および Stratix V FPGA で 提 供 される 多 数 のデバイスの 機 能 は 外 部 メモリ インタフェースの 実 装 を 簡 素 化 します このドキュメントに 記 載 されたすべての Stratix III および Stratix IV デバイスの 情 報 は それぞれの HardCopy III と HardCopy IV デバイスに 適 用 可 能 です この 章 では 全 体 的 な 外 部 メモリ インタフェースの 性 能 を 決 定 する 様 々なタイミ ング パスを 説 明 します また PHY IP は これらのパスを 解 析 するために 使 用 す るタイミング 制 約 と 前 提 条 件 についても 説 明 します この 章 では ALTMEMPHY と UniPHY IP に 基 づいて 外 部 メモリ インタフェースのタイ ミング 制 約 に 重 点 が 置 かれます ALTDQ_DQS と ALTDQ_DQS2 メガファンクションに 基 づいて 外 部 メモリ インタフェースと 他 のソース シンクロナス インタフェー スのタイミング 制 約 と 解 析 について 詳 しくは Quartus II ハンドブック volume 3 の AN 433: Constraining and Analyzing Source-Synchronous Interfaces および Quartus II TimeQuest Timing Analyzer の 章 を 参 照 してください 外 部 メモリ インタフェースのタイミング 解 析 は 次 の 理 由 でのみ TimeQuest タイミ ング アナライザでサポートされます ウィザードで 生 成 されたタイミング 制 約 のスクリプトは TimeQuest アナライザの みをサポートします Classic Timing Analyzer は ソース シンクロナス 出 力 の 分 析 を 提 供 しません 例 え ば ライト データ アドレス およびコマンド 出 力 です Classic Timing Analyzer は 詳 細 な 立 ち 上 がりと 立 ち 下 がり 遅 延 解 析 をサポートしま せん 外 部 メモリ デバイスに FPGA インタフェースの 性 能 は 次 の 項 目 に 依 存 します リード データパスのタイミング ライト データパスのタイミング アドレスとコマンド パスのタイミング タイミングをストロー 部 するクロック(DDR と DDR2 SDRAM の t DQSS および QDR II と QDRII+ SRAM の t KHK#H ) 2012? Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Feedback Subscribe

2 リード 再 同 期 化 パス タイミング(Arria II Arria V Stratix III Stratix IV および Stratix V デバイスの DDR DDR2 および DDR3 SDRAM に 適 用 可 能 ) リード ポストアンブル パス タイミング(Stratix II デバイスの DDR および DDR2 SDRAM に 適 用 可 能 ) ライト レベリング パス タイミング( ALTMEMPHY 付 きの DDR3 SDRAM および UniPHY 付 きの DDR2 と DDR3 SDRAM に 適 用 可 能 ) I/O エレメントとコア レジスタ 間 の PHY タイミング パス PHY およびコントローラの 内 部 タイミング パス(コア f MAX およびリセットのリ カバリー / リムーバル) I/O トグル レート 出 力 クロックの 仕 様 バス ターンアラウンドのタイミング(RLDRAM II および UniPHY 付 きの DDR2 およ び DDR3 SDRAM に 適 用 可 能 ) 1 外 部 メモリ インタフェースの 性 能 は 様 々なタイミング コンポーネントに 依 存 し ます また 全 体 的 なシステム レベルの 性 能 が 遅 いリンク(つまり 最 小 のタイ ミングマージンのパスである)の 性 能 によって 制 限 されます ソース シンクロナスのタイミング パス キャリブレーションされるタイミング パス 内 部 FPGA タイミング パス およびその 他 の FPGA のタイミング パラメー タを 含 むメモリ インタフェースのタイミング コンポーネントのいくつかのカテ ゴリがあります タイミング パスの 性 質 を 理 解 することにより 適 切 なタイミング 解 析 手 法 および 制 約 を 使 用 することができます 次 の 項 では メモリ インタフェースのタイミン グ パスのこれらの 側 面 を 調 べます これらは クロックとデータ 信 号 が 送 信 デバイスから 受 信 デバイスに 渡 すタイミン グ パスがあります そのようなパスの 例 は FPGA からメモリへのライト データパスです FPGA デバ イスは 中 央 に 揃 えられる DQS 出 力 ストローブ 信 号 と 共 にメモリに DQ 出 力 データ 信 号 を 送 信 します メモリ デバイスは 内 部 レジスタに DQ ピン 上 のデータをク ロックするために DQS 信 号 を 使 用 します 1 簡 潔 にするために この 章 の 残 りはそれぞれ DQ 信 号 と DQS 信 号 としてデータ 信 号 とストローブとクロック 信 号 を 指 します 用 語 は 正 式 に DDR タイプのインタ フェースにのみ 修 正 されており QDR II QDR II + および RLDRAM II のピン 名 と 一 致 していないですが 動 作 はほとんどのタイミング 特 性 と 概 念 の 両 方 に 適 用 され 十 分 に 似 ています アドレスおよびコマンド 信 号 をキャプチャするクロックは 常 に CK/CK# と 呼 ばれています

3 これらは データをキャプチャするクロックがタイミング マージンを 最 大 化 する 用 のデータ 有 効 ウィンドウ(DVW) 内 に 動 的 に 配 置 されるタイミング パスです ALTMEMPHY IP 付 きの DDR2 および DDR3 SDRAM コントローラに 接 続 される Arria II FPGA に 対 しては DQS ベースのキャプチャ レジスタから FPGA システム クロッ ク ドメインへのリード データの 再 同 期 は セルフ キャリブレーション 回 路 を 使 用 して 実 装 されます 初 期 化 時 に シーケンサ ブロックは リード キャプ チャと 再 同 期 化 レジスタ 間 のすべてのパス 遅 延 を 分 析 し 最 適 なタイミング マー ジンのために 再 同 期 化 クロック 位 相 を 設 定 します Cyclone III デバイスと Cyclone IV FPGA では ALTMEMPHY IP はセルフキャリブレー ション 回 路 を 使 用 してメモリ デバイスからの 初 期 データのキャプチャを 実 行 しま す ALTMEMPHY IP は キャプチャするメモリからの DQS ストローブを 使 用 しませ ん 代 わりに 動 的 な PLL クロック 信 号 を 使 用 してコア LE レジスタに DQ データ 信 号 をキャプチャします UniPHY ベースのコントローラでは シーケンサ ブロックは リード キャプチャ レジスタとリード FIFO バッファ 間 のすべてのパス 遅 延 を 分 析 し 最 適 なタイミン グ マージンのために FIFO ライト クロック 位 相 を 設 定 します リード ポストア ンブルのキャリブレーション プロセスは リード 再 同 期 キャリブレーションと 同 様 に 実 装 されます さらに シーケンサ ブロックは リード コマンドを 発 行 す るコントローラとコントローラに 戻 って 来 るリード データ 間 の 遅 延 にリード データ 有 効 信 号 をキャリブレーションします UniPHY 付 きの DDR2 と DDR3 SDRAM および RLDRAM II では UniPHY IP は t DQSS t DSS および t DSH 仕 様 を 満 たすためにメモリに CK エッジと DQS のエッジを 揃 えるに は ライト レベリング チェーンとプログラマブル 出 力 遅 延 チェインをキャリブ レーションします リード パスとライト パスに 対 して UniPHY IP は NIOS シーケンサで 動 的 なデス キュー キャリブレーションをイネーブルにします 動 的 なデスキュー 処 理 は (リードとライト データパス 内 に 存 在 する)プログラマブル 遅 延 チェインを 使 用 し て 各 DQ および DQS ピンの 遅 延 を 調 整 し 異 なる DQ 信 号 間 のスキューを 削 除 しま す そして DQ 信 号 の DVW にある DQS ストローブを 中 央 に 揃 えます このプロセ スは リード パスおよびライト パスに 対 して 電 源 投 入 時 に 発 生 します メモリ インタフェースのタイミングに 影 響 を 与 えるその 他 のタイミング パスは PHY とコントローラ ロジック 用 FPGA 内 部 f MAX のパスが 含 まれています このタイ ミング 解 析 は すべての FPGA デザインに 共 通 です デザインの 適 切 なタイミング 制 約 で( 例 えば クロックの 設 定 など) TimeQuest タイミング アナライザは 対 応 するタイミング マージンを 報 告 します f TimeQuest タイミング アナライザについて 詳 しくは Quartus II ハンドブック volume 3 の Quartus II TimeQuest Timing Analyzer の 章 を 参 照 してください いくつかの FPGA データシート(I/O トグル レートおよび 出 力 クロックの 仕 様 など) メモリ インタフェースの 性 能 を 制 限 することができます

4 I/O トグル レートは スピード グレード ローディング および I/O バンクの 位 置 (トップ / ボトム 対 左 / 右 )によって 異 なります このトグル レートは 使 用 す る 終 端 (OCT または 外 部 終 端 ) およびそのようなドライブ 強 度 とスルー レートな どの 他 の 設 定 のファンクションです 1 システム 全 体 のパフォーマンスの 計 算 で I/O パフォーマンスをチェックすることを 確 認 します アルテラは 指 定 したドライブ 強 度 と 出 力 ピンロードの 組 み 合 わせに 対 して シグナル インテグリティ 解 析 を 実 行 することを 推 奨 します f シグナル インテグリティの 詳 細 は ボード デザインのガイドラインの 章 と AN 476: Impact of I/O Settings on Signal Integrity in Stratix III Devices を 参 照 してください 出 力 クロックの 仕 様 は クロックの 周 期 ジッタ 半 周 期 ジッタ サイクル 間 ジッタ および FPGA のクロック 出 力 間 のスキューが 含 まれています FPGA のデータ シー トからこれらの 仕 様 を 入 手 することができ メモリ デバイスの 要 件 を 満 たす 必 要 があります メモリと FPGA デバイス 間 で 送 信 される 信 号 の 全 体 的 なデータ 有 効 ウィ ンドウを 決 定 するために これらの 仕 様 を 使 用 することができます このトピックでは FPGA のタイミング パス タイミング 制 約 の 例 および 制 約 ス クリプトが 使 用 するタイミングの 前 提 条 件 について 説 明 します Arria II Arria V Stratix III Stratix IV および Stratix V デバイスでは インタフェース のマージンは 実 行 時 に 発 生 するキャリブレーションアカウントするために TimeQuest タイミング アナライザおよびさらなるステップの 組 み 合 わせに 基 づいて 報 告 されます 1 つは TimeQuest タイミング アナライザは ベースのセットアッ プおよびホールド スラックスを 返 します 次 の 処 理 は TimeQuest タイミングでモデ ル 化 することはできない 効 果 をアカウントするためにスラックスを 調 整 します 表 10 1 に すべての Arria II デバイスの 外 部 メモリ インタフェースのタイミング パスを 示 します Read Data (2), (7) ソース シンクロナス メモリ DQ, DQS ピン Write Data (2), (7) ソース シンクロナス FPGA DQ DQS ピン Address and command (2) ソース シンクロナス FPGA CK/CK# および Addr/Cmd ピン IOE の DQ キャプチャ レジスタ メモリ DQ DM およ び DQS ピン メモリ 入 力 ピン Clock-to-Strobe (2) FPGA CK/CK# および DQS ソース シンクロナス メモリ 入 力 ピン 出 力 ピン Read Resynchronization (2), (3) キャリブレーション 済 み IOE キャプチャ レジスタ IOE 再 同 期 レジスタ Read Resynchronization (2), (6) キャリブレーション 済 み IOE キャプチャ レジスタ FPGA コアのリード FIFO PHY IOE-Core Paths (2), (3) ソース シンクロナス IOE 再 同 期 レジスタ FPGA コアの FIFO

5 PHY and Controller Internal Paths (2) 内 部 クロック f MAX コア レジスタ コア レジスタ I/O Toggle Rate (4) I/O FPGA 出 力 ピン メモリ 入 力 ピン Output Clock Specifications (Jitter, DCD) (5) I/O FPGA 出 力 ピン メモリ 入 力 ピン (1) タイミング パスは Arria II デバイスと SDRAM コンポーネント 間 のインタフェースに 適 用 可 能 です (2) このパスのタイミング マージンは TimeQuest タイミング アナライザの Report DDR ファンクションで 報 告 されます (3) ALTMEMPHY メガファンクション 用 のみです (4) アルテラは I/O トグル レートの 確 認 のためにシグナル インテグリティ シミュレーションを 実 行 することを 推 奨 します (5) 出 力 クロックの 仕 様 については Arria II ハンドブックの Arria II Device Data Sheet の 章 を 参 照 してください (6) UniPHY IP 用 のみです (7) Arria II GX デバイスはソース シンクロナスおよびキャリブレーション 済 みを 使 用 します 図 10 1 に Arria II GX デバイスの 入 力 データパス レジスタと 回 路 種 類 を 示 します 1 UniPHY IP インタフェースは 同 期 レジスタをバイパスします Internal Source Synchronous Arria II GX FPGA Calibrated I/O Source Synchronous FIFO DDR Input Registers Q D Input Reg A I DQ Synchronization Registers Q D Q D Input Input Reg C I Reg B I SDRAM DQS Resynchronization Clock

6 図 10 2 に Arria II GZ デバイスの 入 力 データパス レジスタと 回 路 種 類 を 示 します Arria II GZ FPGA I/O Source Synchronous and Calibrated FIFO DDR Input Registers Q D Input Reg A I DQ Q D Q D Input Input Reg C I Reg B I SDRAM DQS Half-Rate Resynchronization Clock Stratix III および Stratix IV の 入 力 データパスで 発 生 するすべてのレジスタ 転 送 を 詳 細 に 調 べると 多 くのソース シンクロナスとキャリブレーション 済 み 回 路 を 明 らか にします 1 図 10 3 および 表 10 2 の 情 報 は Stratix IV デバイスに 基 づいていますが Stratix III デ バイスに 適 用 できます

7 図 10 3 に この 入 力 パスのブロック 図 を 示 してこれらのパスの 一 部 は Stratix IV デバ イスのために 識 別 されます 出 力 データパスは 回 路 の 同 様 セットが 含 まれています 1 UniPHY IP インタフェースはアラインメントおよび 同 期 レジスタをバイパスします Internal Source Synchronous Calibrated I/O Source Synchronous and Calibrated Half-Rate Data Registers Stratix IV FPGA Q D FIFO Q D Q Q D D Alignment and Synchronization Registers DDR Input Registers Q D Input Reg A I Q D Q D Input Input Reg C I Reg B I DQ SDRAM DQS Q D Q D Resynchronization Clock Half-Rate Resynchronization Clock I/O Clock Divider 表 10 2 に Stratix IV デバイスとハーフ レート SDRAM コンポーネント 間 のインタ フェースに 適 用 可 能 なタイミング パスを 示 します 1 タイミング パスは Stratix III デバイスに 適 用 できますが Stratix III デバイスはデータ パスのリードとライトのデータパスでソース シンクロナス パスのみ 使 用 します Read Data (1) Write Data (1) Address and command (1) Clock-to-Strobe (1) ソース シンクロナスと キャリブレーション 済 み メモリ DQ DQS ピン IOE の DQ キャプチャ レジスタ ソース シンクロナスと キャリブレーション 済 み FPGA DQ DQS ピン メモリ DQ DM およ び DQS ピン ソース シンクロナス ソース シンクロナス FPGA CK/CK# および Addr/Cmd ピン FPGA CK/CK# および DQS 出 力 ピン メモリ 入 力 ピン メモリ 入 力 ピン

8 Read Resynchronization (1), (2) キャリブレーション 済 み Read Resynchronization (1), (5) キャリブレーション 済 み PHY IOE-Core Paths (1), (2) ソース シンクロナス IOE キャプチャ レジ スタ IOE キャプチャ レジ スタ IOE ハーフ データ レート レジスタと ハーフ レート 再 同 期 クロック IOE アラインメントお よび 再 同 期 レジスタ FPGA コアのリード FIFO FPGA コアの FIFO PHY & Controller Internal Paths (1) 内 部 クロック f MAX コア レジスタ コア レジスタ I/O Toggle Rate (3) I/O データ シート FPGA 出 力 ピン メモリ 入 力 ピン Output Clock Specifications (Jitter, DCD) (4) I/O データ シート FPGA 出 力 ピン メモリ 入 力 ピン (1) このパスのタイミング マージンは TimeQuest タイミング アナライザの Report DDR ファンクションで 報 告 されます (2) ALTMEMPHY メガファンクション 用 のみです (3) アルテラは I/O トグル レートの 確 認 のためにシグナル インテグリティ シミュレーションを 実 行 することを 推 奨 します (4) 出 力 クロックの 仕 様 については Stratix IV デバイス ンドブックの DC and Switching Characteristics 章 を 参 照 してください (5) UniPHY IP 用 のみです 図 10 4 に Stratix V 入 力 データ パスのブロック 図 を 示 します Stratix V FPGA I/O Source Synchronous and Calibrated DDR Input Registers Q D Input Reg A I DQ FIFO Q D Q D Input Input Reg C I Reg B I SDRAM DQS

9 表 10 3 に すべての Stratix V デバイスの 外 部 メモリ インタフェースのタイミン グ パスを 示 します Read Data (2) Write Data (2) Address and command (2) Clock-to-Strobe (2) ソース シンクロナスと キャリブレーション 済 み ソース シンクロナスと キャリブレーション 済 み ソース シンクロナス ソース シンクロナス メモリ DQ DQS ピン IOE の DQ キャプ チャ レジスタ FPGA DQ DM DQS ピン FPGA CK/CK# および Addr/Cmd ピン FPGA CK/CK# および DQS 出 力 ピン メモリ DQ DM お よび DQS ピン メモリ 入 力 ピン メモリ 入 力 ピン Read Resynchronization (2) IOE キャプチャ レジ ソース シンクロナス スタ IOE のリード FIFO PHY & Controller Internal Paths (2) 内 部 クロック f MAX コア レジスタ コア レジスタ I/O Toggle Rate (3) I/O データ シート FPGA 出 力 ピン メモリ 入 力 ピン Output Clock Specifications (Jitter, DCD) (4) I/O データ シート FPGA 出 力 ピン メモリ 入 力 ピン (1) この 表 は Arria V Cyclone V および Stratix V デバイスとハーフ レート SDRAM コンポーネント 間 のインタフェースに 適 用 可 能 なタイミング パスを 示 します (2) このパスのタイミング マージンは TimeQuest タイミング アナライザの Report DDR ファンクションで 報 告 されます (3) アルテラは I/O トグル レートの 確 認 のためにシグナル インテグリティ シミュレーションを 実 行 することを 推 奨 します (4) 出 力 クロックの 仕 様 については Stratix V デバイス ハンドブックの DC and Switching Characteristics の 章 を 参 照 してくだ さい 表 10 4 に Cyclone III および Cyclone IV のメモリ インタフェースの 様 々なタイミン グ パスを 示 します Cyclone III および Cyclone III デバイスは データ キャプチャ のためにキャリブレーション PLL 出 力 クロックを 使 用 してメモリからの DQS スト ローブを 無 視 します したがって 再 同 期 とポストアンブル タイミング パスは Cyclone III および Cyclone IV のデザインには 適 用 されません リード キャプチャは LE レジスタに 実 装 され 特 別 に 固 定 ルーティングとデータ ピンの 隣 に 配 置 されま す また データは FIFO ブロックを 使 用 してキャプチャ クロック ドメインから システム クロック ドメインに 転 送 されます 図 10 5 に Cyclone III および Cyclone IV の 入 力 データパス レジスタと 回 路 種 類 を 示 します Read Data (2) キャリブレーション 済 み メモリ DQ DQS ピン Write Data (2) ソース シンクロナス FPGA DQ DQS ピン Address and command (2) ソース シンクロナス FPGA CK/CK# および Addr/Cmd ピン LE の FPGA DQ キャプ チャ レジスタ メモリ DQ DM およ び DQS ピン メモリ 入 力 ピン

10 Clock-to-Strobe (2) PHY Internal Timing (2) I/O Toggle Rate (3) Output Clock Specifications (Jitter, DCD) (4) ソース シンクロナス 内 部 クロック f MAX I/O データ シート I/O Timing の 項 I/O データ シート Switching Characteristics の 項 FPGA CK/CK# および DQS 出 力 ピ ン LE ハーフ データ レート レジスタ FPGA 出 力 ピン FPGA 出 力 ピン メモリ 入 力 ピン FPGA コアの FIFO メモリ 入 力 ピン メモリ 入 力 ピン (1) 表 10 4 に Cyclone III および Cyclone IV デバイスと SDRAM 間 のインタフェースに 適 用 可 能 なタイミング パスを 示 します (2) このパスのタイミング マージンは TimeQuest タイミング アナライザの Report DDR ファンクションで 報 告 されます (3) アルテラは I/O トグル レートの 確 認 のためにシグナル インテグリティ シミュレーションを 実 行 することを 推 奨 します (4) 出 力 クロックの 仕 様 については Cyclone IV デバイス ハンドブックおよび Cyclone III デバイス ハンドブックの DC and Switching Characteristics の 章 を 参 照 してください Internal Source Synchronous Calibrated Cyclone III/Cyclone IV FPGA DDR Input Registers Q D Q D LE Register DQ SDRAM FIFO Q D Q D Q D LE Register LE Register Capture and Resynchronization Clock PLL タイミング 制 約 は ALTMEMPHY メガファンクションおよび UniPHY IP ごとに 異 なりま す 成 功 した 外 部 メモリ インタフェースの 動 作 を 確 認 するために ALTMEMPHY MegaWizard Plug-In Manager はタイミング 制 約 と 報 告 スクリプトに 次 のファイルを 生 成 します <variation_name>phy_ddr_timing.sdc

11 <variation_name>phy_ddr_timing.tcl(cyclone III デバイスを 除 き) <variation_name>phy_report_timing.tcl <variation_name>phy_report_timing_core.tcl (Cyclone III デバイスを 除 き) <variation_name>phy_ddr_pins.tcl Altera メモリ コントローラで ALTMEMPHY メガファンクションをインスタンス 化 する 時 に Synopsys Design Constraints File (.sdc) は <controller_variation_name>_phy_ddr_timing.sdc の 名 前 があります また ALTMEMPHY メガファンクションはスタンド アロン デザインとしてインスタンス 化 する 時 に Synopsys Design Constraints File (.sdc)には <phy_variation_name>_ddr_timing.sdc の 名 前 があります すべての ALTMEMPHY メガファンクションのタイミング パスのタイミング マージ ンを 解 析 するには TimeQuest タイミング アナライザの Report DDR ファンクション を 実 行 します( ページの タイミング 解 析 の 説 明 を 参 照 ) すべての DQ お よび DQS ピンは 定 義 済 みであるので Arria II GX デバイスのリード キャプチャとラ イト データパスにタイミング 制 約 (または.sdc で 指 定 される) 必 要 はありません キャプチャと 出 力 レジスタは IOE に 組 み 込 まれ 信 号 は 専 用 の 配 線 接 続 を 使 用 して います タイミング 制 約 はリードとライトのタイミング マージンには 影 響 を 与 え ません しかし これらのパスのタイミング マージンは FPGA のデータ シート の 仕 様 およびユーザー 指 定 のメモリ データ シートのパラメータを 使 用 して 解 析 されます ALTMEMPHY メガファンクションは 内 部 FPGA タイミング パス アドレスとコマン ド パス および clock-to-strobe タイミング パスに 対 し 次 の.sdc 制 約 を 使 用 しま す PLL 入 力 上 のクロックを 作 成 すべてのフル レートとハーフ レート PLL 出 力 PLL リコンフィギュレーショ ン クロック および I/O スキャン クロックを 含 む derive_pll_clocks を 使 用 して 生 成 されるクロックを 作 成 derive_clock_uncertainty の 呼 び 出 し DDR I/O キャリブレーション 済 みパス およびほとんどのリセット パスのタイ ミング パスを 切 断 アドレスおよびコマンド 出 力 (CK/CK# 出 力 の 対 )の 出 力 遅 延 を 設 定 ncs と On-Die Termination(ODT)(CK/CK# 出 力 の 対 )を 除 いて すべてのハーフ レートのアドレスおよびコマンド 出 力 の 2T または 2 つのクロック 周 期 マルチサ イクル セットアップを 設 定 DQS ストローブ 出 力 (DDR2 および DDR SDRAM 用 の CK/CK# 出 力 の 対 )の 出 力 遅 延 を 設 定 1 MegaWizard Plug-In Manager の 高 性 能 コントローラは サンプル ドライバ デザイン に 余 分 な <variation_name>_example_top.sdc を 生 成 します このファイルには プロ ジェクトの 非 DDR 特 定 の 部 分 のタイミング 制 約 が 含 まれています

12 このスクリプトは バリエーションのメモリ インタフェースと FPGA デバイスのタ イミング パラメータが 含 まれています それは <variation_name>_report_timing.tcl と <variation_name>_ddr_timing.sdc 内 に 含 まれており コンパイル 時 に 自 動 的 に 実 行 されます このスクリプトは 同 じバリエーションのすべてのインスタンスに 対 し て 実 行 されます Cyclone III デバイスはこの.tcl ファイルを 備 えていません すべて のパラメータは.sdc 形 式 にあります このスクリプトは バリエーションのタイミング スラックスを 報 告 します それ は コンパイル 時 に 自 動 的 に 実 行 されます また TimeQuest タイミング アナライ ザのウィンドウに Report DDR タスクを 使 用 して このスクリプトを 実 行 することが できます このスクリプトは 同 じバリエーションのすべてのインスタンスに 対 し て 実 行 されます このスクリプトは <variation_name>_report_timing.tcl がバリエーションのタイミング スラックスを 計 算 するために 使 用 される 上 位 レベルの 手 順 が 含 まれています それ は コンパイル 時 に 自 動 的 に 実 行 されます Cyclone III デバイスはこの.tcl ファイル を 備 えていません このスクリプトは <variation_name>_report_timing.tcl と <variation_name>_ddr_timing.sdc スクリプトに 必 要 なすべてのファンクションと 手 順 が 含 まれています それは.sdc のトップにインクルードする 便 利 なファンクション のライブラリです それはすべてのデザインでのバリエーション インスタンスと 各 インスタンスの 関 連 付 けられているクロック レジスタ およびピン 名 を 検 索 しま す 結 果 は.sdc と 同 じディレクトリに 保 存 されます <variation_name>_report_timing.tcl の 場 合 <variation_name>_autodetectedpins.tcl として 保 存 されます 1.tcl ファイルはプロジェクトのピン 名 のデザインを 精 査 するため デザインのトッ プ レベルで 同 じポート 名 を 維 持 する 必 要 はありません 成 功 した 外 部 メモリ インタフェースの 動 作 を 確 認 するために UniPHY IP は タイ ミング 制 約 のために 2 つのファイル セットを 生 成 します しかし このファイル は 別 のフォルダに 保 存 され わずかに 異 なるファイル 名 になります メイン プロ ジェクト フォルダにある <variation_name> フォルダで 利 用 可 能 な 1 つのファイル セットは 合 成 プロジェクトに 使 用 されます もう 1 つのファイル セットは <variation_name>example design\example_project フォルダに 配 置 されるデザイン 例 です プロジェクト フォルダには タイミング 制 約 やレポート スクリプトのために 次 のファイルが 含 まれています <variation_name>.sdc <variation_name>_timing.tcl <variation_name>_report_timing.tcl <variation_name>_report_timing_core.tcl

13 <variation_name>_pin_map.tcl <variation_name>_parameters.tcl <variation_name>.sdc は ウィザードで 生 成 された Quartus II IP ファイル(.qip)に 記 載 されます プロジェクトでこのファイルを 含 むと Quartus II 合 成 と Fitter は タイ ミング マージンを 最 適 化 するために タイミング ドリブン コンパイルを 使 用 することができます すべての UniPHY タイミング パスのタイミング マージンを 解 析 するには TimeQuest タイミング アナライザの Report DDR ファンクションを 実 行 します UniPHY IP は 内 部 FPGA のタイミング パス アドレスおよびコマンド パス お よび clock-to-strobe タイミング パスを 制 約 するには.sdc を 使 用 します より 具 体 的 には 次 の.sdc 制 約 を 使 用 します PLL 入 力 上 のクロックを 作 成 生 成 されるクロックを 作 成 derive_clock_uncertainty の 呼 び 出 し 特 定 のリセット パスのタイミング パスを 切 断 DQ 入 力 と 出 力 の 入 出 力 遅 延 を 設 定 アドレスおよびコマンド 出 力 (CK/CK# 出 力 の 対 )の 出 力 遅 延 を 設 定 このスクリプトでは バリエーションのメモリ FPGA およびボード タイミン グ パラメータが 含 まれています それは <variation_name>_report_timing.tcl と <variation_name>.sdc 内 に 含 まれています PLL と DLL を 共 有 する 複 数 のインタ フェース デザインでは スレーブ コントローラのために このファイル 内 のマ スタ コア 名 とインスタンス 名 を 変 更 する 必 要 があります このスクリプトは バリエーションのタイミング スラックを 報 告 します それは コンパイル 時 に 自 動 的 に 実 行 されます( 静 的 タイミング 解 析 時 ) また TimeQuest タイミング アナライザで Report DDR タスクを 使 用 して このスクリプトを 実 行 す ることができます このスクリプトは 同 じバリエーションのすべてのインスタン スに 対 して 実 行 されます このスクリプトは 上 位 レベルの 手 順 を 含 めて <variation_name>_report_timing.tcl スク リプトがこの 手 順 を 使 用 してバリエーションのタイミング スラックを 計 算 します このスクリプトはコンパイル 時 に 自 動 的 に 実 行 されます このスクリプトは <variation_name>_report_timing.tcl と <variation_name>.sdc クリプ トが 使 用 するファンクションおよび 手 順 のライブラリです タイミング 制 約 に 関 連 していない <variation_name>_pin_assignments.tcl スクリプトも このライブラリを 使 用 します

14 このスクリプトは コアのジオメトリと PLL コンフィギュレーションを 記 述 するい くつかのパラメータを 定 義 します MegaWizard Plug-In Manager を 介 して PLL を 変 更 する 場 合 を 除 き このファイルを 変 更 しないでください このケースでは PLL パラ メータへの 変 更 はこのファイルに 自 動 的 に 伝 播 されませんので 手 動 でこのファイ ル 内 の 変 更 を 適 用 する 必 要 があります 次 の 項 では それぞれの FPGA のデータ シートの 仕 様 およびユーザー 指 定 のメモ リ データ シート パラメータを 使 用 してタイミング 解 析 について 説 明 します 詳 細 なタイミング 解 析 については ページの タイミング 制 約 およびレポー ト ファイル に 記 載 されているスクリプトを 参 照 してください キャリブレーションの 影 響 をアカウントするために ALTMEMPHY と UniPHY IP は <phy_variation_name>_report_timing.tcl と <phy_variation_name>_ report_timing_core.tcl ファイルの 一 部 である 追 加 のスクリプトが 含 まれています このスクリプトはキャ リブレーション 後 のタイミング マージンを 決 定 します これらのスクリプトは セットアップを 使 用 して キャリブレーション 済 み PHY の 代 表 的 なタイミング マージンを 得 るためにキャリブレーション 中 に 何 が 起 こっているかをエミュレート するために 個 々のピンのスラックスを 保 持 します キャリブレーション 済 みタイミ ング 解 析 の 一 部 とする 効 果 は キャリブレーションのためにマージンの 向 上 を 含 み ます また キャリブレーション 後 の 電 圧 と 温 度 変 化 のために 量 子 化 誤 差 とキャリ ブレーション 不 確 実 性 を 含 みます キャリブレーションの 効 果 は Stratix III および Cyclone III デバイスには 適 用 されません アドレスおよびコマンド 信 号 は FPGA 出 力 クロックを 使 用 してメモリ デバイスに ラッチされたシングル データ レートの 信 号 です いくつかのアドレスおよびコ マンドはハーフ レート データ 信 号 です チップ セレクトの 他 のアドレスおよ びコマンドは フル レート 信 号 です TimeQuest タイミング アナライザは set_output_delay (max and min) 制 約 を 使 用 して アドレスおよびコマンドのタイ ミング パスを 分 析 します PHY またはコア パスのタイミング 解 析 は デバイスのソフト レジスタのパスお よび I/O エレメント 内 のレジスタが 含 まれています しかし 分 析 では ピンまたは キャリブレーション 済 みパスを 介 してパスが 含 まれていません PHY またはコアは <variation_name>_report_timing.tcl と <variation_name>_report_timing_core.tcl で report_timing コマンドを 呼 び 出 すことにより このパスを 解 析 します PHY またはコア リセットは ALTMEMPHY または UniPHY IP に 非 同 期 リセット 信 号 の 内 部 タイミングです PHY またはコアは <variation_name>_report_timing.tcl と <variation_name>_report_timing_core.tcl で report_timing コマンドを 呼 び 出 すことに より このパスを 解 析 します

15 Cyclone III および Stratix III メモリ インタフェース デザインは TCCS と SW のタ イミング 仕 様 を 使 用 してリード キャプチャおよびライトのタイミング 解 析 を 実 行 します Arria II Cyclone IV Stratix IV および Stratix V のメモリ インタフェース デザインのリード キャプチャおよびライトのタイミング 解 析 はタイミング ス ラックスに 基 づいています このタイミング スラックスは TimeQuest タイミン グ アナライザ そしてダイ 間 とダイ 内 のバリエーション エージング 意 図 的 な スキュー および 動 作 条 件 の 変 動 などの Quartus II タイミング モデルと 共 にすべて の 含 まれる 効 果 から 得 られます PHY IP は キャリブレーションの 影 響 をアカウン トするタイミング スラックスを 調 整 するため リード キャプチャとライトのタ イミング 解 析 の 数 が 2 セットがあります Before Calibration および After Calibration この 項 では Cyclone III および Stratix III デザインを 解 析 する TimeQuest タイミング アナライザで リード データおよびライト データ タイミング パスなどのタ イミング マージンについて 説 明 します FPGA 内 部 のタイミング パスは デザイ ンによって 保 証 され シリコン 上 でテストする または 対 応 するタイミング 制 約 を 使 用 して TimeQuest タイミング アナライザによって 分 析 されます f Cyclone III Stratix III および Stratix IV デバイスの PHY を 使 用 して 外 部 メモリ インタ フェースを 実 装 および 解 析 に 関 するデザイン ガイドラインについては Altera Wiki ウェブサイトで List of designs using Altera External Memory IP のデザイン チュートリアルを 参 照 してください チップ 間 データ 転 送 のタイミング マージンは 次 のように 定 義 されます マージン = ビット 周 期 トランスミッタ 不 確 実 性 レシーバ 要 件 ここで トランスミッタ 不 確 実 性 の 合 計 = トランスミッタ チャネル 間 スキュー(TCCS) t CO の 精 度 クロック スキュー およびジッタを 含 むデータ 信 号 の 最 速 および 最 低 速 出 力 エッジ 間 のタイミングの 差 クロックは TCCS 測 定 に 含 まれており 時 間 基 準 として 機 能 します すべてのレシーバ 要 件 の 合 計 = レシーバのサンプリング ウィンドウ (SW) の 要 件 データを 正 しくキャプチャするために データが 有 効 でなければならない 期 間 サンプリング ウィンドウ 内 での 理 想 的 なストローブ 位 置 は セットアップ 時 間 およびホールド 時 間 によって 決 まります レシーバ スキュー マージン(RSKM)= レシーバ キャプチャ レジスタでの マージンまたはスラック f TCCS および SW の 仕 様 について 詳 しくは Cyclone III デバイス ハンドブック また は Stratix III デバイス ハンドブック の DC and Switching Characteristics の 章 を 参 照 してください

16 図 10 6 は タイミング バジェット 図 に 用 語 に 関 連 します Bit Period (TUI) ½ TCCS RSKM Sampling Window (SW) RSKM ½ TCCS Setup + Hold + Skew + Jitter Data Skew with respect to Clock ½ TCCS でマークされたタイミング バジェットの 領 域 はデータ トランスミッ タの 最 新 のデータ 有 効 時 間 および 最 初 のデータ 無 効 時 間 を 表 します サンプリング ウィンドウをマークされた 領 域 はデータが 安 定 して 維 持 する 必 要 があるレシーバで 必 要 とする 時 間 です このサンプリング ウィンドウは 以 下 から 構 成 されます 内 部 レジスタ セットアップおよびホールド 要 件 レシーバ デバイス 内 のデータとクロック ネットのスキュー 内 部 キャプチャ クロック 上 のジッターと 不 確 実 性 1 サンプリング ウィンドウは キャプチャ マージンまたはスラックではなく レ シーバからの 要 件 です 利 用 可 能 なマージンは RSKM として 示 されます 図 10 6 に 示 す 簡 単 な 例 は すべてのボード レベル 不 確 実 性 を 考 慮 していないで レシーバのサンプリング ウィンドウ 領 域 の 中 央 に 中 央 揃 えのキャプチャ クロッ クを 想 定 します また トランスミッタ クロック ピンを 基 準 にして 均 等 に 分 散 した TCCS を 想 定 します この 例 では ビット 周 期 の 左 端 は 時 間 t =0 に 対 応 し ビット 周 期 の 右 端 は 時 間 t = TUI に 対 応 します(TUI は 時 間 単 位 の 間 隔 を 表 す) したがって レシーバで 中 央 揃 えのキャプチャ クロックは 時 間 t = TUI/ 2 に 配 置 さ れます したがって マージンの 合 計 = 2 RSKM = TUI TCCS SW クロックはビット 周 期 内 に 中 央 揃 えされていない 場 合 (クロック 位 相 シフト = P) およびトランスミッタ 不 確 実 性 はバランスされていない 場 合 (TCCS LEAD および TCCS LAG )を 考 えます TCCS LEAD はクロック 信 号 と 最 新 のデータ 有 効 信 号 間 のス キューとして 定 義 されます TCCS LAG はクロック 信 号 と 最 初 のデータ 無 効 信 号 間 のス キューとして 定 義 されます また データとクロック トレース 間 のボード レベ ル スキューは t EXT として 指 定 されます この 条 件 では 独 立 したセットアップを 計 算 しレシーバ(RSKM SETUP および RSKM HOLD )でマージンを 保 持 する 必 要 があります

17 この 例 では サンプリング ウィンドウの 要 件 は セットアップ 側 の 要 件 (SW SETUP ) とホールド 側 (SW HOLD )の 要 件 に 分 割 されます 図 10 7 に この 条 件 のタイミン グ バジェットを 示 します 図 10 7 に 示 すようなタイミング バジェットは Cyclone III および Stratix III FPGA のリードおよびライトのデータ タイミング パス に 使 用 されます Clock Phase Shift = P Bit Period (TUI) TCCS LEAD t EXT RSKM SETUP SW SETUP SW HOLD RSKM HOLD t EXT TCCS LAG Sampling Window (SW) したがって セットアップ マージン = RSKM SETUP = P TCCS LEAD SW SETUP t EXT ホールド マージン = RSKM HOLD = (TUI P) TCCS LAG SW HOLD t EXT バランスの 取 れたタイミング パラメータで 図 10 6 に 示 すタイミング バジェッ トは キャリブレーション 済 みパスに 適 用 されます ここで クロックが 動 的 に データ 有 効 ウィンドウ 内 で 中 央 揃 えされます アンバランスなタイミング パラ メータで 図 10 7 に 示 すタイミング バジェットは データ 有 効 ウィンドウ 内 のク ロックを 配 置 する DLL または PLL を 使 用 してスタティック 位 相 シフトを 採 用 する 回 路 に 適 用 されます メモリ デバイスは リード 動 作 中 に FPGA にエッジ アラインメント DQ と DQS 出 力 を 提 供 します Stratix III FPGA はスタティック DLL ベースの 遅 延 を 使 用 して DQS ス トローブを 中 央 揃 えます また Cyclone III FPGA は DQS を 使 用 せずに LE レジスタ のリード データをキャプチャするためにキャリブレーション 済 み PLL クロック 出 力 を 使 用 します Stratix III デバイスはデータ キャプチャのために 回 路 同 期 ソース を 使 用 して Cyclone III デバイスはキャリブレーション 回 路 を 使 用 している 間 に タ イミング 解 析 の 手 法 は 次 の 項 で 示 すように ほとんど 同 じです この 手 法 をリード データ タイミングに 適 用 すると メモリデバイスは トラン スミッタになり FPGA デバイスはレシーバになります メモリ デバイスから 出 力 上 のトランスミッタ チャネル 間 スキューは 対 応 する デバイスのデータ シートから 入 手 できます DDR2 SDRAM コンポーネントの TCCS パラメータを 検 査 します DQS ベース キャプチャの 場 合 : DQS ストローブと 最 新 のデータ 有 効 間 の 時 間 は t DQSQ として 定 義 される 最 初 のデータ 無 効 と 次 のストローブ 間 の 時 間 は t QHS として 定 義 される

18 以 前 の 定 義 に 基 づいて TCCS LEAD = t DQSQ および T CCSLAG = t QHS レシーバでのサンプリング ウィンドウの FPGA は いくつかのタイミング パラ メータが 含 まれています キャプチャ レジスタのマイクロ セットアップおよびマイクロ ホールド 時 間 の 要 件 DLL の 位 相 シフト 誤 差 と 位 相 ジッタのために DQS クロックは 不 確 実 性 になる DQ キャプチャ レジスタに 供 給 する DQS バスにまたがるクロック スキュー ピンからパッケージ スキューを 含 む 入 力 レジスタに DQ パス 上 のデータ ス キュー f TCCS および SW の 仕 様 について 詳 しくは Cyclone III デバイス ハンドブック また は Stratix III デバイス ハンドブック の DC and Switching Characteristics の 章 を 参 照 してください 図 10 8 に リード データのタイミング パスのタイミング バジェットを 示 しま す DQS Delay Shift Half-Period (min) t DQSQ t EXT Read Setup Margin DQ Skew + DQS Uncertainty + µtsu + µth Read Hold Margin t EXT t QHS Duty Cycle Distortion (t DCD ) t SW_SETUP t SW_HOLD 表 10 5 に 400 MHz DDR2 SDRAM コンポーネントとのインタフェースする Stratix III 2 スピード グレード デバイスのリード データ タイミング 解 析 を 示 します Memory Specifications (1) FPGA Specifications Board Specifications t HP 1250 メモリ データ シートで 指 定 された 平 均 の 半 周 期 t HP = 1/2 * t CK t DCD 50 デューティ サイクル 歪 み = 2% t CK = ps t DQSQ 200 メモリから DQS と DQ 間 のスキュー t QHS 300 メモリで 指 定 されたデータ ホールド スキュー ファクタ t SW_SETUP 181 提 供 されたコンフィギュレーションの FPGA サンプリング ウィン t SW_HOLD 306 ドウの 仕 様 (DLL モード 幅 位 置 など) t EXT 20 任 意 の 2 つ 信 号 トレース 間 の 許 可 される 最 大 ボード トレースのバ リエーション(ユーザー 指 定 のパラメータ)

19 Timing Calculations Results t DVW 710 t HP t DCD t DQSQ t QHS 2 t EXT t DQS_PHASE_DELAY 500 DQS キャプチャ ストローブ 上 の 理 想 的 な 位 相 シフト 遅 延 = (DLL 位 相 分 解 能 遅 延 ステージの 数 t CK ) / 360 = (36 2 ステージ 2500 ps)/360 = 500 ps Setup margin 99 RSKM SETUP = t DQSQ_PHASE_DELAY t DQSQ t SW_SETUP t EXT Hold margin 74 RSKM HOLD = t HP t DCD t DQS_PHASE_DELAY t QHS t SW_HOLD t EXT (1) このサンプルの 計 算 は 72 ビット 幅 の 256 MB ミクロン MT9HTF3272AY-80E 400-MHz DDR2 SDRAM DIMM からメモリ タイミン グ パラメータを 使 用 します 表 10 6 に SSTL-18 Class I I/O 規 格 および 終 端 を 使 用 して 200 MHz で DDR2 SDRAM コ ンポーネントのリード データのタイミング 解 析 を 示 します 267 MHz の DDR2 SDRAM コンポーネントは 200MHz 動 作 で 200 MHz のメモリ インタフェースのク ロック 周 波 数 に 正 のタイミング マージンを 確 保 するために 必 要 になります t HP 2500 メモリ データ シートで 指 定 された 平 均 の 半 周 期 Memory t Specifications DCD_TOTAL 250 デューティ サイクル 歪 み = 2% tck = ps (1) t AC ± MHz DDR2 SDRAM コンポーネントのデータ(DQ) 出 力 のアクセス タイム FPGA Specifications Board Specifications (1) Timing Calculations Results t SW_SETUP 580 提 供 されたコンフィギュレーションの FPGA サンプリング ウィンド t SW_HOLD 550 ウの 仕 様 (インタフェース 幅 位 置 など) t EXT 20 任 意 の 2 つ 信 号 トレース 間 の 許 可 される 最 大 ボード トレースのバリ エーション(ユーザー 指 定 のパラメータ) t DVW 1230 t HP - t DCD - 2 t AC 2 t EXT マージンの 合 計 100 t DVW - t SW_SETUP - t SW_HOLD (1) このサンプルの 計 算 では 全 体 のヂューティ サイクル 歪 みおよびボード スキューは 両 方 のセットアップとホールド マージンに 分 割 りします Cyclone III 6 スピード グレード デバイスのリード キャプチャおよびタイミング 解 析 について は 10 9 ページの Cyclone III および Cyclone IV の PHY タイミング パス を 参 照 してください ライト 動 作 中 に FPGA は 複 数 PLL の 駆 動 されたクロック 出 力 を 使 用 して DQS スト ローブと 中 央 揃 えの DQ データ バスを 生 成 します メモリ デバイスは これらの 信 号 を 受 信 し 内 部 でそれらをキャプチャします Stratix III ファミリは IOE 内 部 で 専 用 の DDIO(ダブル データ レート I/O)ブロックが 含 まれています ライト 動 作 では FPGA デバイスはトランスミッタとなり メモリ デバイスはレ シーバとなります メモリ デバイスのデータ シートは DQ/DQS ピン 上 の 入 力 ス ルー レートに 基 づいて データ セットアップおよびデータ ホールド タイム の 要 件 を 指 定 します これらの 要 件 は メモリ サンプリング ウィンドウを 構 成 し メモリへの 内 部 のすべてのタイミング 不 確 実 性 が 含 まれています

20 FPGA 上 の DQ および DQS 出 力 ピン 間 の 出 力 スキューは TCCS 仕 様 を 構 成 します TCCS は 以 下 の 項 目 を 含 む 多 くの 内 部 の FPGA 回 路 から 貢 献 が 含 まれています DQ および DQS 出 力 ピンの 位 置 DQ グループの 幅 DQ に 関 して 中 央 揃 えの DQS に 使 用 する 別 の 出 力 タップ 間 の 位 相 ジッタを 含 む PLL クロックの 不 確 実 性 DQ 出 力 ピン 間 および DQ および DQS 出 力 ピン 間 のクロック スキュー DQ および DQS 出 力 ピン 上 のパッケージ スキュー f TCCS および SW の 仕 様 について 詳 しくは Cyclone III デバイス ハンドブック また は Stratix III デバイス ハンドブック の DC and Switching Characteristics の 章 を 参 照 してください 図 10 9 に ライト データ タイミング パスのタイミング バジェットを 示 しま す DQ-DQS Output Clock Offset TX_DVW LAG TX_DVW LEAD TCCS LEAD (DQS to late DQ) t EXT Write Setup Margin t DS t DH Write Hold Margin t EXT TCCS LAG (early DQ to late DQS) Memory Sampling Window T CO /Clock skew 表 10 7 に 400 MHz で DDR2 SDRAM コンポーネントとのインタフェースする Stratix III 2 スピード グレード デバイスのライト データのタイミング 解 析 を 示 します このタイミング 解 析 では DQS での 2.0 V/ns のエッジ レート および DQ 出 力 ピンの 1.0 V/ns のエッジ レートで 差 動 DQS ストローブの 使 用 と 仮 定 します FPGA から DQ/DQS 出 力 エッジ レートに 基 づいて 定 格 のセットアップおよびホール ド 要 件 については メモリ デバイスのデータ シートを 参 照 してください Memory Specifications (1) FPGA Specifications Board Specifications t HP 1250 メモリ データ シートで 指 定 された 平 均 の 半 周 期 t DSA 250 t DHA 250 メモリ セットアップの 要 件 (DQ/DQS エッジ レートおよび V REF の 基 準 電 圧 でディレーティング) メモリ ホールドの 要 件 (DQ/DQS エッジ レートおよび V REF の 基 準 電 圧 でディレーティング) TCCS LEAD 229 提 供 されたコンフィギュレーションの FPGA トランスミッタのチャネ TCCS LAG 246 ル 間 スキュー(PLL 設 定 位 置 および 幅 ) t EXT 20 任 意 の 2 つ 信 号 トレース 間 の 許 可 される 最 大 ボード トレースのバリ エーション(ユーザー 指 定 のパラメータ)

21 Timing Calculations t OUTPUT_CLOCK _OFFSET 625 DQ & DQS 出 力 クロック 間 の 出 力 クロック 位 相 オフセット = 90 t OUTPUT_CLOCK_OFFSET = ( 出 力 クロック 位 相 DQ および DQS オフセット x t CK )/360 = (90 x 2500)/360 = 625 TX_DVW LEAD 396 トランスミッタ データ 有 効 ウィンドウ = t OUTPUT_CLOCK_OFFSET TCCS LEAD TX_DVW LAG 379 トランスミッタ データ 有 効 ウィンドウ = thp - t OUTPUT_CLOCK_OFFSET TCCS LAG Results Setup margin 126 TX_DVW LEAD t EXT t DSA Hold margin 109 TX_DVW LAG t EXT t DHA (1) このサンプルの 計 算 は 72 ビット 幅 の 256 MB ミクロン MT9HTF3272AY-80E 400 MHz DDR2 SDRAM DIMM からメモリ タイミン グ パラメータを 使 用 します 表 10 8 に 200 MHz で DDR2 SDRAM コンポーネントとのインタフェースする Cyclone III 6 スピード グレード デバイスのライト データ タイミング 解 析 を 示 します 267 MHz DDR2 SDRAM コンポーネントはこの 解 析 に 使 用 されます Memory Specifications FPGA Specifications Board Specifications Timing Calculations t HP 2500 メモリ データ シートで 指 定 された 平 均 の 半 周 期 t DCD_TOTAL 250 デューティ サイクル 歪 みの 合 計 = 5% t CK = 0.05 x 5000 t DS (derated) 395 t DH (derated) MHz DDR2 SDRAM コンポーネントからメモリ セットアップ の 要 件 (シングル エンド DQS および 1V/nsスルー レートで ディレーティング) 267 MHz コンポーネントからメモリ ホールド(シングル エン ド DQS および 1V/nsスルー レートでディレーティング) TCCS LEAD 790 提 供 されたコンフィギュレーションの FPGA TCCS(PLL 設 定 位 TCCS LAG 380 置 幅 ) t EXT 20 TX_DVW LEAD 460 TX_DVW LAG 870 t OUTPUT_CLOCK _OFFSET 1250 任 意 の 2 つ 信 号 トレース 間 の 許 可 される 最 大 ボード トレースの バリエーション(ユーザー 指 定 のパラメータ) トランスミッタ データ 有 効 ウィンドウ = t OUTPUT_CLOCK_OFFSET TCCS LEAD トランスミッタ データ 有 効 ウィンドウ = t HP - t OUTPUT_CLOCK_OFFSET TCCS LAG DQ/DQS 出 力 クロック 間 の 出 力 クロック 位 相 オフセット = 90 t OUTPUT_CLOCK_OFFSET = ( 出 力 クロック 位 相 DQ & DQS オフセット x t CK )/360 = (90 x 5000)/360 = 1250 Results Setup margin 45 TX_DVW LEAD t EXT t DS Hold margin 265 TX_DVW LAG t EXT t DH t DCD_TOTAL (1) Cyclone III 6 スピード グレード デバイスのリード キャプチャおよびタイミング 解 析 については ページの リー ド キャプチャ を 参 照 してください

22 リード キャプチャのタイミング 解 析 は メモリ デバイスの DQS ストローブ 出 力 を 使 用 して FPGA によってラッチされる DDR DQ 信 号 のスラックの 量 を 示 します リード キャプチャのタイミング パスは 実 行 時 に 発 生 するキャリブレーション 用 のアカウントのために set_input_delay (max and min) set_max_delay と set_min_delay の 制 約 およびその 後 のステップを 使 用 して TimeQuest タイミング アナライザの 組 み 合 わせによって 分 析 されます ALTMEMPHY および UniPHY IP は <phy_variation_name>_ddr_timing.sdc (ALTMEMPHY) または <phy_variation_name>.sdc (UniPHY) にタイミング 制 約 を 含 みます また <phy_variation_name>_report_timing.tcl と <phy_variation_name>_report_timing_core.tcl ファイルには さらにスラック 解 析 を 含 みます PHY IP は シーケンサでキャリブレーションと 追 跡 される PLL 位 相 を 使 用 して Cyclone III デバイスのリード データをキャプチャします <phy_variation_name>_report_timing_core.tcl の 方 程 式 は 最 適 なリード キャプチャ のタイミング マージンを 確 認 します Arria II Cyclone IV および Stratix IV デバイスでは マージンは 実 行 時 に 発 生 する キャリブレーション 用 のアカウントが TimeQuest タイミング アナライザの 計 算 結 果 とその 後 の 処 理 ステップの 組 み 合 わせに 基 づいて 報 告 されます 最 初 に TimeQuest タイミング アナライザは ベース セットアップおよびホールド スラックスを 返 します 次 に その 後 の 処 理 の 手 順 は TimeQuest タイミング アナライザがモデ ルできない 影 響 をアカウントするためにスラックスを 調 整 します ライト タイミング 解 析 は FPGA デバイスからの DQS ストローブ 出 力 を 使 用 してメ モリ デバイスでラッチされる DDR DQ 信 号 のスラックの 量 を 示 します ライト タ イミング パスは 実 行 時 に 発 生 するキャリブレーション 用 のアカウントのために set_output_delay (max and min) およびその 後 のステップを 使 用 して TimeQuest タイミング アナライザの 組 み 合 わせによって 分 析 されます ALTMEMPHY および UniPHY IP は <phy_variation_name>_ddr_timing.sdc (ALTMEMPHY) または <phy_variation_name>.sdc (UniPHY) にタイミング 制 約 を 含 みます また <phy_variation_name>_report_timing.tcl と <phy_variation_name>_report_timing_core.tcl ファイルには さらにスラック 解 析 を 含 みます Arria II GX FPGA 付 きの DDR3 DDR2 および DDR SDRAM インタフェースでは 再 同 期 のタイミング 解 析 は ALTMEMPHY の 制 御 にあるクロック ドメインへの DQS スト ローブでキャプチャされたリード データを 転 送 する 懸 念 があります シーケンサ でのキャリブレーションの 後 専 用 PLL 位 相 はキャプチャ データのデータ 有 効 ウィンドウ 内 の 任 意 の 動 きを 追 跡 します DQS および CK トレースの 正 確 な 長 さは タイミング 解 析 には 影 響 しません キャリブレーション プロセスにより 最 同 期 化 のセットアップおよびホールド マージンが 最 大 になるように 再 同 期 化 クロッ クの 位 相 がキャプチャしたデータ 有 効 ウィンドウの 中 央 に 集 められます また そ の 他 のタイミング パスからのスタティック オフセットを 除 去 します スタティッ ク オフセットが 削 除 されると 残 りの 不 確 実 性 は 電 圧 と 温 度 変 化 ジッタとス キューがあります

23 UniPHY インタフェースでは FIFO バッファはデータ キャプチャからコアへのデー タ 転 送 を 同 期 化 します キャリブレーション プロセスは FIFO バッファの 深 さを 設 定 し 専 用 の 同 期 クロックは 必 要 ありません 再 同 期 化 のタイミング マージンの 方 程 式 については <phy_variation_name>_report_timing_core.tcl を 参 照 してください 模 擬 パスは 往 復 遅 延 の 要 素 の FPGA 部 分 を 模 擬 します これによって キャリブ レーション シーケンスは ALTMEMPHY メガファンクションの 動 作 を 中 断 させず に メモリのリードおよびライト トランザクション 時 の 電 圧 と 温 度 の 変 化 に 起 因 する 遅 延 変 動 を 追 跡 できます タイミング パスのレジスタは IOE に 統 合 されているため Arria II GX デバイス ファミリには 必 要 なタイミング 制 約 はありません Cyclone III および Cyclone IV デバイスの 場 合 模 擬 レジスタはコアのレジスタになり それは Fitter で IOE の 近 くに 配 置 されます 1 UniPHY IP は 模 擬 パスを 使 用 しません DQS 対 CK のタイミング パスは メモリの CK/CK# の 到 達 時 間 に 対 するメモリの DQS ストローブの 到 着 時 刻 のスキュー 要 件 を 示 します Arria II GX Cyclone III およ び Cyclone III デバイスは DQS ストローブと CK クロックがエッジ アラインメント に 着 する 必 要 があります デューティ サイクル 歪 みをアカウントするために DQS 対 CK のタイミング パス の 2 つのタイミング 制 約 があります CK/CK# 立 ち 上 がりエッジ (t DQSS ) への DQS/DQS# 立 ち 下 がりエッジは DQS の 立 ち 上 がりエッジがクロック サイクルの 25% 以 内 に CK の 立 ち 上 がりエッジに 合 わせて 必 要 です その 時 に CK/CK# 立 ち 上 がりエッジ (t DSS /t DSH ) から DQS の 立 ち 下 がりエッジのセットアップ / ホールド 時 間 は DQS の 立 ち 下 がりエッジが CK の 立 ち 上 がりエッジから 離 れるクロック サイク ルが 20% 以 上 である 必 要 があります TimeQuest タイミング アナライザは set_output_delay (max and min) 制 約 を 使 用 して DQS 対 CK のタイミング パスを 分 析 します 詳 細 は <phy_variation_name>_phy_ddr_timing.sdc を 参 照 してください DDR2 SDRAM(UniPHY 付 き)と DDR3 SDRAM(ALTMEMPHY と UniPHY 付 き)インタ フェースでは ライト レべリング t DQSS タイミングはキャリブレーション パスで す それは メモリ 側 で CK/CK# の 到 着 時 間 に 対 する DQS ストローブの 到 着 時 間 のス キュー マージンについて 説 明 します 適 切 なライト レベリング コンフィギュ レーションのために DLL の 遅 延 チェインは 8 に 等 しくなければなりません PHY IP は 方 程 式 を 介 してマージンを 報 告 します 詳 細 は <phy_variation_name>_report_timing_core.sdc を 参 照 してください

24 DDR2 SDRAM(UniPHY 付 き)と DDR3 SDRAM(ALTMEMPHY と UniPHY 付 き)インタ フェースでは ライト レべリング t DSH /t DSS タイミングは メモリで CK クロックに 対 する DQS の 立 ち 下 がりエッジのセットアップおよびホールド マージンについて 説 明 します PHY IP は 方 程 式 を 介 してマージンを 報 告 します 詳 細 は <phy_variation_name>_report_timing_core.sdc を 参 照 してください Nios ベース シーケンサを 使 用 する UniPHY 付 きの RLDRAM II では DQS 対 CK のタ イミングはキャリブレーション パスです それは メモリ 側 で CK/CK# の 到 着 時 間 に 対 する DK クロックの 到 着 時 間 のスキュー マージンについて 説 明 します PHY IP は 方 程 式 を 介 してマージンを 報 告 します 詳 細 は <phy_variation_name>_report_timing_core.sdc を 参 照 してください DDR2 と DDR3 SDRAM および 双 方 向 のデータ バスを 使 用 する UniPHY デザイン 付 きの RLDRAM II (CIO) では ライト コマンドがリード コマンドの 後 に 続 く 場 合 データバスの 競 合 の 障 害 が 発 生 する 可 能 性 があります バス ターンアラウンド タイムの 分 析 は スイッチ オーバー タイムにどの 程 度 のマージンを 決 定 し バ スの 競 合 を 防 ぐことができます タイミングが 違 反 される 場 合 コントローラのバ ス 所 要 時 間 を 増 やすことが 可 能 になり 効 率 やボード トレース 遅 延 を 減 らす 可 能 性 があります 方 程 式 については <variation>_report_timing_core.tcl を 参 照 してくだ さい タイミング レポートにこの 分 析 を 見 つけることができます この 分 析 は Arria II GZ Arria V Cyclone V Stratix IV および Stratix V デバイスの DDR2/3 SDRAM と RLDRAM II UniPHY IP にのみ 使 用 可 能 です ALTMEMPHY IP がバス ターンアラウンドの 分 析 機 能 が 強 化 されないため ALTMEMPHY IP の RTL シミュレーションでは タイミング 違 反 を 検 出 することができ ません したがって アルテラはコントローラのラッパー ファイルに MEM_IF_WR_TO_RD_TURNAROUND_OCT と MEM_IF_RD_TO_WR_TURNAROUND_OCT パ ラメータのデフォルト 値 を 変 更 することにより 手 動 でボード 上 のデザインを 検 証 することを 推 奨 します バス ターンアラウンド タイムの 問 題 はデザインの 失 敗 の 原 因 であるかどうかを 判 断 し そしてこのタイミング 違 反 を 克 服 するために 次 の 手 順 に 従 います 1. デザインが 失 敗 した 時 コントローラのラッパファイルに MEM_IF_WR_TO_RD_TURNAROUND_OCT と MEM_IF_RD_TO_WR_TURNAROUND_OCT パラメータのデフォルト 値 を 5 の 最 大 値 に 変 更 します デザインは 変 更 後 にパ スの 場 合 には バス ターンアラウンドの 問 題 です 2. バス ターンアラウンドの 問 題 を 解 決 するには ボードにパスするようにデザイ ンに 必 要 な 最 小 値 に 到 達 するまで MEM_IF_WR_TO_RD_TURNAROUND_OCT と MEM_IF_RD_TO_WR_TURNAROUND_OCT パラメータの 値 を 徐 々に 減 らすことがで きます

25 TimeQuest タイミング アナライザの Report DDR タスクは デザイン 内 のすべての ALTMEMPHY と UniPHY インスタンスのカスタム タイミング マージンのレポート を 生 成 します TimeQuest タイミング アナライザは ウィザードで 生 成 された <variation>_report_timing.tcl スクリプトをソースすることにより このカスタム レ ポートを 生 成 します この <variation>_report_timing.tcl スクリプトは DDR SDRAM の 特 定 パス 上 で 次 のタ イミング スラックスを 報 告 します リード キャプチャ リード 再 同 期 化 模 擬 アドレス およびコマンド コア コア リセットおよび 削 除 ハーフ レート アドレスおよびコマンド DQS 対 CK ライト ライト レべリング(t DQSS ) ライト レべリング(t DSS /t DSH ) Stratix III および Cyclone III デザインでは <variation_name>_report_timing.tcl スクリプ トは ページの タイミング モデルの 仮 定 およびデザイン ルール に 記 載 されるデザイン ルールおよび 前 提 条 件 をチェックします これらの 仮 定 とルール に 準 拠 しない 場 合 TimeQuest タイミング アナライザは コンパイル 時 に 実 行 する 時 または Report DDR タスクを 実 行 する 時 には クリティカル ワーニングが 表 示 されます タイミング マージンのレポートを 生 成 するには 以 下 のステップに 従 います 1. Quartus II ソフトウェアでデザインをコンパイルします 2. TimeQuest タイミング アナライザを 起 動 します 3. Tasks ペインから Report DDR をダブル クリックします この 動 作 により プロ ジェクトの Create Timing Netlist Read SDC File および Update Timing Netlist タス クは 自 動 的 に 実 行 します c バリエーションのトップ レベル ファイルはプロジェクトのトップ レベル ファイルである 場 合.sdc が 正 しく 適 用 されない 場 合 があります バリエーション のトップ レベル ファイルをインスタンス 化 するプロジェクトのトップ レベル ファイルを 持 っている 必 要 があります Report DDR 機 能 は TimeQuest タイミング アナライザの Report ペインで 新 しい DDR フォルダを 作 成 します

26 図 に 示 すように DDR フォルダを 展 開 すると ALTMEMPHY または UniPHY イ ンスタンスの 全 体 的 なタイミング マージンの 概 要 に 加 えて 各 PHY タイミング パスのタイミング 情 報 の 詳 細 を 明 らかにします 1 図 に 示 すバス ターンアラウンド タイムは QDR II と QDR II+ SRAM メモリ プロトコルおよび Stratix III デバイスを 除 いて すべての UniPHY IP とデバイスで 利 用 可 能 です

27 図 に Before Calibration パネルで 調 整 する 前 に FPGA タイミング モデルを 使 用 して 計 算 されたタイミング 解 析 結 果 を 示 します 図 および 図 に DDR3 コアの Report DDR タスクで 生 成 されたリード キャプチャおよびライト マージンの Summary ウィンドウを 示 します 最 初 に そ れは FPGA タイミング モデルを 使 用 して 計 算 されたタイミング 結 果 を 示 します 次 に <variation_name>_report_timing_core.tcl は タイミング モデルまたは TimeQuest タイミング アナライザのいずれかによって モデル 化 されていない 影 響 をアカウ ントするためにこれらの 数 字 を 調 整 します Stratix III および Cyclone III デバイスの リードおよびライトのタイミング マージン 解 析 は 任 意 の 調 整 は 必 要 ありません

28 TimeQuest タイミング アナライザの Report SDC タスクはデザインの SDC アサイン メントを 生 成 します TimeQuest タイミング アナライザは.sdc をソースすることに よってこの 制 約 のレポートを 生 成 します SDC のアサインメント レポートはデザ インに 適 用 された 制 約 を 示 します 例 えば レポートには 次 の 制 約 を 含 めることができます クロックを 作 成 生 成 されたクロックを 作 成 クロックの 不 確 実 性 を 設 定 入 力 遅 延 を 設 定 出 力 遅 延 を 設 定 フォルス パスを 設 定 マルチサイクル パスを 設 定 最 大 遅 延 を 設 定 最 小 遅 延 を 設 定 図 に DDR3 SDRAM コア デザインの Report SDC タスクで 生 成 された SDC ア サインメントを 示 します タイミング アナライザはタイミング マージンを 計 算 するためにこれらの 解 析 の 制 約 数 を 使 用 します 各 制 約 数 については.sdc ファイ ルを 参 照 してください

29 Arria II Cyclone IV Stratix IV および Stratix V デバイスのタイミング 解 析 は タイミ ング マージンを 改 善 するためにキャリブレーションの 影 響 を 考 慮 されます この 項 では キャリブレーションの 影 響 をタイミング 解 析 に 組 み 込 む 方 法 について 説 明 します 従 来 のスタティック タイミング 解 析 では キャリブレーション パスは キャリ ブレーションの 影 響 が 含 まれていません キャリブレーションの 影 響 を 考 慮 するに は タイミング アナライザはキャリブレーション プロセスをエミュレートし タイミング 解 析 に 統 合 します 通 常 キャリブレーション プロセスはパスに 遅 延 を 加 算 または 減 算 を 伴 います アナライザは キャリブレーション 時 に 追 加 される 余 分 な 遅 延 を 推 定 するためにエミュレーション アルゴリズムのスタティック タイ ミング 解 析 によって 得 られた 遅 延 を 使 用 します これらの 推 定 遅 延 と 共 に タイミ ング 解 析 はハードウェア キャリブレーションをエミュレートし より 良 い 推 定 の タイミング マージンを 取 得 します 1 キャリブレーション 後 のタイミング マージンを 決 定 するファイルについては <phy_variation_name>_report_timing.tcl および <phy_variation_name>_ report_timing_core.tcl を 参 照 してください ハードウェア デバイスは 遅 延 情 報 が 不 明 または 不 完 全 である 場 合 キャリブ レーション アルゴリズムを 使 用 します 遅 延 情 報 が 不 明 の 場 合 キャリブレーショ ン パスのタイミング 解 析 では 不 完 全 なデータと 連 動 する 必 要 があります この 不 明 な 情 報 は タイミング 解 析 のキャリブレーション 操 作 が 実 際 にハードウェアに 起 こることとは 異 なるトポロジを 選 択 する 可 能 性 があります ハードウェアで 何 か 発 生 すること およびタイミング 解 析 で 何 か 発 生 すること 間 の 違 いは 量 子 化 誤 差 や キャリブレーション エラーなどのキャリブレーション パスのタイミング 解 析 で 定 量 化 され 含 まれています キャリブレーションの 結 果 は 以 下 の 不 確 実 性 の 一 つ 以 上 によって 変 更 するか ま たは 減 らすことができます ジッタおよび DCD の 影 響 電 圧 と 温 度 のバリエーション 終 端 電 源 電 圧 上 のノイズに 起 因 するボード トレース 遅 延 の 変 化 これらのキャリブレーションの 不 確 実 性 はタイミング 解 析 では 考 慮 されます すべてのレポートされたタイミング パスは t DQSS と t DQSQ などの 1 つまたは 複 数 の メモリ パラメータを 含 みます これらの 仕 様 は メモリ 内 の 様 々なタイミング パスで 発 生 するバリエーションの 量 を 示 し そしてメモリ デバイスにインタ フェースする 時 にそれらが 他 のユーザーが 使 用 できるように 特 異 値 にそれらを 抽 象 化 します

30 JEDEC は メモリ 規 格 にそれらの 仕 様 でこれらのパラメータを 定 義 します そして 各 メモリ ベンダはこの 仕 様 を 満 たすまたは 改 善 する 必 要 があります しかし バ リエーションの 異 なるタイプのため 各 仕 様 に 割 合 はありません 関 心 のあるバリ エーションが 一 般 的 に 3 つの 異 なるタイプに 分 類 されます:プロセス 変 動 (P) 電 圧 変 動 (V) および 温 度 変 動 (T) これらは 一 緒 に 一 般 的 に JEDEC 仕 様 を 定 義 す る PVT 変 動 を 構 成 します 別 のダイを 比 較 することにより 最 大 P の 変 動 を 決 定 す ることができます また 電 圧 と 温 度 範 囲 のエンド ポイントでデザインを 操 作 す ることにより 最 大 V と T の 変 動 を 決 定 することができます P の 変 動 は チップが 作 製 された 後 変 化 されませんが V と T の 変 動 が 時 間 の 経 過 とともに 変 化 します 様 々なパスの 667 MHz での Stratix V FPGA のタイミング 解 析 ( 分 析 は 包 括 的 で ノイ ズのすべてのソースが 含 まれる 場 合 )では 使 用 可 能 なタイミング マージンが 存 在 しないことを 示 します しかし デザインは 合 理 的 なマージンの 量 で 実 際 に 働 き ます この 動 作 の 理 由 は メモリ デバイスが 通 常 簡 単 に JEDEC 仕 様 をビートす る 仕 様 がああることです また キャリブレーション アルゴリズムが 変 動 の V と T の 部 分 のみを 残 して JEDEC 仕 様 の 処 理 部 をキャリブレーションすることです メモリ キャリブレーション 図 の 決 定 には アルテラの IP(ALTMEMPHY および UniPHY)キャリブレーション アルゴリズムがキャリブレーションできるプロセス 変 動 に 起 因 するさまざまなメモリ パラメータの JEDEC 仕 様 の 割 合 が 含 まれ フル JEDEC 仕 様 に 適 用 されます 変 動 の 残 りの 部 分 は キャリブレーションできない 電 圧 変 動 と 温 度 変 動 によって 引 き 起 こされます プロセス 変 動 に 起 因 する JEDEC 仕 様 の 割 合 は <variation>_report_timing.tcl に 設 定 さ れます アルテラの IP を 使 用 する 外 部 メモリ インタフェースは 最 高 の 性 能 を 得 るために 最 適 化 されます また 高 性 能 タイミング モデルを 使 用 してキャリブレーション とソース シンクロナスのダブル レート I/O タイミング パスを 分 析 します この タイミング モデルは 定 義 済 みの 仮 定 のセットに 準 拠 するデザインに 適 用 されま す これらのタイミング モデルの 仮 定 は メモリ インタフェースのピン 配 置 要 件 PLL とクロック ネットワークの 使 用 I/O アサインメント( I/O 規 格 終 端 ス ルー レートを 含 む) および 多 くの 他 が 含 まれています 例 えば リードとライト データパスのタイミング 解 析 はそれぞれ FPGA ピン レベ ル t TCCS と t SW 仕 様 に 基 づきます リードとライトのタイミング マージンを 計 算 中 に Quartus II ソフトウェアはすべてのリードとライトのタイミング モデルの 仮 定 が 変 動 インスタンスに 対 して 有 効 であることを 確 認 するためにデザインを 解 析 します 1 タイミング モデルの 仮 定 は Stratix III および Cyclone III デバイスに 適 用 されます

31 Report DDR タスクまたは report_timing.tcl スクリプトが 実 行 されると タイミング 解 析 の 仮 定 チェッカーは 特 定 の 変 動 のコンフィギュレーション 情 報 で 呼 び 出 されま す 特 定 のデザイン ルールが 満 たされない 場 合 Quartus II ソフトウェアは クリ ティカル ワーニングのメッセージとして 失 敗 仮 定 を 報 告 します 図 に メ モリ インタフェース DQ DQS および CK/CK# ピンはデバイスの 同 じエッジに 配 置 されない 場 合 に 生 成 されるメッセージの 設 定 例 を 示 します メモリ デバイス (CK/CK# または K/K#) から FPGA のクロック 出 力 の 品 質 を 確 認 する には 次 の 仮 定 が 必 要 です それは このメモリ デバイスからのデータを 読 み 出 すために 使 用 されるリード クロック / ストローブの FPGA 性 能 と 品 質 に 影 響 を 与 え ます スルー レートの 設 定 は Fast に 設 定 する 必 要 があります またはオンチップ 終 端 (OCT)の 設 定 は 使 用 される 必 要 があります 出 力 遅 延 チェーンはすべて 0 でなければなりません(デフォルト 値 は Quartus II ソ フトウェアによって 適 用 される) これらの 遅 延 チェインはピン 遅 延 チェインお よび Stratix III D5 と D6 出 力 遅 延 チェインに Cyclone III の 出 力 レジスタを 含 みます メモリ クロック ピン IO_OBUF 原 子 上 の 出 力 オープン ドレインのパラメータ は Off に 設 定 する 必 要 があります Output Open Drain のロジック オプションが 無 効 にする 必 要 があります CK および CK# パッド 上 のウィーク プルアップは Off に 設 定 する 必 要 があります Weak Pull-Up Resistor のロジック オプションが 無 効 にする 必 要 があります CK および CK# パッド 上 のバス ホールドは Off に 設 定 する 必 要 があります Enable Bus-Hold Circuitry のロジック オプションが 無 効 にする 必 要 があります すべての CK および CK# ピンは 有 効 な 出 力 が V CC に 設 定 して 出 力 専 用 ピンまたは 双 方 向 ピンとして 宣 言 する 必 要 があります

32 Cyclone III デバイスでは 次 の 追 加 のメモリ クロックの 仮 定 が 必 要 です メモリ クロック 出 力 ピンは DDIO 出 力 レジスタによって 供 給 され DIFFIO p- お よび n- ピン ペアに 配 置 する 必 要 があります メモリ 出 力 クロック 信 号 は 図 に 示 す DDIO コンフィギュレーションを 使 用 して 生 成 される 必 要 があります このコンフィギュレーションでは High レジス タは V CC に 接 続 し Low レジスタは GND に 接 続 します V CC DDIO Clk CK or K PLL reference clock PLL mem_clk_2x V CC DDIO CK# or K# Clk CK および CK# ピンは V CC に 接 続 する datainlo と GND に 接 続 datainhi で DDIO_OUT WYSIWYG によって 供 給 される 必 要 があります CKまたはKピンがPLL 反 転 からのクロック 入 力 でDDIO_OUTによって 供 給 される 必 要 があります CK# または K# ピンは PLL 非 反 転 からのクロック 入 力 で DDIO_OUT によって 供 給 さ れる 必 要 があります メモリ クロック 出 力 ピンの I/O 規 格 と 現 在 の 強 さの 設 定 は 次 の 通 りでなけれ ばなりません DDR SDRAM インタフェースの 場 合 SSTL-2 Class I および 12 ma または SSTL-2 Class II および 16 ma DDR2 SDRAM インタフェースの 場 合 SSTL-18 Class I および 12 ma または SSTL-18 Class II および 16 ma f メモリ クロック 出 力 ピンの 配 置 について 詳 しくは 外 部 メモリ インタフェース ハンドブック volume 2 の Planning Pin and Resource の 章 の Additional Placement Rules for Cyclone III and Cyclone IV Devices を 参 照 してください Stratix III デバイスでは 次 の 追 加 のメモリ クロックの 仮 定 が 必 要 です すべてのメモリ クロック 出 力 ピンは デバイスの 同 じエッジで DIFFOUT ピン ペアに 配 置 する 必 要 があります

33 DDR3 SDRAM インタフェースの 場 合 : CK ピンは DQ DQS または DQSn をマークされる FPGA の 出 力 ピンに 配 置 する 必 要 があります CK ピンは 0 位 相 シフトで OUTPUT_PHASE_ALIGNMENT WYSIWYG によって 供 給 さ れる 必 要 があります PLL クロック 駆 動 CK ピンは DQS ピンを 駆 動 するクロックと 同 じでなければな りません メモリ クロック ピンの T4 (DDIO_MUX) 遅 延 チェインの 設 定 は DQS ピンの 設 定 と 同 じでなければなりません 非 DDR3 インタフェースの 場 合 メモリ クロック ピンの T4 (DDIO_MUX) 遅 延 チェインの 設 定 は 0 より 大 きくなければなりません すべてのメモリ クロック ピンのプログラム 可 能 な 立 ち 上 がりと 立 ち 下 がりの 遅 延 チェインの 設 定 は 0 に 設 定 する 必 要 があります メモリ 出 力 クロック 信 号 は 図 に 示 すように DDIO コンフィギュレーショ ンに 生 成 する 必 要 があります 信 号 スプリッタは 出 力 DDIO ブロックに n- ピン のペア およびリージョナル クロックのネットワーク ツー クロックを 生 成 します FPGA LEs I/O Elements V CC D Q D Q 1 0 mem_clk (1) mem_clk_n (1) System Clock (2) (1) DDR3 DDR2 および DDR SDRAM インタフェースの mem_clk[0] および mem_clk_n[0] ピンは フィードバック 用 に I/O 入 力 バッファを 使 用 します したがって これらのピンに 対 しては 双 方 向 I/O バッファが 使 用 されます 差 動 DQS 入 力 を 使 用 するメモリ インタフェースの 場 合 入 力 フィードバック バッファは 差 動 入 力 としてコンフィギュレーションされ シングル エンド DQS 入 力 を 使 用 するメモリ インタフェースの 場 合 入 力 バッファはシングル エンド 入 力 としてコン フィギュレーションされます シングル エンド 入 力 フィードバック バッファを 使 用 するには その I/O バンクの VREF ピンに I/O 規 格 の VREF 電 圧 を 供 給 する 必 要 があります (2) メモリ 出 力 のクロック 生 成 でのジッタを 最 小 に 抑 えるためには リージョナル QCLK (クアドラン ト)ネットワークが 必 要 です FPGA TCCS 出 力 タイミング 仕 様 を 使 用 して メモリ インタフェースを 確 認 するに は 次 の 仮 定 が 必 要 です QDRII QDRII+ および RLDRAM II SIO メモリ インタフェースの 場 合 ライト クロック 出 力 ピン( 例 えば K/K# や DK/DK# など)は DQS/DQSn ピンのペアに 配 置 する 必 要 があります

34 ライト クロック 信 号 を 生 成 するために 使 用 される PLL クロック およびライ ト データ 信 号 を 生 成 するために 使 用 される PLL クロックは 同 じ PLL から 来 なけ ればなりません すべてのライト クロックとライト データ ピンのスルー レートは Fast に 設 定 または OCT の 使 用 が 必 要 です 自 動 デスキューが 有 効 にされない 場 合 (または ALTMEMPHY コンフィギュレーショ ンでサポートされていない 場 合 ) 出 力 遅 延 チェインと 出 力 イネーブル 遅 延 チェ インは すべて Quartus II ソフトウェアによって 適 用 されたデフォルト 値 に 設 定 する 必 要 があります これらの 遅 延 チェインは Cyclone III の 出 力 レジスタと 出 力 イネーブル レジスタ ツー ピンの 遅 延 チェイン および Stratix III D5 と D6 遅 延 チェインが 含 まれています すべてのライト クロックとライト データ ピンの IO_OBUF 原 子 の 出 力 オーペ ン ドレインは Off に 設 定 する 必 要 があります Output Open Drain のロジック オプションが 無 効 にする 必 要 があります すべてのライト クロックとライト データ ピンのウィーク プルアップは Off に 設 定 する 必 要 があります Weak Pull-Up Resistor のロジック オプションが 無 効 にする 必 要 があります すべてのライト クロックとライト データ ピンのバス ホールドは Off に 設 定 する 必 要 があります Enable Bus-Hold Circuitry のロジック オプションが 無 効 に する 必 要 があります Cyclone III デバイスでは 次 の 追 加 のメモリ クロックの 仮 定 が 必 要 です ライト データ ピン(DM ピンを 含 む)は 選 択 した DQS ピンに 関 連 する DQ ピ ンに 配 置 する 必 要 があります すべてのライト クロック ピン(DQS/DQS#)は DDIO 出 力 レジスタによって 供 給 される 必 要 があります すべてのライト データ ピンは V CC また は GND の DDIO 出 力 レジスタによって 供 給 される 必 要 があります ライト クロックを 生 成 するために 使 用 される PLL クロックの 位 相 シフトは ラ イト データ( 公 称 90 オフセット)を 生 成 するために 使 用 される PLL クロック よりも 72 ~ 108 以 上 でなければなりません ライト データとクロック 出 力 ピンの I/O 規 格 と 現 在 の 強 さの 設 定 は 次 の 通 り でなければなりません DDR SDRAM インタフェースの 場 合 SSTL-2 Class I および 12 ma または SSTL-2 Class II および 16 ma DDR2 SDRAM インタフェースの 場 合 SSTL-18 Class I および 8/12 ma または SSTL-18 Class II および 16 ma Stratix III デバイスでは 次 の 追 加 のメモリ クロックの 仮 定 が 必 要 です 差 動 ライト クロック 信 号 (DQS/DQSn)は 信 号 スプリッタを 使 用 して 生 成 する 必 要 があります

35 ライト データ ピン(DM ピンを 含 む)は 選 択 した DQS ピンに 関 連 付 けられた 関 連 DQ ピンに 配 置 する 必 要 があります この 規 則 の 唯 一 の 例 外 は 18 DQ グ ループを 使 用 してエミュレートされた QDRII および QDRII+ 36 インタフェースで す そのようなインタフェースでは すべてのライト データ ピンは デバイ ス( 左 右 上 または 下 )の 同 じエッジに 配 置 する 必 要 があります また ラ イト クロック K/K# ピンのペアは 同 じエッジで DQS / DQSn ピン ペアのいず れかに 配 置 する 必 要 があります すべてのライト クロック ピンは 同 じ 回 路 構 造 が 必 要 です DDR2 SDRAM インタフェースとレベリング インタフェースを 持 つ DDR3 SDRAM の 場 合 は すべての DQS/DQS# ライト ストローブは OUTPUT_PHASE_ALIGNMENT ブロック 内 のライト レベリング 遅 延 チェインで クロックされる DDIO 出 力 レジスタによって 供 給 される 必 要 があります DDR および DDR2 SDRAM インタフェースの 場 合 すべてのライト クロック ピンは グローバルまたはリージョナル クロック ネットワークでクロッ クされる DDIO 出 力 レジスタによって 供 給 される 必 要 があります すべてのライト データ ピンは 同 じ 回 路 構 造 が 必 要 です DDR3 SDRAM インタフェースの 場 合 すべてのライト データ ピンは OUTPUT_PHASE_ALIGNMENT ブロック V CC または GND のいずれかでクロック される DDIO 出 力 レジスタによって 供 給 される 必 要 があります DDR および DDR2 SDRAM インタフェースの 場 合 すべてのライト データ ピ ンは グローバルまたはリージョナル クロック ネットワーク V CC または GND のいずれかでクロックされる DDIO 出 力 レジスタによって 供 給 される 必 要 があります ライト クロック 出 力 はライト データ 出 力 よりも または 108 以 上 で なければなりません レベリング インタフェースを 持 つ DDR2 SDRAM と DDR3 SDRAM の 場 合 は OUTPUT_PHASE_ALIGNMENT ブロック 内 のライト レベリング 遅 延 チェイン は ライト データにライト クロックを 中 央 揃 えにするために または 108 の 位 相 シフトを 実 装 する 必 要 があります DDR および DDR2 SDRAM インタフェースの 場 合 は ライト クロックをクロッ クするために 使 用 される PLL クロックの 位 相 シフトは 生 成 される 中 央 揃 え のクロックとデータをクロックするために 使 用 される PLL クロックの 位 相 シ フトよりも 72 ~ 108 以 上 でなければなりません T4 (DDIO_MUX) 遅 延 チェインは すべて 3 に 設 定 する 必 要 があります 差 動 DQS が 使 用 される 場 合 (スプリッタを 使 用 ) T4 は 2 に 設 定 する 必 要 があります すべてのメモリ クロック ピンのプログラム 可 能 な 立 ち 上 がりと 立 ち 下 がりの 遅 延 チェインの 設 定 は 0 に 設 定 する 必 要 があります

36 表 10 9 に 各 メモリ タイプとピン 配 置 のライト クロックおよびライト データ 信 号 にサポートされる I/O 規 格 を 示 します DDR3 SDRAM ロウ I/O 差 動 1.5-V SSTL Class I 1.5-V SSTL Class I DDR3 SDRAM DDR2 SDRAM DDR SDRAM QDRII and QDR II + SRAM RLDRAM II カラム I/O 任 意 任 意 任 意 任 意 差 動 1.5-V SSTL Class I 差 動 1.5-V SSTL Class II SSTL-18 Class I SSTL-18 Class II 差 動 1.8V SSTL Class I 差 動 1.8V SSTL Class II SSTL-2 Class I SSTL-2 Class II HSTL-1.5 Class I HSTL-1.8 Class I HSTL-1.5 Class I HSTL-1.8 Class I 1.5-V SSTL Class I 1.5-V SSTL Class II SSTL-18 Class I SSTL-18 Class II SSTL-2 Class I SSTL-2 Class II HSTL-1.5 Class I HSTL-1.8 Class I HSTL-1.5 Class I HSTL-1.8 Class I 外 部 メモリ インタフェースは FPGA サンプリング ウィンドウ(SW) 入 力 のタイ ミング 仕 様 を 使 用 することができるかどうかを 確 認 するには 次 の 仮 定 が 必 要 です リード クロック 入 力 ピンは DQS ピンに 配 置 する 必 要 があります DQS/DQS# 入 力 は FPGA 上 の 差 動 DQS/DQSn ピンに 配 置 する 必 要 があります リード データ ピン(DQ)は 選 択 された DQS ピンに 関 連 する DQ ピンに 配 置 する 必 要 があります QDR II および QDR II+ SRAM インタフェースの 場 合 コンプリメンタリ リード クロックは HSTL-18 Class I または HSTL-15 Class I のシングル エンド I/O 規 格 の 設 定 がある 必 要 です RLDRAM II インタフェースの 場 合 差 動 リード クロックは HSTL 18 Class I または HSTL 15 Class I のシングル エンド I/O 規 格 の 設 定 がある 必 要 です Cyclone III デバイスは 次 の 追 加 のリード データと 模 倣 ピンの 仮 定 が 必 要 です リード データとクロック 入 力 ピンの I/O 規 格 の 設 定 は 次 のようになります DDR SDRAM インタフェースの 場 合 SSTL-2 Class I および Class II DDR2 SDRAM インタフェースの 場 合 SSTL-18 Class I および Class II リード データと 模 倣 入 力 レジスタ(リード データピンの 入 力 バッファから 供 給 されるフリップフロップ)はリード データ ピンに 隣 接 する LAB に 配 置 する 必 要 があります リード データ ピンは 0 入 力 レジスタがある 場 合 がありま す

37 IOE からコア リード データ / レジスタへの 特 定 の 配 線 ラインを 使 用 する 必 要 が あります ユーザー 定 義 の 配 置 制 約 または LogicLock のアサインメントは 非 最 適 な 配 線 を 強 制 しない 限 り Quartus II Fitter は 適 切 な 配 線 を 実 現 します IOE に 隣 接 する LAB 内 に 配 置 される 入 力 レジスタを 防 止 するためにユーザーのアサインメ ントを 削 除 する 必 要 があります コア / 遅 延 チェインへのリード データと 模 擬 入 力 ピンの 入 力 パッドは 0 に 設 定 す る 必 要 があります すべてのリード データ ピンがロー I/O またはカラム I/O にある 場 合 模 擬 ピン は 同 じタイプに 配 置 する 必 要 があります(リード データ ロー I/O はロー I/O に 配 置 し リード データ カラム I/O はカラム I/O に 配 置 する) ラップアラウ ンドのケースでは 模 擬 ピンはどこにでも 配 置 できます Stratix III デバイスでは 次 の 追 加 のリード データと 模 倣 ピンの 仮 定 が 必 要 です DDR3 DDR2 および DDR SDRAM インタフェースの 場 合 リード クロック ピ ンは 4 または 9 DQ グループをクロックする DQS バスのみが 駆 動 できます QDR II QDR II + SRAM および RLDRAM II インタフェースの 場 合 リード クロッ ク ピンは 9 18 または 36 DQ グループをクロックする DQS バスのみが 駆 動 できます 非 ラップ アラウンド DDR DDR2 および DDR3 インタフェースの 場 合 模 擬 ピ ン すべてのリード クロック およびすべてのリード データ ピンは デバ イスの 同 じエッジ( 上 下 左 または 右 )に 配 置 する 必 要 があります ラップ アラウンド インタフェースの 場 合 これらのピンは 隣 接 するロウ I/O とカラ ム I/O のエッジに 配 置 することが 可 能 になり 低 周 波 数 で 動 作 します すべてのリード データ ピンと 模 擬 ピンは DDIO_IN レジスタとその 入 力 遅 延 チェイン D1 D2 および D3 セットを Quartus II のデフォルトに 供 給 する 必 要 が あります DQS 位 相 シフトの 設 定 は72 または 90 ( 各 動 作 帯 域 とメモリの 規 格 に1 つだけの 位 相 シフトをサポートする)のいずれかでなければなりません すべてのリード クロック ピンは false に 設 定 された DQS_DELAY_CHAIN WYSIWYG の dqs_ctrl_latches_enable パラメータを 持 つ 必 要 があります リード クロック ピンは 0 の Quartus II デフォルト 値 に 設 定 された D4 遅 延 チェ インを 持 つ 必 要 があります リード データ ピンは 0 の Quartus II デフォルト 値 に 設 定 された T8 遅 延 チェイ ンを 持 つ 必 要 があります 差 動 DQS ストローブが 使 用 されて 場 合 (DDR3 と DDR2 SDRAM) 模 擬 ピンは 真 の 差 動 入 力 バッファを 供 給 する 必 要 があります DIFFIO_RX ピンのペア 上 にメモ リ クロック ピンを 配 置 すると 模 擬 パスが DQS 入 力 パスのタイミングの 変 動 を 追 跡 することができます シングル エンドの DQS ストローブが 使 用 される 場 合 模 擬 ピンはシングル エ ンドの 入 力 バッファを 供 給 する 必 要 があります