ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル (TRM)、第11章：SD/MMC コントローラ

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1 November 2012 cv_ cv_ ハード プロセッサ システム (HPS) は 外部 SD と MMC のフラッシュ カード セキュア デジタル I/O(SDIO) デバイス および Consumer Electronics Advanced Transport Architecture(CE-ATA) ハード ドライブにインタフェースするための Secure Digital/MultiMediaCard(SD/MMC) コントローラを提供します SD/MMC コントローラはブート イメージを格納し 除去可能なフラッシュ カードからプロセッサ システムをブートすることをイネーブルできます また 大規模なアプリケーションやユーザー データ用のオン ボード ストレージ容量を拡張するためにフラッシュ カードを使用することができます 他のアプリケーションは エンベデッド SD(ESD) およびエンベデッド MMC(eMMC) 除去不可能なフラッシュ デバイスへのインタフェースが含まれています SD/MMC コントローラは シノプシスの Synopsys DesignWare Mobile Storage Host (DWC_mobile_storage) コントローラに基づいています f 本資料では ページの 参考資料 に記載されているように SD/SDIO コマンドを指します それは Physical Layer Simplified Specification Version 3.01 および SDIO Simplified Specification Version 2.00 に詳しく記載されています HPS SD/MMC コントローラは以下の機能を提供します モバイル ストレージから HPS ブーツをサポートする 以下のスタンダードまたはカード タイプをサポートする esd を含む SD バージョン 3.0 エンベデッド SDIO (esdio) を含む SDIO バージョン 3.0 CE-ATA バージョン 1.1 emmc を含む MMC バージョン ビット 4 ビット および 8 ビット ( 11 2 ページの表 11 2 に示すとおりのいくつかのパッケージ ) 統合ディスクプタ ベースのダイレクト メモリ アクセス (DMA) 内部 4KB 受送信の FIFO バッファ 表 11 1 には 様々な SD カードのデバイス タイプおよびサポートされている電圧 バス モード およびスピードを示します 2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Portions 2011 Synopsys, Inc. Used with permission. All rights reserved. Synopsys & DesignWare are registered trademarks of Synopsys, Inc. All documentation is provided "as is" and without any warranty. Synopsys expressly disclaims any and all warranties, express, implied, or otherwise, including the implied warranties of merchantability, fitness for a particular purpose, and non-infringement, and any warranties arising out of a course of dealing or usage of trade. Paragraphs marked with the dagger ( ) symbol are Synopsys Proprietary. Used with permission. ISO 9001:2008 Registered Subscribe

2 SD/MMC コントローラは直接 esdio カード デバイスの電圧スイッチング カードの割り込み またはバック エンドのパワー コントロールをサポートしていません ただし 汎用 I/O(GPIO) に これらの信号を接続することができます SDSC (SD) v v v v v SDHC v v (2) v v v v v v v SDXC v v (2) v v v v v v v esd v v (2) v v v v v v v SDIO v v (2) v v v v v v v esdio v v (2) v v v v (3) v v v v (1) SDR25 速度モードでは 1.8 V の信号を必要とします カードは UHS-I モード ( 例ば SDR50 SDR104 DDR50) をサポートし ていても それはまだ低速 ( 例えば SDR12 SDR25) で通信することに注意してください (2) SD の 1.8 V シグナリングをサポートするために電圧スイッチ出力をコントロールします (3) esdio 用のオプション 8 ビットのバス モードは すべての FPGA パッケージでサポートされていません 1 彼らはカード インタフェース機能に影響を与えないため カードのフォーム ファクタ ( 例えば ミニやマイクロなど ) は表 11 1 に列挙されていません 表 11 2 は さまざまな MMC カードのデバイス タイプおよびサポートされている電圧 バスモード バス速度を示しています SD/MMC コントローラが外部カード インタフェースの一部として リセット出力が含まれていません フラッシュ カードのデバイスをリセットするには 汎用出力ピンを使用することを検討してください MMC v v v v RSMMC v v v v v v MMCPlus 50 (3) 25 v v v v (2) v v MMCMobile v v v v v

3 L4 Bus L3 Interconnect emmc v v v v v v (1) SPI モードは MMC4.41 仕様では廃止されています (2) 任意の 8 ビットのバス モードは すべての FPGA パッケージでサポートされていません (3) 最大クロック レートの 52 MHz の速度の代わりに 最大クロック レートの 50 MHz(MMC 仕様で指定されている ) をサ ポートしています SD/MMC コントローラでは バス インタフェース ユニット (BIU) およびカード インタフェース ユニット (CIU) が含まれています BIU は コントロールおよびステータス レジスタ (CSR) をアクセスするホストのためのスレーブ インタフェースを提供します また このユニットは DMA インタフェースを介して独立した FIFO バッファへのアクセスを提供します DMA コントローラは システム メモリと FIFO バッファ間でデータを交換するための責任があります DMA レジスタは DMA 動作をコントロールするホストからアクセスできます CIU は コントローラ上の SD MMC および CE-ATA プロトコルをサポートし クロック コントロール ブロックを介してクロック管理を提供します 割り込みを発生させるための割り込みのコントロール ブロックは ARM Cortex -A9 マイクロプロセッサ ユニット (MPU) サブシステム内の汎用割り込みコントローラに接続します 図 11 1 は SD/MMC コントローラのブロック図と HPS に統合する方法を示しています SD/MMC Controller Bus Interface Unit Card Interface Unit Master Interface DMA Controller Data Path Control FIFO Buffer Control Synchronizer FIFO Buffer Control Command Path Control I/O Pins Slave Interface Register Block Clock Control Storage FIFO Buffer MPU Subsystem Interrupt Control

4 この項では SD/MMC コントローラのコンポーネント またコントローラを動作する方法を説明します - SD/MMC/CE-ATA プロトコルはスタート ビットによって開始され ストップ ビットで終端され コマンドとデータのビット ストリームに基づいています さらに SD/MMC コントローラは基準クロックを提供し トランザクションを開始することができるたった一つのマスタ インタフェースです コマンド オペレーションを開始する CMD ピンにシリアルに送信されるトークンです 応答 特定のコマンドに応答して CMD のピンにシリアルに送信されるカードからのトークンです データ データの移動コマンドにデータ ピンを使用してシリアルに送信されます 図 11 2 には 複数ブロックのリード動作の一例を示します クロックは代表だけであり クロック サイクルの正確な数が表示されません From Host to Card From Card to Host Data from Card to Host Stop Command Stops Data Transfer sdmmc_cclk_out sdmmc_cmd Command Response Command Response sdmmc_data Data Block CRC Data Block CRC Data Block CRC Block Read Operation Data Stop Operation Multiple Block Read Operation

5 図 11 3 は 複数ブロックのライト動作にホストによって送信されたコマンド トークンの例を示しています From Host to Card From Card to Host Data from Host to Card OK Response & Busy from Card Stop Command Stops Data Transfer sdmmc_cclk_out sdmmc_cmd Command Response Command Response sdmmc_data Data Block CRC Busy Data Block CRC Busy Block Write Operation Data Stop Operation Multiple Block Read Operation BIU は CIU とインタフェースされ レベル 3(L3) のインタコネクトとレベル 4(L4) のペリフェラル バスに接続されています BIU は 次の主な機能ブロックで構成されています スレーブ インタフェース レジスタ ブロック FIFO バッファ 内部 DMA コントローラ ホス トプロセッサは スレーブ インタフェースを介して SD/MMC コントローラのレジスタやデータの FIFO バッファをアクセスします レジスタ ブロックは BIU の一部であり CSR のへのリードおよびライトのアクセスを提供しています すべてのレジスタは BIU クロック ドメインに存在しています コマンドが 1 にコマンド レジスタ (cmd) のスタート コマンド ビット (start_cmd) を設定してことで カードに送信され CIU の動作に必要なすべての関連レジスタは CIU ブロックに転送されます この間 ソフトウェアは BIU から CIU に転送されたレジスタへの書き込みはいけません ソフトウェアは 再びこれらのレジスタへの書き込み前に ハードウェアが 0 に start_cmd ビットをリセットするまで待機する必要があります レジスタ ユニットはハードウェアのロック機能があり レジスタへの不正な書き込みを防止します スタート コマンドが cmd レジスタの start_cmd ビットを設定することによって発行された後 コマンドが CIU によって受け入れられるまで 次のレジスタを書き換えることはできません

6 Command (cmd) Command argument (cmdarg) Byte count (bytcnt) Block size (blksiz) Clock divider (clkdiv) Clock enable (clkena) Clock source (clksrc) Timeout (tmout) Card type (ctype) ハードウェアは CIU がコマンドを start_cmd ビット受け入れるとリセットします これらのレジスタのいずれかがこのロック タイムの間に ホストが書き込もうとする場合 書き込みは無視され ハードウェア ロックのライト エラー ビット (hle) が実際の込みステータ スレジスタ (rintsts) に 1 に設定されています さらに 割り込みがイネーブルされ ハードウェア ロック エラーに対してマスクされていない場合 割り込みがホストに送信されます コマンドが受け入れられた後に 次の条件の下で CIU( これは一深いコマンドキューがある ) に 別のコマンドを送信することができます 前のコマンドがデータ転送コマンドでない場合 前のコマンドが完了すると 新しいコマンドはライト SD/MMC/CE-ATA カードに送信されます 前のコマンドがデータ転送コマンドである場合 cmd レジスタの Wait Previous Data Complete ビット (wait_prvdata_complete) は新しいコマンドのために 1 に設定されている場合 新しいコマンドはデータ転送が完了するときに SD/MMC/CE-ATA カードに送信されます wait_prvdata_complete ビットが 0 の場合 前のコマンドが送信されると 新しいコマンドはすぐに SD/MMC/CE-ATA カードに送信されます 一般に 停止または中止する前のデータ転送またはデータ転送の途中でカードのステータスを照会するために またはデータ転送の途中でカードのステータスを照会するために この機能を使用してください 割り込みコントローラユニットは rintsts レジスタ 割り込みマスク レジスタ (intmask) およびコントロール レジスタ (ctrl) の割込みイネーブル ビット (int_enable) に依存する割り込みを発生します 割り込み条件が検出されると コントローラは rintsts 内の対応する割り込みビット レジスタを設定します rintsts レジスタのビットは 0 ビットはそのまま残さを書く ; ソフトウェアがリセット割り込みビットに 1 を書き込むことによってビットを 0 にするまで 1 に設定されたままです rintsts レジスタのビットは ソフトウェアが割り込みビットに 1 を書き込むことによってこのビットを 0 にレセットするまで 1 に設定されたままです (0 を書き込むとビットはそのままに維持される ) 割り込みポートはアクティブ High とレベル センシティブの割り込みです 割り込みポートは rintsts レジスタ内の少なくとも 1 ビットが 1 に設定される場合にのみアクティブになり このとき対応する intmask レジスタ ビットが 1 である ctrlint_enable レジスタのビットは 1 になります

7 以下のビットは デバッグの目的のために トップ レベルのポートとして使用できます intmask レジスタのすべてのビット rintsts レジスタのすべてのビット ctrl レジスタのビット int_enable ctrl レジスタの int_enabl ビットは電源投入時に 0 に設定されており intmask レジスタの各ビットは 0x に設定されています これにより すべての割り込みがマスクされます 以下の条件は 割り込みが発生する原因となります リード上のエンド ビット エラー ライト上には CRC(Cyclic Redundancy Code) なし オート コマンドが完了 スタート ビット エラー ハードウェア ロックされたのライト エラー FIFO バッファのアンダーフローまたはオーバーフロー エラー ホスト タイムアウトによるデータ飢餓 データ リード タイムアウトまたはブート データ スタート 応答タイムアウトまたは ACK ブートが受信 データ CRC エラー 応答 CRC エラー FIFO バッファのデータ要求が受信 トランスミット FIFO バッファのデータ要求 データ転送上 コマンドが完了 応答エラー Receive FIFO Data Request および Transmit FIFO Data Request の割り込みはレベル センシティブの割り込み要因によって設定されます したがって rintsts レジスタに 0 で割り込みの対応するビットをリセットする前に 割り込みソースは まずクリアする必要があります 例えば Receive FIFO Data Request 割り込みを受信受信したときに FIFO バッファは FIFO バッファ カウントが RX watermark より大きくならないように空にする必要があります それ以外の場合 割り込みがトリガされるようになります 割り込みの残りの部分は シングル クロック パルス幅のソースによってトリガされます

8 SD/MMC コントローラは 送信および受信データを格納するための 4 KB のデータ FIFO バッファを持っています FIFO バッファ メモリは エラー訂正コード (ECCS) をサポートしています FIFO バッファの両方のインタフェースは シングルとダブル ビット エラー インジェクションをサポートしています イネーブルおよびエラー インジェクション ピンはシステム マネージャによってドライブされる入力です そして ステータス ピンは MPU サブシステムにドライブされる出力です SD/MMC コントローラは シングル ビット訂正可能なエラーが検出された ( また訂正された ) ときに出力をシステム マネージャに通知するとき また ダブル ビット ( 修正不可能 ) エラーが検出されたときに提供します システム マネージャは ECC エラーが検出されたときに GIC への割り込みを生成します f 詳しくは Cyclone V デバイス ハンドブック Volume 3 の System Manager の章を参照してください 内部 DMA コントローラは CSR とカードへ またはその逆にシステム メモリからデータを転送し 単一の送信または受信のエンジンを持っています コントローラは 効率的にソースから最小限のホスト プロセッサの介入宛先へデータを移動するために ディスクリプタのメカニズムを使用します このようなカードから送信および受信データ転送の完了のような状況で ホスト プロセッサに割り込むようにコントローラを設定することができます ( 他の正常またはエラー条件も同じく ) シングル データ構造を介して DMA コントローラとホスト ドライバと通信します 内部 DMA コントローラは システム メモリにカードからデータ バッファに受信データを転送し 転送コントローラの FIFO バッファにメモリ内のデータ バッファからデータを送信します システム メモリに常駐するディスクリプタはこれらのバッファにポインタとして機能します データ バッファは システム メモリの物理メモリ スペースに常駐し 完全または部分的なデータで構成されます バッファ状態はディスクリプタに保持されます データ チェインは 複数のデータ バッファにまたがるデータを指します ただし 単一のディスクリプタには 複数のデータ バッファにまたがることはできません 単一の記述は 受信と送信の両方に使用されます リストのベース アドレスは ディスクリプタ リスト ベースのアドレス レジスタ (dbaddr) に書き込まれています ディスクリプタ リストは前方にリンクされています 最後の記述は 環構造を作成するための最初のエントリにポイントすることができます ディスクリプタ リストは ホストの物理メモリ アドレス スペースに常駐します 各ディスクリプタは 最大 2 つのデータ バッファを指すことができます 内部 DMA コントローラは ディスクリプタ構造体のこれらのタイプを使用しています

9 デュアル バッファ構造 2 ディスクリプタ間の距離は バス モード レジスタ (bmod) のディスクリプタ スキップ レングス フィールド (dsl) に書き込まれたスキップの長さの値によって決定されます チェイン構造 各ディスクリプタは ユニークなバッファへ またはリンクされたリスト内の次のディスクリプタを指しています 図 11 4 および図 11 5 にはそれぞれ 内部 DMA コントローラのデュアル バッファ ディスクリプタの構造やチェイン ディスクリプタの構造を示しています Descriptor A Data Buffer 1 Data Buffer 2 The Distance Between 2 Descriptors Is Determined by the DSL Value Programmed in the BMOD Register Descriptor B Data Buffer 1 Data Buffer 2 Descriptor C Data Buffer 1 Data Buffer 2 Descriptor A Data Buffer Descriptor B Data Buffer Descriptor C Data Buffer

10 表 11 3 は ディスクリプタの内部フォーマットを示しています ディスクリプタ アドレスは 32 ビット バスに揃える必要があります 各ディスクリプタは コントロールおよびステータス情報の 16 バイトが含まれています ディスクリプタの各ビットについて詳しくは ページの表 11 4~ ページの表 11 7 に参照してください DES0 0 OWN CES ER CH FS LD DES1 4 BS2 BS1 DES2 8 BAP1 DES3 12 BAP2 または次のディスクリプタ アドレス DIC

11 内部 DMA コントローラ ディスクリプタ内の DES0 フィールドは コントロールおよびステータス情報が含まれています 表 11 4 は このディスクリプタのビットを示しています 31 OWN 1 に設定すると このビットはディスクリプタが内部 DMA コントローラによって所有されていることを示しています このビットが 0 に設定されている場合 ディスクリプタがホストによって所有されていることを示しています データ転送を完了したとき 内部 DMA コントローラはこのビットを 0 にリセットします CES のビットは トランザクション エラーが発生したかどうかを示します CES ビットは rintsts レジスタの次のエラービット数の論理和です End-bit error (ebe) Response timeout (rto) 30 Card Error Summary (CES) Response CRC (rcrc) Start-bit error (sbe) Data read timeout (drto) Data CRC for receive (dcrc) Response error (re) 29:6 Reserved 5 End of Ring (ER) 4 Second Address Chained (CH) 3 First Descriptor (FS) 2 Last Descriptor (LD) 1 Disable Interrupt on Completion (DIC) 0 Reserved 1 に設定すると このビットは ディスクリプタのリストが最終的なディスクリプタに達したことを示しています 内部 DMA コントローラは ディスクリプタ リングを作成して リストのベース アドレスにリターンします ER はデュアル バッファ ディスクリプタの構造にのみ使用可能です 1 に設定すると このビットはディスクリプタ内の 2 番目のアドレス次のディスクリプタのアドレスではなく 第二のバッファ アドレスであることを示します このビットを 1 に設定すると BS2 (DES1[25:13]) は全てゼロでなければなりません 1 に設定すると このビットは このディスクリプタがデータの最初のバッファが含まれることを示します 最初のバッファのサイズが 0 の場合 次のディスクリプタは データの先頭が含まれています 1 に設定すると このビットはこのディスクリプタでポイントするバッファがデータの最後のバッファであることを示しています 1 に設定すると このビットはこのディスクリプタでポイントするバッファで最後のデータのための内部 DMA コントローラ ステータス レジスタ (idsts) の TI/RI ビットの設定を防止します

12 DES1 ディスクリプタ フィールドは バッファ サイズが格納されます 表 11 5 は このディスクリプタのビットを示しています 31:26 Reserved 25:13 Buffer 2 Size (BS2) 12:0 Buffer 1 Size (BS1) これらのビットは 第 2 データ バッファのバイト サイズを示します バッファ サイズは 4 の倍数でなければなりません バッファ サイズが 4 の倍数でない場合 結果の動作は未定義です DES0[4] が 1 に設定されている場合 このフィールドには 有効ではありません 4 バイトの倍数でなければならないデータ バッファのバイト サイズを示しています バッファ サイズが 4 の倍数でない場合 結果の動作は未定義です このフィールドが 0 の場合 DMA はバッファを無視し チェイン構造のために次のディスクリプタに またはデュアル バッファ構造のための次のバッファに移動します プログラムするディスクリプタとバッファが 1 つしかない場合 バッファ 2 の代わりに 1 バッファ 1 を使用する必要があります DES2 ディスクリプ タフィールドには データ バッファへのアドレス ポインタが含まれています 表 11 6 に このディスクリプタのビットを示します 31:0 Buffer Address Pointer 1 (BAP1) これらのビットは 最初のデータ バッファの物理アドレスを示しています 内部 DMA コントローラは唯一の 32 ビット アラインメントされたアクセスを実行するため DES2 [1:0] を無視します

13 現在のディスクリプタがデュアル バッファ構造のチェイン ディスクリプタまたは第二バッファ アドレスで最後のディスクリプタでない場合 DES3 ディスクリプタ フィールドでは 次のディスクリプタへのアドレス ポインタが含まれています 表 11 7 は このディスクリプタのビットを示しています 31:0 Buffer Address Pointer 2 (BAP2) or Next Descriptor Address 内部 DMA コントローラは bmod レジスタの固定バースト ビット (fb) を使用して構成されている場合 マスタ インタフェース上で固定長のバースト転送を実行しようとします 最大バースト長が示され bmod レジスタのプログラマブルなバースト長 (pbl) フィールドによって制限されます ディスクリプタが取得されるとき マスタ インタフェースは 常にインタコネクトに 4 つのバースト サイズを表示します 内部 DMA コントローラは 設定されたバーストを収容するのに 転送の終了での十分なスペースがある場合 または転送の終了でのバイト数でがコンフィギュレーションされたバースト長より少ない場合にデータ転送を開始します DMA マスタ インタフェースが固定長のバースト用に設定されている場合 INCR4/8/16 および SINGLE トランザクションの最も効率的な組み合わせを使用してデータを転送します DMA のマスタ インタフェースが固定長バースト用に構成されていない場合 INCR( 不定長 ) と SINGLE トランザクションを使用してデータを転送します システム メモリ内の送信および受信データ バッファは 32 ビット境界に揃える必要があります これらのビットは デュアル バッファ構造が使用されている第 2 のバッファの物理アドレスを示しています Second Address Chained (DES0[4]) ビットが 1 に設定されている場合 このアドレスでは次のディスクリプタが存在している物理メモリへのポインタが含まれます これが最後のディスクリプタでない場合 次のディスクリプタ アドレス ポインタは 32 ビットにアラインされる必要があります ビット 1 および 0 が無視されます ドライバは 送信または受信するデータの量が知られています DES1 ディスクリプタ フィールドのバッファ サイズ フィールドで指定されたカードに送信するために 内部の DMA コントローラは FIFO バッファからの正確なバイト数を転送します ディスクリプタは最後に設定されていない場合 (DES0 フィールド LD ビットが 0 に設定する状態 ) 対応するバッファは 完全なものとみなされ バッファ内の有効なデータの量は正確にバッファ サイズ フィールドによって示されています ディスクリプタが最後としてマークされている場合 DES1 フィールドでのバッファ サイズによって示されるように バッファは十分 ( または不十分 ) の場合もあります ドライバが有効である場所の数を認識しています ドライバは残留の無効なバイトを無視するように期待されています

14 割り込みは 様々なイベントの結果として生成することができます idsts レジスタには 割り込みを発生させる可能性のあるすべてのビットが含まれています 内部 DMA コントローラの割り込みイネーブル レジスタ (idinten) は 割り込みを発生する可能性があるイベントのそれぞれのイネーブル ビットが含まれています idsts のレジスタで 2 つのサマリー割り込みがあります : 通常の割り込みサマリ ビット (nis) と異常な割り込みサマリ ビット (ais) nis ビットは idsts での送信割り込み (ti) と受信割り込み (ri) ビットの論理和からの出力されます ais ビットは idsts レジスタでの致命バス エラー割り込み (fbe) ディスクリプタ不使用能割り込み (du) カード エラーの要約割り込み (ces) ビットの論理和 (OR) の結果です 割り込みは 対応するビット位置に 1 を書き込むことによってクリアされます 0 割り込みのビット位置に書き込まれた場合 書き込みは無視され 割り込みはクリアされません グループ内のすべてのイネーブルされた割り込みがクリアされると 対応するサマリ ビットは 0 に設定されます 両方の要約ビットを 0 に設定すると 割り込み信号がデアサートされます 割り込みは キューに入れられません ドライバは以前の割り込みに応答する前に他の割り込みイベントが発生した場合 追加の割り込みは生成されません 例えば idsts レジスタの ri ビットは 1 つ以上のデータをホスト バッファに転送されたことを示します 割り込みは同時の複数のイベントのために一度だけ生成されます ドライバは 割り込み要因のための idsts レジスタをスキャンする必要があります コントローラからの最終の割り込み信号は BIU と内部 DMA コントローラからの割り込みで論理和です 次のステップでは 内部の DMA コントローラの機能ステート マシン (FSM) の動作を示しています 1. 内部 DMA コントローラがディスクリプタをフェッチするために 4 つのアクセスを実行します 2. DMA コントローラは 内部ディスクリプタ情報を格納します それが最初のディスクリプタの場合 コントローラは FIFO バッファ リセットを発行して リセットが完了するまで待ちます 3. 内部 DMA コントローラは 正しさのディスクリプタの各ビットをチェックします ビットのミスマッチが発見された場合 適切なエラー ビットが 1 に設定され ディスクリプタは DES0 フィールドでの OWN ビットを 1 に設定することで閉じられます rintsts レジスタは 次の条件のいずれかを示します 応答タイムアウト 応答 CRC エラー データ受信タイムアウト 応答エラー

15 4. DMA がシステム メモリにデータを書き込む前に到達する RX の透かし またはシステム メモリからデータを読み出す前に到達する TX の透かしを待ちます RX の透かしは DMA がメモリへの書き込みをする前に FIFO バッファにローカルに格納されるバイト数を表します DMA がメモリからデータを読み込む前に TX の透かしは地元の FIFO バッファの空きバイト数を表します 5. プログラマブルなバースト長 (PBL) のフィールドの値は バッファ内のデータの残量よりも大きい場合 単一の転送が開始されます デュアル バッファが使用されている場合 また第 2 のバッファにデータ ( バッファ サイズ = 0) が含まれていない場合 バッファがスキップされ ディスクリプタが閉じられます 6. ディスクリプタ内の OWN ビットは 1 ディスクリプタのデータ転送が完了した後の内部 DMA コントローラによって 0 に設定されます 転送は複数のディスクリプタにまたがっている場合 DMA コントローラは 次のディスクリプタをフェッチします 転送が現在のディスクリプタで終わっている場合 内部の DMA コントローラは idsts レジスタの ri ビットまたは ti ビットを設定した後 アイドル状態になります ディスクリプタ構造 ( デュアル バッファもしくはチェインされたバッファ ) に応じて ディスクリプタの適切な開始アドレスがロードされます デュアル バッファ ディスクリプタの第 2 のデータ バッファの場合 ディスクリプタは再度フェッチされていません データ転送が進行中である間に ホストがカードに SD/SDIO STOP_TRANSMISSION コマンド (CMD12) を発行する場合 内部 DMA コントローラは Data Transfer Over (DTO) の割り込みがアサートされるまでデータ転送が完了した後に現在のディスクリプタを閉じます STOP_TRANSMISSION コマンドが発行されると DMA コントローラは 単一のバースト転送を実行します 1. カードのライト動作では 内部 DMA コントローラは DTO の割り込みがアサートされるまでシステム メモリからフェッチした後 FIFO バッファにデータを書き込みます これは カード クロックの動作を維持して STOP_TRANSMISSION コマンドが確実にカードに送信されるように行われます 2. カードのリード動作では 内部 DMA コントローラは FIFO バッファからデータの読み出しを維持して DTO の割り込みが発生するまで システム メモリに書き込みます すべての FIFO バッファのデータが空にされていない限り DTO の割り込みが発生されないため このステップが必要です 1 カード ライトの中止の場合 STOP_TRANSMISSION コマンドが発行されている間の現在のディスクリプタのみ内部 DMA コントローラによってクローズされています 残りの未読ディスクリプタは内部 DMA コントローラでクローズされていません 1 カード リードの中止の場合 内部の DMA コントローラは FIFO バッファのデータ出力を読み出し 対応するディスクリプタのデータ バッファに書き込みます 残りの未読ディスクリプタはクローズされません 通常のデータ転送状態の間 FIFO バッファのオーバーフローやアンダーフローは発生しません しかし プログラミング エラーは FIFO バッファのオーバー フローまたはアンダーフローが存在する場合発生することがあります 例えば 次のようなシナリオを考えてみましょう 送信の場合 :

16 PBL=4 TX の透かし = 1 これらのプログラミング値では FIFO バッファが 1 つの空場所のみを持っている場合 DMA は 使用可能なストレージでたった 1 つのワードがあってもメモリから 4 ワードを読み込もうとします これは FIFO バッファオーバフロー割り込みに結果します 受信の場合 : PBL=4 RX の透かし = 1 FIFO バッファが 1 つの場所のみを満たす場合 DMA は たった 1 つのワードがあってもメモリから 4 ワードを読み込もうとします これは FIFO バッファオーバフロー割り込みに結果します ドライバは バイト数が転送されることを確認する必要があります ( ディスクリプタで示されるように 4 バイトの倍数である ) 例えば bytcnt レジスタは 13 の場合 レングス フィールドは常に 4 バイトの倍数でなければならないため ディスクリプタで示されるバイト数は 16 に切り上げなければなりません 表 11 8 に内部 DMA コントローラのデータ転送動作のための法的 PBL と FIFO バッファの透かし値を示します 1 1 以上 4 4 以上 8 8 以上 以上 以上 以上 以上 以上

17 致命的なバスエラーは マスタ インタフェースを介してエラー応答が原因で発生します このエラーはシステム エラーです したがって ソフトウェア ドライバは コントローラ上のすべてのそれ以上の設定を行ってはなりません このようなシナリオからのたった 1 つのリカバリー メカニズムは 次のいずれかのタスクを実行することです リセット マネージャを介してコントローラにリセットを発行します CTRL レジスタのコントローラ リセット ビット (controller_reset) に書き込むことによって プログラム コントローラのリセットを発行します CIU インタフェースは BIU と SD/MMC カードまたはデバイスとインタフェースしています ホスト プロセッサは SD/MMC コントローラの BIU のコントロール レジスタにコマンド パラメータを書き込み これらのパラメータは CIU に渡されます コントロール レジスタの値に応じて CIU は SD/MMC プロトコルに従ってカード バスで SD/ MMC コマンドおよびデータ トラフィックを生成します コントロール レジスタの値は コマンドとデータ トラフィックが CE-ATA カードに向けられているかどうかを決定し SD/MMC コントローラがコマンドとデータ パスを制御します 以下のリストは CIU の動作の制約について説明します

18 コマンドが発行された後 CIU は リード ステータスを確認するために または転送を停止するために 別のコマンドを受け入れます 一度に 1 回のデータ転送コマンドしか発行できません オープン エンドのカードのライト動作中 FIFO バッファが空であるため カード クロックが停止している場合 ソフトウェアは FIFO バッファにデータを記入し カード クロックを開始する必要があります そして カードに 1 つの SD/SDIO STOP_TRANSMISSION (CMD12) コマンドのみ発行することができます SDIO/COMBO カードの転送中は カード機能を中断し ソフトウェアが中断転送を再開する場合 新たなデータ転送コマンドのように まず FIFO バッファをリセットして 再開のコマンドを起動する必要があります カードのデータ転送が進行している間 SD/SDIO カードのリセット コマンド (GO_IDLE_STATE GO_INACTIVE_STATE または CMD52_reset) を発行すると ソフトウェアは cmd レジスタ内の stop_abort_cmd を 1 に設定する必要があります それにより カードのリセット コマンドを発行した後にコントローラはデータ転送を停止することができます カード リード間に FIFO バッファがいっぱいになっているため カード クロックが停止している場合 ソフトウェアはそのカード クロックを開始するには 少なくとも 2 つの FIFO バッファの位置を読み出す必要があります CE-ATA カード デバイスの割り込みがイネーブルされる場合 (ATA のコントロール レジスタで nien ビットはに 0 に設定されている場合 ) 進行中に保留の RW_BLK コマンドがある場合 新しい RW_BLK コマンドは同じカード デバイスに送信してはいけません ( このドキュメントで使用される RW_BLK コマンドは CE-ATA 仕様によって定義された RW_MULTIPLE_BLOCK MMC コマンドである ) Command Completion Signal(CCS) を待っている間に Command Completion Signal Disable(CCSD) コマンドのみ送信することができます 同じカード デバイスでは CE-ATA カードで割り込みがディセーブル場合 ステータス情報を読み出すために新しいコマンドを実行することができます (nien ビットは ATA のコントロール レジスタが 1 に設定されています ) オープ ンエンドの転送は CE-ATA カード デバイスではサポートされません send_auto_stop 信号は CE-ATA の転送のためにはサポートされません ( ソフトウェアは cmd レジスタの send_auto_stop ビットを設定してはいけない ) CIU は 主に次のような機能ブロックから構成されています コマンド パス データ パス クロック コントロール

19 コマンド パスは次の機能を実行します カード コマンドのパラメータをロードする カード バスにコマンドを送信する カード バスからの応答を受信する BIU に対して応答を送信する クロック パラメータを読み込む コマンド ピンに P ビットをドライブする 新しいコマンドは BIU のレジスタに書き込み そして cmd レジスタに start_cmd ビットを設定することにより コントローラに要求されます コマンド パスは 新しいコマンド ( コマンド コマンド引数は タイムアウト ) をロードすると BIU に確認応答を送信します 新しいコマンドがロードされた後 コマンド パスのステート マシンはカード バス ( 内部生成 7 項の CRC-7 を含む ) にコマンドを送信し 任意の場合 応答を受信します そして ステート マシンはコマンドが完了したことを BIU に対する受信応答と信号を送信し 新しいコマンドをロードする前に 8 クロック サイクルを待ちます CE-ATA のデータ ペイロード転送 (RW_MULTIPLE_BLOCK) コマンドでは カード デバイスの割り込みがイネーブルされる場合 (ATA のコントロール レジスタで nien ビットは 0 に設定されている場合 ) ステート マシンが応答を受信した後 次のアクションを実行します P ビットをドライブするのではなく CCS を待機して デコードし アイドル状態に戻り その後 P ビットをドライブします ホストが CCSD のコマンドを送信すると 応答した後に 8 クロック サイクルが有効期限が切れている場合 コマンド ピンの CCSD パターンを送信します コマンドまたは応答は 次のような状況でコマンド パスにロードされます BIU からの新しいコマンド BIU が CIU に新しいコマンドを送信すると cmd レジスタでの start_cmd ビットは 1 に設定されます 内部生成 send_auto_stop データ パスが終了すると SD/SDIO STOP コマンド要求がロードされます 相対カード アドレス (RCA)0x000 との割り込み要求 (IRQ) コマンド パスは MMC から IRQ 応答を待っている場合 そして BIU によって send irq response という要求がシグナルされる場合 ctrl レジスタでの IRQ 要求ビット (send_irq_response) は 1 に設定されています コマンド パスで BIU からの新しいコマンドをロードすることは 次の cmd レジスタ ビットの設定に依存します :

20 update_clock_registers_only このビットは cmd レジスタで 1 に設定されている場合 コマンド パスは clkena は clkdiv および clksrc レジスタのみ更新します このビットが 0 に設定されている場合 コマンド パスは cmd cmdarg および tmout にレジスタをロードします その後 カードに送信される新しいコマンドを処理します wait_prvdata_complete このビットが 1 に設定されている場合 コマンド パスは 次のいずれかの条件の下で 新しいコマンドをロードします すぐにデータ パスが空いている場合 ( つまり 進行中のデータ転送がない場合 ) またはオープン エンドのデータ転送が進行中の場合 ((bytcnt= 0) 現在のデータ転送が完了した後に 事前定義されたデータ転送が進行中の場合 新しいコマンドがコマンド パス (cmd レジスタの update_clock_registers_only ビットが 0 に設定されている ) にロードされた後 コマンド パスのステート マシンはカード バス上のコマンドを送出します 図 11 6 は コマンド パスのステート マシンを示しています load_new_cmd Command Idle t NCC Done Transmit Command response_expected = 0 wait_tncc response_expected = 1 Receive Response Send IRQ Response Request Response Done/ Response Timeout コマンド パスのステート マシンは cmd レジスタ ビット値に応じて 次の機能を実行します 1. send_initialization 80 クロック サイクルの初期化シーケンスは コマンドを送信する前に送信されます 2. response_expected 応答は コマンドのために期待されています コマンドが送信された後 コマンド パスのステート マシンは 48 ビットまたは 136 ビットの応答を受信すると BIU に送信します カード応答のスタート ビットがクロック サイクル数 (tmout レジスタとして設定される ) 内に受信されない場合 BIU をシグナルするために rto ビットと command done(cd) ビットが rintsts レジスタで 1 に設定されます response-expected ビットが 0 に設定されている場合 コマンド パスは コマンドを送信し BIU に response done をシグナルします これにより cmd ビットは rintsts レジスタで 1 に設定されるようになります

21 3. response_length このビットが 1 に設定されている場合 136 ビット長の応答が受信され それが 0 に設定されている場合 48 ビットの短い応答が受信されます 4. check_response_crc このビットが 1 に設定されている場合 コマンド パスは 内部生成された CRC-7 と受信 CRC-7 を比較しています この 2 つが一致しない場合 応答の CRC エラーは rintsts レジスタでの rcrc ビットは 1 に設定されている BIU に通知されます response_expected ビットが CMD レジスタで 1 に設定されている場合 受信した応答が BIU に送信されます 応答 レジス 0(resp0) は短い応答のために更新され 応答 レジス 3(resp3) 応答 レジスタ 2(resp2) 応答 レジス 1(resp1) および resp0 レジスタは 長い応答で更新されます (cmd ビットが rintsts レジスタが 1 に設定された後 ) 応答が CIU によって送信される AUTO_STOP コマンドのためのものである場合 応答は resp1 に書き込まれます (auto command done bit の acd が rintsts レジスタに設定された後 ) 正しいカードの応答は 表 11 9 に記載されています コマンド パスはカード 応答の内容を検証します レスポンス送信ビット 0 コマンド インデックス 送信したコマンドのコマンド インデックス エンド ビット 1 コマンド索引は 136 ビット応答をチェックされていないか または cmd レジスタの ccheck_response_crc ビットが 0 に設定されている場合にチェックされていません 136 ビット応答や予約の CRC 48 ビット応答では コマンド インデックスが予約されています ( つまり 0b111111) f 応答値について詳しくは ページの 参考資料 を参照してください 応答が予想されていない場合 コマンド パスは 2 つのコマンドの CMD ライン上に 1 に 1 サイクル プルアップ ビット (P ビット ) をドライブします 応答が予想される場合 P ビットは 応答が受信された後 そしてコマンドの開始前にドライブされます CCS を期待するコマンドについては CE-ATA カード デバイスにアクセスするときに P ビットは CE-ATA カード (ATA のコントロール レジスタでの nien ビットは 1 に設定されている ) での割り込みがディセーブルされるときにのみ 応答した後にドライブされます つまり CCS expected ビット (ccs_expected) は cmd レジスタが 0 に設定されています コマンドが CCS を想定している場合 P ビットは CCS を受信した後にのみドライブされます

22 CE-ATA カード デバイスは 通常の ATA コマンド補完または ATA コマンド終端のホスト コントローラに通知する CCS を生成します カードからの応答を受信した後に コマンド パスのステート マシンは cmd レジスタ に応じて図 11 7 に示す機能を実行します - ccs_expected = 1 Response End Bit Transmit CMD12 ccs_expected = 0 wait_ccs cmd_in = 0 wait_tncc Command Idle send_auto_stop_ccsd okay_to_send_ccsd send_ccsd counter_zero 以下は 図 11 7 での細部について説明します 1. Response end bit state ステート マシンはカード デバイスからの応答の最後のビットを受信します cmd レジスタの ccs_expected ビットが 1 に設定されている場合 ステート マシンは wait CCS のステートになります 2. Wait CCS ステート マシンは CE-ATA カード デバイスからの CCS を待ちます CCS のを待っている間 以下のイベントが発生する可能性があります a. ソフトウェアは CCS を待つことと コマンド ラインで CCSD パターンを送信しないことを示す ctrl レジスタでの send CCSD ビット (send_ccsd) を設定します b. CMD ラインの CCS を受信します 3. Send CCSD command CMD ライン上 CCSD パターン (0b00001) を送信します cmd レジスタの ccs_expected ビットが 1 に設定された場合 CE-ATA カード デバイスからの CCS が rintsts レジスタでの data transfer over ビット (dto) を設定することによって示されます この割り込みがマスクされていない場合 コントローラは DTO の割り込みを生成します RW_MULTIPLE_BLOCK コマンドについては CE-ATA カード デバイス割り込みがディセーブルされる場合 (ATA のコントロール レジスタの nien ビットが 1 に設定されている ) cmd レジスタで ccs_expected ビットが 0 に設定されると カードからの CCS が存在しません データ転送が完了すると ( すなわち 要求されたバイト数が転送されると ) rintsts レジスタの dto ビットが 1 に設定されています

23 コマンドは カード デバイス (ccs_expected ビットは cmd レジスタが 1 に設定されている ) からの CCS をウェイトする場合 コマンド ステート マシンは CCS をウェイトして ウェイト CCS 状態に留まります CE-ATA カードが CCS を送信するために失敗した場合 ホスト ソフトウェアは コマンドとデータ パスを解放するためにタイムアウト メカニズムを実装する必要があります コントローラは ハードウェア タイマを実装するのではなく ソフトウェア タイマを維持することはホスト ソフトウェアの責任です CCS のタイムアウトが発生した場合 ホストは ctrl レジスタの send_ccsd ビットを設定することによって CCSD のコマンドを発行する必要があります コントローラー コマンド パスのステート マシンは CE-ATA カード デバイスに CCSD のコマンドを送信して アイドル状態を完了します また CCSD のコマンドを送信した後 ホストは未処理の ATA コマンドの中止に CE-ATA カードに SD/SDIO STOP_TRANSMISSION コマンドを送信する必要があります ctrl レジスタの send_ccsd ビットが 1 に設定されている場合 コントローラは CMD ライン上の CCSD パターンを送信します CCS を待っている間 または CCS のタイムアウトが発生した後 にホストは CCSD のコマンドを送信することができます CCSD パターンを送信した後 コントローラは rintsts レジスタの cmd ビットを設定し Command Done の割り込みがマスクされていない場合 ホストに割り込みを発生します 1 CIU ブロック内で ctrl レジスタのビット send_ccsd が CCS がサンプリングされているのと同じクロック サイクルで 1 に設定されている場合 CIU ブロックは CMD ライン上の CCSD パターンを送信しません このケースでは rintsts レジスタの dto および cmd ビットが 1 に設定されます 1 非同期境界のため CCS がすでに発生した可能性があり send_ccsd ビットが 1 に設定されます このケースでは CCSD のコマンドは CE-ATA カード デバイスに送信されなくなり send_ccsd ビットは 0 に設定されていません 次のコマンドが発行される前に ホストは 0 に send_ccsd ビットをリセットする必要があります ctrl レジスタの送信自動停止 CCSD(send_auto_stop_ccsd) ビットが 1 に設定されている場合 コントローラは CCSD のパターンを送信した後 内部で生成された STOP_TRANSMISSION コマンド (CMD12) を送信します コントローラは rintsts レジスタでの acd ビットを設定します ホスト ソフトウェアは CE-ATA カード デバイスからの読み出し中に I/O 伝送遅延 (N ACIO サイクル ) のタイムアウトを処理するためのタイムアウト メカニズムを維持します コントローラは 任意のタイムアウト メカニズムを維持すること またはデータ トークンのスタート ビットを待っている間 NACIO サイクルの経過を示すことをしません I/O 伝送遅延が RW_REG と RW_BLK コマンドを使用して転送を読み出すために適当ですが このドキュメントで使用されている RW_REG と RW_BLK コマンドは CE-ATA 仕様で定義される RW_MULTIPLE_REGISTER と RW_MULTIPLE_BLOCK MMC コマンドを参照しています

24 1 NACIO タイムアウトの後に アプリケーションは CCSD と STOP コマンド または STOP コマンドを送信することによって コマンドを中止する必要があります rintsts レジスタでのデータ リード タイムアウトの boot data start ビット (bds) と dto ビットが 1 に設定されている場合 Data Read Timeout(DRTO) 割り込みは STOP_TRANSMISSION コマンドがコントローラの転送されている間に 1 に設定されることがあります データ パス ブロックは ライト データ転送中にカード バス上でデータ FIFO バッファを読み込み データを送信します または リード データの転送中に FIFO バッファにデータを受信して 書き込みます データ パスは 予期されるデータ リード / ライトのデータ転送 ストリーム / ブロック転送 ブロック サイズ バイト数 カードタイプ タイムアウト レジスタなどの新しいデータ パラメータをデータ転送コマンドが進行中ではないときにロードします cmd レジスタの data transfer expected ビット (data_expected) が 1 に設定されている場合 新しいコマンドは データ転送コマンドであり データ パスは 次のいずれかのアクションを開始します リード / ライト ビットの転送データ = 1 リード / ライト ビットの受信データ = 0 図 11 8 に示すように データ送信ステート マシンは データ ライト コマンドを受信したとき応答した後にデータ伝送の 2 つのクロック サイクルを開始します コマンド パスが応答エラーまたは応答の CRC エラーを検出しても発生します 応答が原因で応答タイムアウトのカードから受信されていない場合 データは送信されません cmd レジスタでの transfer mode ビット (transfer_mode) の値に応じて データ送信ステート マシンはストリームまたはブロック内のカード データ バス上にデータを入れます load_new_cmd, data_expected, Write Data & Block Transfer Data Tx Idle Stop Data Command Tx Data Block Stop Data Command Byte Count Remaining!= 0 Data Not Busy load_new_command, data_expected, Write Data & Stream Transfer Byte Count Remaining = 0 or Suspend/Stop Data Command Tx Data Stream Block Done Rx CRC Status

25 cmd レジスタの transfer_mode ビットが 1 に設定されている場合 転送はストリーム ライト データ転送となります データ パスは BIU からの FIFO バッファからデータを読み込み カード データ バスへのストリームに送信します FIFO バッファが空になった場合 データが FIFO バッファに使用可能になると カード クロックを停止して再始動します bytcnt レジスタが 0 にリセットされると 転送はオープン エンド ストリーム ライトのデータ転送となります このデータ転送時には データ パスは連続してホスト ソフトウェアが SD/SDIO STOP コマンドを発行するまでストリーム内のデータを送信します STOP コマンドのエンド ビットおよびデータのエンド ビットは 2 つのクロック サイクルに一致した場合 ストリーム データ転送は終了します bytcnt レジスタがゼロ以外の値が記述されている場合 または cmd レジスタの send_auto_stop ビットが 1 に設定されている場合 STOP コマンドの最後のビットストリーム ライト転送の最後のバイトが一致した後に発生したときに STOP コマンドは内部で生成され コマンド パスにロードされます また データ バイトがすべてカード バスに転送される前に ホストが STOP コマンドを出せば このデータ転送はさらに終了することができます また すべてのデータ バイトがカード バスに転送される前にホストは STOP コマンドを発生すると このデータ転送が終了させることができます cmdレジスタの transfer_mode ビットが 0 に設定されており bytcntレジスタの値は block_size レジスタ値に等しい場合 シングル ブロックのライト データ転送が発生します データ 送信ステート マシンは 内部で生成された 16 項 CRC (CRC-16) を含むバイト数がブロック サイズに等しいシングル ブロックでデータを送信します ctype レジスタが 1 ビット 4 ビット または 8 ビット データ転送用に設定されている場合 データはそれぞれ 1 4 または 8 のデータ ラインに送信されます また CRC-16 はそれぞれ 1 4 または 8 のデータ ラインに別々に生成し 送信されます シングル データ ブロックが送信された後 データ送信ステート マシンはカードから CRC ステータスを受信して BIU へのデータ転送を通知します これは rintsts レジスタの dto のビットが 1 に設定された場合に発生します 負の CRC ステータスがカードから受信した場合 データ パスがレジスタ rintsts で dcrc ビットを設定することにより BIU に対するデータの CRC エラーを通知します また CRC ステータスのスタート ビットは データ ブロックの終了後に 2 クロック サイクルで受信されない場合 CRC ステータス スタート ビット エラー (SBE) は rintsts レジスタの SBE ビットを設定することにより BIU に通知されます cmd レジスタの transfer_mode ビットが 0 に設定されて bytcnt レジスタの値が block_size のレジスタの値に等しくない場合 複数のブロックのライト データ転送が発生します データ送信ステート マシンは 内部で生成された CRC- 16 を含むブロック内のバイト数がブロック サイズと等しいブロック内のデータを送信します

26 ctype レジスタが 1 ビット 4 ビット または 8 ビット データ転送用に設定されている場合 データはそれぞれ 1 4 または 8 のデータ ラインに送信されます また CRC-16 はそれぞれ 1 4 または 8 のデータ ラインに別々に生成し 送信されます 1 データ ブロックが送信された後 データ送信ステート マシンがカードから CRC ステータスを受信ししす 残りのバイト数が 0 になった場合 BIU へのデータ パスは データ転送が完了したことを通知します これは rintsts レジスタの dto のビットが 1 に設定された場合に発生します 残りのデータ バイトがゼロより大きい場合 データ パス ステート マシンは 別のデータ ブロックの送信を開始します 負の CRC ステータスがカードから受信した場合 データ パスは rintsts レジスタに dcrc ビットを設定することにより BIU に対するデータ CRC エラーを通知し すべてのバイトが送信されるまで データ送信を継続します CRC ステータ ススタート ビットがデータ ブロックの終了後に 2 クロック サイクルで受信されない場合 CRC ステータス SBE は rintsts レジスタに ebe ビットを設定し データ転送が終了したことにより BIU に通知されます send_auto_stop ビットは cmd レジスタが 1 に設定されている場合 SD/SDIO STOP コマンドは 内部的に余分なバイトがカードに転送されていない最後のデータ ブロックの転送中に生成されます STOP コマンドのエンド ビットは最後のデータ ブロックの CRC ステータスのエンド ビットと一致しない場合があります カードのデータ幅のそれぞれ 1 ビット 4 ビット または 8 ビットのためにブロック サイズが より小さい場合 データはすべてのデータ送信ステート マシンは すべてのデータが転送されるときに終了します その場合には 内部で生成される STOP コマンドは コマンド パスにロードされます bytcnt がゼロの場合 ( ブロック サイズはゼロより大きくなければならない ) 転送は オープン エンドのブロック転送です データ転送のこのタイプのデータ送信ステート マシンは ホスト ソフトウェアが SD/SDIO STOP または STOP_TRANSMISSION(CMD12) コマンドを発行するまで ブロック ライト データ転送を継続します 図 11 9 に示されるように データ受信ステート マシンは コマンド パスが応答エラーや応答 CRC エラーを検出した場合でも データ リード コマンドの最後のビットの後にデータの 2 クロック サイクルを受信します 応答タイムアウトが発生するため 応答がカードから受信されていない場合 BIU は データ転送が完了したことを信号を受信しません コントローラによって送信されたコマンドがカードに対する不正なオペレーションのとき これは発生します これによって カードはリード データ転送を開始することを防ぎます

27 データがデータ タイムアウトの前に受信されない場合 データ パスは BIU へのデータ タイムアウトおよび実行されたデータ転送のエンドを示します cmd レジスタの transfer_mode ビットの値に基づいて データ受信ステート マシンは ストリームまたはブロック ( 複数可 ) のカード データ バスからデータを取得します load_new_cmd, data_expected, Read Data & Block Transfer Data Rx Idle Stop Data Command Rx Data Block Stop Data Command Byte Count Remaining!= 0 load_new_command, data_expected, Read Data & Stream Transfer Byte Count Remaining = 0 or Stop Data Command Rx Data Stream Block Done Read Wait cmd レジスタの transfer_mode ビットが 1 に設定されている場合 ストリーム リード データ転送が発生します このとき データ パスは カードからデータを受信し FIFO バッファに書き込まれます FIFO バッファがフルになった場合 カード クロックを停止して FIFO バッファが完全ではない場合に再起動します bytcnt レジスタが 0 に設定されている場合 オープン エンドのストリーム リード データ転送が発生します このデータ転送時には データ パスはホスト ソフトウェアがを SD/SDIO STOP コマンド発行するまで連続してストリーム内のデータを受信します ストリーム データ転送は STOP コマンドの最後のビットの後の 2 クロック サイクルを終了します bytcnt レジスタはゼロでない値が含まれている場合 そして cmd レジスタでの send_auto_stop ビット 1 に設定される場合 STOP コマンドは 内部的に生成され コマンド パスにロードされます このとき STOP コマンドのエンド ビットがストリーム データ転送が受信される最後のバイトの後に発生します すべてのデータ バイトがカードから受信される前に ホストがコマンド SD/SDIO STOP または STOP_TRANSMISSION(CMD12) を生成する場合 このデータ転送が終了することができます ctype レジスタは 1 ビット 4 ビット または 8 ビット データ転送に設定されている場合 データはそれぞれ 1 4 または 8 のデータ ラインから受信され CRC-16 は別々に生成し それぞれ 1 4 または 8 つのデータ ラインのためにチェックされます CRC-16 の不一致がある場合 データ パスは BIU へのデータの CRC エラーを通知します 受信エンド ビットが 1 でない場合 BIU は エンド ビット エラー (EBE) を受信します

28 cmd レジスタの transfer_mode ビットが 0 に設定されて bytcnt レジスタの値が block_size のレジスタの値と等しくない場合 転送は 複数ブロックのリード データ転送となります データ受信ステート マシンは 内部で生成された CRC-16 を含むブロック内のバイト数がブロック サイズに等しいブロック単位でデータを受信します ctype レジスタは 1 ビット 4 ビット または 8 ビット データ転送に設定されている場合 データはそれぞれ 1 または 8 のデータ ラインから受信され CRC- 16 は別々に生成し それぞれ 1 4 または 8 つのデータラインのためにチェックされます データ ブロックが受信された後 残りのバイト数がゼロになった場合 データ パスは BIU へのデータ転送を通知します 残りのデータバイトがゼロより大きい場合 データ パス ステート マシンは 別のデータ ブロックが受信されるようになります 受信されたデータ ブロックの CRC-16 は 内部で生成された CRC-16 と一致しない場合 BIU へのデータ CRC エラーとデータ受信はべてのバイトが送信されるまでデータ送信を継続します さらに 受信データ ブロックのエンドが 1 でない場合 データ パス信号のデータは CIU へのビット エラーを終了し データ受信ステート マシンはデータ受信を終了し データタイムアウトを待ち そして BIU にデータ転送が完了したことを通知します cmd レジスタの send_auto_stop ビットが 1 に設定されている場合 最後のデータ ブロックを転送する際に余分なバイトがカードから転送されていないと SD/SDIO STOP コマンドは 内部的に生成されます STOP コマンドのエンド ビットはまさに最後のデータ ブロックのエンド ビットと一致しない場合があります カードへのデータ転送のための要求されたブロック サイズは 1 ビット 4 ビット または 8 ビットのデータ転送モードはそれぞれ バイト未満の場合 データ送信ステート マシンは すべてのデータが転送されるとデータ転送を終了します その場合には 内部的に生成された STOP コマンドはコマンド パスにロードされます その後にカードから受信したデータは データ パスで無視されます bytcnt レジスタが 0( ブロック サイズはゼロより大きくなければならない ) の場合 転送はオープン エンドのブロック転送です このタイプのデータ転送の場合 データ受信ステート マシンは ブロック リードのデータ転送はホスト ソフトウェアが SD/SDIO STOP または STOP_TRANSMISSION(CMD12) コマンドを発行するまで続行します

29 コントローラは 内部 SD/SDIO STOP コマンドを生成し cmd レジスタの send_auto_stop ビットが 1 に設定されたコマンド パスにロードされます AUTO_STOP コマンドは MMC のためのストリーム リードまたはライト そして複数ブロックの読み出しまたは SD カード用の SD メモリ転送のためのリードまたはライトを使用して データ バイトの正確な数を送信するために役立ちます ソフトウェアは 表 に記載されている内容に応じて send_auto_stop ビットを設定する必要があります

30 以下のリストは AUTO_STOP コマンドのための条件について説明します

31 ゼロより大きいバイト数の MMC 用ストリーム リード データの最後のバイトがカードから読み出したときに STOP コマンドのエンド ビットが送信されるように また余分なデータバイトが受信されないように コントローラは 内部 STOP コマンドを生成して コマンド パスにロードします バイト数が 6(48 ビット ) よりも小さい場合 いくつかの余分なデータ バイトが送信され STOP コマンドのエンド ビットの前にカードから受信されます ゼロより大きいバイト数の MMC 用ストリーム ライト データの最後のバイトの送信したときに STOP コマンドのエンド ビットが送信されるように また余分なデータバイトが送信されないように コントローラは 内部 STOP コマンドを生成して コマンド パスにロードします バイト数は 6(48 ビット ) よりも小さい場合 データ パスは これらの条件を満たすために最後のデータを送信します ゼロより大きいバイト数の SD カード用複数ブロックのリード メモリ ブロック サイズが 4( シングル ビット データ バス ) 16(4 ビット データ バス ) または 32(8 ビット データ バス ) 未満の場合 すべてのバイトが読み込まれた後に AUTO_STOP コマンドはコマンド パスにロードされます それ以外の場合 STOP コマンドは 最後のデータ ブロックを受信した後に STOP コマンドのエンド ビットが送信されるようにコマンド パスにロードされます ゼロより大きいバイト数の SD カード用複数ブロックのライト メモリ ブロック サイズが 3( シングル ビット データ バス ) 12(4 ビット データ バス ) または 24(8 ビット データ バス ) 未満の場合 すべてのデータ ブロックが転送された後に AUTO_STOP コマンドは コマンド パスにロードされます それ以外の場合 STOP コマンドは CRC ステータスのエンド ビットが受信された後に STOP コマンドのエンド ビットが送信されるようにコマンド パスにロードされます auto-stop 中にホスト ソフトウェアのための注意事項自 AUTO_STOP コマンドが発行されるとき ホスト ソフトウェアはコントローラによって AUTO_STOP コマンドが送信されるまで そしてデータ転送が完了されるまでコントローラに新しいコマンドを発行してはいけません ホストが AUTO_STOP コマンドの進行中に新しいコマンドを発行する場合 データ転送中に新しいコマンドが送信され その応答を受信した後 AUTO_STOP コマンドが送信する場合があります これにより STOP コマンドの送信が遅延され 余分なデータ バイトを転送すること

32 ができます ストリーム ライトには 余分なデータ バイトはエラー データであり カード データが破損することがあります ホストがデータ転送が完了する前にデータ転送を終了する場合 SD/SDIO STOP または STOP_TRANSMISSION (CMD12) コマンドを発行することができます その場合には コントローラーが AUTO_STOP コマンドを生成しません いくつかの SD/SDIO データ以外の転送コマンド ( リードおよびライト コマンド以外 ) は データ パスを使用します 表 には コマンドとそのレジスタ セットアップ要件を示します

33 Cmd_index 0x1B=27 0x1E=30 0x2A=42 0x0D=13 0x16=22 0x33=51 Response_expect Response_length Check_response_crc Data_expected Read/write Transfer_mode Send_auto_stop Wait_prevdata_complete Stop_abort_cmd スタフ ビット 32 ビット ライト保護データ アドレス スタフ ビット スタフ ビット スタフ ビット スタフ ビット 16 4 Num_bytes (1) Num_bytes (1) (1) Num_bytes = ロック カードのデータ構造に従って指定されたバイト数 SD 仕様と MMC の仕様を参照してください

34 クロック コントロール ブロックは SD/MMC/CE-ATA カードに必要なさまざまなクロック周波数を提供します クロック コントロール ブロックは 別のカード クロック周波数を生成するために使用される 1 クロック ディバイダを持っています カード クロック周波数は次のクロック ctrl レジスタの設定に依存します

35 clkdiv レジスタ 内部クロック ディバイダは カードに必要なさまざまなクロック周波数を生成するために使用されます クロック ディバイダの分周比は clkdiv レジスタに書き込むことによって行います クロック ディバイダは 1 から 510 までのクロック分周係数を提供し 8 ビットの値です 値が 0 の場合 クロック ディバイダのバイパスを表し 値が 1 の場合は 2 分周を表し 値が 2 の場合 4 分周を表します clksrc レジスタ クロックはクロック ディバイダ 0 で分割したため このレジスタに 0 を設定します clkena レジスタ cclk_out カードの出力クロックは 次の条件の下でイネーブルまたはディセーブルすることができます clkena レジスタの cclk_enable ビットが 1 に設定されると cclk_out がイネーブルされ 0 に設定されるとディセーブルされます 低電力モードは clkena レジスタの cclk_low_power ビットを 1 に設定することによりイネーブルすることができます 低電力モードはカードの電源を節約するためにイネーブルされる場合 カードが少なくとも 8 カード クロック サイクルの間アイドル状態になったとき cclk_out 信号がディセーブルされます 低電力モードは 新しいコマンドがロードされたときにイネーブルされており コマンド パスが非アイドル状態になります 次の条件下では カード クロックが停止しているか またはディセーブルされます クロックは clkena レジスタに書き込むことによってディセーブルされることができます 低消費電力モードが選択される場合 またカードには 少なくとも 8 クロック サイクルの間アイドル状態になっている場合 FIFO バッファがフルの場合 そのとき FIFO バッファのオーバーフローを回避するために データ パスは カードからのデータを受け入れることができなくなり データ転送は不完全になります FIFO バッファが空の場合 FIFO バッファのアンダーフローを回避するために データ パスがカードに多くのデータを送信することができず データ転送は不完全になります 1 カード クロックは ホスト ソフトウェアが clkdiv と clksrc レジスタの値を変更する前に clkena レジスタを使ってディセーブルされる必要があります エラーは次のような状況で CIU 内でカード動作時に発生する可能性があります

36 応答タイムアウト これは タイムアウト レジスタのクロック サイクルの指定された数以内に応答スタート ビットと予想される応答を受信しません 応答 CRC エラー 応答が予想して チェック応答 CRC が要求されます 応答 CRC-7 は 内部で生成された CRC-7 と一致しません 応答エラー 応答送信ビットが 0 でない場合 コマンド インデックスは 送信コマンドのコマンド インデックスと一致しない または応答エンド ビットが 1 ではありません CRC ステータスなし ライト データ転送中 データ ブロックの終了ビットが発送された後 CRC ステータス スタートビットが 2 クロック サイクルに対して受信されない場合 データ パスは次のアクションを行ないます BIU への CRC ステータス エラーを示しません 一層のデータ転送を終了します BIU へのデータ転送が完了したことを示します 負の CRC ライト データ ブロックの後の受信した CRC ステータスが負の場合 ( つまり 0b010 ではない場合 ) データ パスは BIU へのデータの CRC エラーを通知し データ転送を継続します 空の FIFO バッファによるデータ飢餓 FIFO バッファは ライト データ送信中に空になった またはカード クロックが停止し FIFO バッファは クロック サイクルのデータ タイムアウト数の空のままである場合 データ パスは BIU とデータ パスにデータ飢餓 エラーを通知した場合 FIFO バッファ内のデータを待機し続けます データ タイムアウト リード データの転送中に データのスタート ビットがタイムアウト レジスタで指定されたクロック サイクル数の前に受信されない場合 データ パスは 以下のアクションを実行します BIU へのデータ タイムアウト エラーを示します 一層のデータ転送を終了します BIU へのデータ転送が完了したことを示します

37 データ SBE 4 ビットまたは 8 ビットのリード データ転送時には 全ビット データ ラインにスタート ビットがない場合 データ パスは BIU へのデータ SBE を示し データ タイムアウト ( それはデータ転送が修了した後に合図する ) を待ちます データ CRC エラー リード データ ブロック転送時には 受信した CRC-16 は 内部で生成された CRC-16 と一致しないと データ パスは BIU へのデータの CRC エラーを通知し データ転送を継続します データ EBE リード データ転送時には 受信したデータの最後のビットが 1 でない場合 データ パスは BIU への EBE を通知し さらにデータ転送を終了し BIU にデータ転送が終了したことを通知します FIFO バッファフルによるデータ飢餓 リード データ送信時 FIFO バッファがフルになったときに カード クロックは停止します FIFO バッファは クロック サイクルのデータ タイムアウト数の完全なままである場合 データ パスが rintsts レジスタでデータ飢餓 host timeout ビット (hto) を 1 に設定することにより BIU にデータ飢餓エラーを通知し データ パスは FIFO バッファが空になるまで待ちます SD/MMC コントローラのクロックは 表 に記載されています sdmmc_clk 入力 SD/MMC コントローラ CIU 用のクロック l4_mp_clk 入力 SD/MMC コントローラ BIU 用のクロック sdmmc_cclk_out 出力カード用の生成された出力クロック sdmmc_sample_clk 内部 カードからのコマンドとデータをサンプリングするために使用される sdmmc_clk の位相シフト クロック sdmmc_drv_clk ホールド タイムの要件要件を満たすためにカードにコマンドとデータ内部を駆動するコントローラ用 sdmmc_clk の位相シフト クロック sdmmc_clk_divided 内部 sdmmc_clk の分周 4 クロック

38 図 には コントローラへの各種クロックの接続を示します l4_mp_clk sdmmc_cclk_out sdmmc_clk Divide by 4 sdmmc_clk_divided Phase Shifter sdmmc_drv_clk SD/MMC Controller Core Phase Shifter sdmmc_sample_clk sdmmc_fb_clk_in シフタとコントローラに渡される前に クロック マネージャからの sdmmc_clk クロックは 4(sdmmc_clk_divided クロック ) によって分割されています シフタは sdmmc_drv_clk と sdmmc_sample_clk クロックを生成するために使用されます これらの位相シフタは および 315 度を含む最大 8 つの位相シフトまで提供します sdmmc_sample_clk クロックは 位相シフタからの出力によってドライブすることができます 位相シフトの度合いと sdmmc_sample_clk ソースの選択は システム マネージャで行われます 位相シフトを設定し sdmmc_sample_clk クロックのソースを選択する方法について詳しくは ページの クロックのセットアップ に参照してください コントローラーはカードにドライブされ sdmmc_cclk_out クロックを生成します sdmmc_cclk_out クロックの生成について詳しくは ページの クロック コントロール ブロック を参照してください SD/MMC コントローラが 1 つのリセット信号を持っています リセット マネージャはコールドまたはウォーム リセットで SD/MMC コントローラにこの信号をドライブします f 詳しくは Cyclone V デバイス ハンドブック Volume 3 の Reset Manager の章を参照してください

39 表 は SD/MMC コントローラのインタフェース信号の I/O ピンの使用を示しています sdmmc_cclk_out 1 力コントローラからカードへのクロック sdmmc_cmd 1 入力 / 力 カード コマンド sdmmc_pwren 1 力 外部デバイス パワー イネーブル sdmmc_data 8 入力 / 力カード データ この項では SD/MMC コントローラを初期化する方法について説明します 図 は SD/MMC コントローラの初期化フローを示しています コントローラへの電源とクロックが安定した後 コントローラ アクティブ Low のリセットがアサートされます リセット シーケンスは レジスタ FIFO バッファ ポインタ DMA インタフェース コントロール およびコントローラ内のステート マシンを初期化します Assert Active-Low Reset Enable Power to Card Set Interrupt Masks Enumerate Card Stack Set the Clock Source Assignments Set Other Controller Registers ソフトウェアは パワー オン リセット後に次のステップを実行する必要があります

40 1. カードへの電力供給をイネーブルする前に 電圧レギュレータの電圧設定が正しいことを確認します 2. 電源イネーブル レジスタ (pwren) に power enable ビット (power_enable) を 1 に設定することにより カードへの電源をイネーブルします 次のステップに進む前に 電源のランプアップ時間を待ちます 3. intmask レジスタ 0 に適切なビットをリセットすることにより 割り込みマスクを設定します 4. ctrl レジスタの int_enable ビットを 1 に設定します 1 アルテラでは 1 に int_enable ビットを設定する前に 保留中の割り込みをクリアするために rintsts レジスタに 0xFFFFFFFF を書き込むことを推奨します 5. カードの種類に応じてカード スタックを検出します ディスカバリーのためには SD/MMC/CE-ATA 基準に準拠する 400 khz のクロック周波数を制限する必要があります 詳細については ページの 列挙されたカード スタック に参照してください 6. クロック ソースの割り当てを設定します コントローラの clkdiv と clksrc レジスタを使用してカードの周波数を設定します 詳細については ページの クロックのセットアップ を参照してください 7. 次のような共通のレジスタとフィールドが初期化プロセス中に設定することができます : tmout レジスタの応答タイムアウト フィールド (response_timeout) 典型的な値は 0x64 になります tmout レジスタのデータ タイムアウト フィールド (data_timeout) 次の最高値 : 10 * N AC = 10 * ((TAAC * F OP ) + (100 * NSAC)) この場合 N AC = カード デバイスの総合アクセス時間 TAAC = データ アクセス時間の時間依存的要因 F OP = カード動作に使用されるカード クロック周波数 NSAC = データ アクセス タイムのワースト ケースのクロックのレート依存要因 ホスト FIFO バッファ レイテンシ オン リード : ホストがフル FIFO バッファから読み出しを開始する前の経過時間

41 オン ライト : ホストは空の FIFO バッファへの書き込みを開始する前の経過時間 Debounce counter レジスタ (debnce) 典型的なデバウンス値は 25 ms です FIFO スレッショルド ウォーターマーク レジスタ (fifoth) の TX watermark フィールド (tx_wmark) 通常 スレッショルド値は 512 に設定され FIFO バッファの深さの半分です fifoth レジスタの RX watermark(rx_wmark) フィールド 通常 スレッショルドは 511 に設定されています これらのレジスタは すべての SD/MMC/CE-ATA コマンドで変更する必要はありません SD/MMC/CE-ATA 仕様に従って典型的な値に設定します カード スタックは次のタスクを実行します 接続されているカードを発見します 接続したカード内の相対 Card Address Register (RCA) を設定します カード固有の情報を読み出します カード固有の情報は ローカルに格納されます コントローラに接続されているカードは MMC CE-ATA SD または SDIO(IO ONLY MEM ONLY と COMBO を含む ) カードであることができます 接続されているカードの種類を識別するには 次のディスカバリー シーケンスが必要です 1. ctype レジスタ内のカード幅 1 または 4 ビット (card_width2) およびカード幅 8 ビット (card_width1) フィールドを 0 にリセットします

42 2. SD MMC SDIO または SDIO-COMBO カードのタイプを識別します a. カードへの引数 0 で SD/SDIO IO_SEND_OP_COND(CMD5) コマンドを送信します b. コントローラ上の resp0 を読み出します IO_SEND_OP_COND コマンドに対する応答はカードがサポートしている電圧を提供します c. 引数に所望の電圧ウィンドウで IO_SEND_OP_COND コマンドを送信します このコマンドは 電圧ウィンドウを設定し カードが初期化状態を終了することができます d. resp0 のビット 27 をチェックします ビット 27 が 0 の場合 SDIO カードは ONLY IO です この場合 ステップ 5 に進みます ビット 27 が 1 の場合 カード タイプは SDIO COMBO です 次のステップに進みます 3. SDIO カード タイプが COMBO であるか または以前 IO_SEND_OP_COND コマンドから受信した応答がない場合にのみ このステップに進みます それ以外の場合 ステップ 5 に進みます a. 次の引数を使用して SD/SDIO SEND_IF_COND(CMD8) コマンドを送信します ビット [31:12] = 0x0( 予約ビット ) ビット [11:8] = 0x1( 電源電圧値 ) ビット [7:0] = 0xAA(SDIO Simplified Specification Version 2.00 または以降のバージョンに準拠した SD メモリ カードで優先のチェック パターン ) f ページの 参考資料 上で説明したように SDIO Simplified Specification Version 2.00 を参照してください b. 応答が以前の SEND_IF_COND コマンドに受信された場合 カードは D Specifications, Part 1, Physical Layer Simplified Specification Version 2.00 に準拠した SD High-Capacity をサポートしています 応答が受信されない場合 ステップ e に進みます c. 次の引数を使用して SD_SEND_OP_COND(ACMD41) コマンドを送信します ビット [31] = 0x0 ( 予約ビット ) ビット [30] = 0x1 ( 高容量ステータス ) ビット [29:25] = 0x0( 予約ビット ) ビット [24] = 0x1(S18R - 1.8V のための電圧スイッチングをサポートする ) ビット [23:0] = サポートされている電圧範囲 d. 応答が以前の SD_SEND_OP_COND コマンドに受信された場合 カードの種類は SDHC です そうでない場合 カードは MMC や CE-ATA となります それ以外の場合 次のステップをスキップして ステップ 5 に進みます e. 応答は初期の SEND_IF_COND コマンドに受信されない場合 カードは High Capacity SD2.0 をサポートしていません 次に GO_IDLE_STATE コマンドを発行して 引数を指定して SD_SEND_OP_COND コマンドを発行します

43 ビット [31] = 0x0 ( 予約ビット ) ビット [30] = 0x0( 高容量ステータス ) ビット [29:24] = 0x0( 予約ビット ) ビット [23:0] = サポートされている電圧範囲 f. 応答が以前の SD_SEND_OP_COND コマンドに受信された場合 カードは SD タイプとなります そうでない場合 カードは MMC や CE-ATA となります 1 High Capacity SD メモリ カードを初期化するために 前に最初の SD_SEND_OP_COND コマンドに SEND_IF_COND コマンドを発行する必要があります 次の条件のいずれかに該当するときは カードの SD_SEND_OP_COND コマンドの応答としてビジーを返します カードは その内部の初期化処理を実行します SEND_IF_COND コマンドは SD_SEND_OP_COND コマンドの前に発行されていません ACMD41 コマンドが発行されます コマンドの引数では Host Capacity Support(HCS) のビットは大容量 SD カードの場合 0 に設定されます 4. カードが CE-ATA1.1 CE-ATA1.0 または MMC デバイスのいずれかを判別するには 次のシーケンスを使用します a. カードは ATA モードを選択しようとする CE-ATA v1.1 のカード デバイスであるかどうかを確認します 外部カード中の EXT_CSD レジスタ ブロックのバイト 504(S_CMD_SET) を尋ねて SD/SDIO SEND_IF_COND コマンドを送信します ビット 4 が 1 に設定されている場合 カード デバイスは ATA モードをサポートしています SWITCH_FUNC(CMD6) コマンドを送信して EXT_CSD レジスタ スライス 191(CMD_SET) の ATA ビット ( ビット 4) を 1 に設定します このコマンドは ATA モードを選択して ATA コマンド セットをアクティブにします EXT_CSD レジスタのバイト 191 から読み戻すことによって 現在選択されているモードを確認することができます ステップ 5 に進みます カード デバイスが ATA モードをサポートしない場合 MMC カードまたは CE-ATA v1.0 のカードである場合があります ステップ b に進みます b. カードは CE-ATA1.0 カード デバイスまたは RW_REG コマンドを送信することにより MMC カード デバイスであることを確認します 応答が受信され 応答データに CE-ATA の署名が含まれている場合 カードは CE-ATA1.0 カード デバイスです そうでない場合 カードは MMC カード デバイスです 5. この時点で ソフトウェアは SD/SDHC SDIO または SDIO-COMBO カードのタイプを決定している場合があります この場合 発見されているタイプに応じてカード スタックを列挙する必要があります

44 6. 識別クロック レートの周波数にカード クロック ソースの周波数を 400 khz に設定します 次のディスカバリー コマンド シーケンスのいずれかを使用します SD カードや SDIO のメモリ セクションは 次の SD/SDIO コマンドシーケンスを送信します GO_IDLE_STATE SEND_IF_COND SD_SEND_OP_COND (ACMD41) ALL_SEND_CID (CMD2) SEND_RELATIVE_ADDR (CMD3) SDIO カードは 次のコマンド シーケンスを送信します IO_SEND_OP_COND. 関数カウントが有効の場合 SEND_RELATIVE_ADDR コマンドを送信します MMC は 次のコマンド シーケンスを送信します GO_IDLE_STATE SEND_OP_COND (CMD1) ALL_SEND_CID SEND_RELATIVE_ADDR 7. sdmmc_clk クロックを分周する clkdiv レジスタに値を書き込むことにより 発見された後 カード クロック周波数を変更することができます 次のリストでは さまざまな種類のカードの代表的なクロック周波数を示しています SD メモリ カードの 25 MHz MMC カード デバイスの 12.5 MHz フル スピード SDIO, 25 MHz ロー スピード SDIO, 400 khz SD/MMC コントローラの次のレジスタは ソフトウェアがカードの所望のクロック周波数を選択することができます : clksrc clkdiv clkena コントローラはアップデート クロック コマンドを受信したときに この項で説明するように これらのレジスタにロードします カード クロック周波数を変更するには 次のステップを実行します 1. クロックをディセーブルされる前に カードは以前のデータ コマンドを使用して ビジー状態でないことを確認します これを実行するには ステータス レジスタ (status) の data_busy ビットが 0 であることを確認します

45 2. カード クロック生成をディセーブルするには clkena レジスタの cclk_enable ビットを 0 にリセットします 3. clksrc レジスタを 0 にリセットします 4. cmd レジスタに次のビットを 1 に設定します update_clk_regs_only アップデート クロック コマンドを指定します wait_prvdata_complete 進行中のデータ転送が完了するまでクロック パラメータが変更されないことを保証します start_cmd コマンドを開始します 5. start_cmd と update_clk_regs_only ビットが 0 に変更されるまで待ちます クロックの変更が完了した割り込みはありません コントローラは コマンドの完了時に rintsts レジスタでの command_done ビットを設定しません それが既にキュー内の別のコマンドがある場合 コントローラは ハードウェアロック エラーを通知することがあります この場合 ステップ 4 に戻ります ハード ロック エラーに関する情報については ページの 割り込みとエラー処理 を参照してください 6. クロック マネージャ ペリフェラルの PLL グループ (perpllgrp) の enable レジスタ sdmmc_clk_enable ビットを 0 にリセットします 7. システム マネージャでの SDMMC コントローラ グループ (sdmmcgrp) のコントロール レジスタ (ctrl) では ドライブ クロック位相シフト セレクト (drvsel) およびサンプル クロックの位相シフト セレクト (smplsel) ビットを設定し 必要な位相シフト値を指定します 8. クロック マネージャ perpllgrp グループの Enable レジスタ内の sdmmc_clk_enable ビットを 1 に設定します 9. 必要なクロック周波数ディバイダの正しい値にコントローラの clkdiv レジスタを設定します 10. カード クロック生成をイネーブルするには clkena レジスタの cclk_enable ビットを 1 に設定します また カードが複数の 8 クロック サイクルの間アイドル状態のときに自動的に sdmmc_cclk_out クロックを停止し 低消費電力モードをイネーブルする clkena レジスタを使用することができます 次のリストは SD/MMC コントローラの様々な部分にあるリセットの効果を示しています

46 コントローラ リセット ctrl レジスタの controller_reset ビットを 1 に設定することにより コントローラーをリセットします コントローラー リセットは CIU とステート マシンおよび BIU-to-CIU インタフェースをリセットします このリセット ビットはセルフ クリアですので リセットを発行した後には このビットを 0 に更新するまで待ちます FIFO バッファ リセット ctrl レジスタの FIFO リセット ビット (fifo_reset) を 1 に設定することにより FIFO バッファをリセットします FIFO バッファ リセットは FIFO バッファ内の FIFO バッファ ポインタおよびカウンタをリセットします このリセット ビットはセルフ クリアですので リセットを発行した後には このビットを 0 に更新するまで待ちます DMA リセット ctrl レジスタの DMA リセット ビット (dma_reset) を 1 に設定することにより 内部 DMA コントローラ ロジックをリセットします それは 直ちに進行中の任意の DMA 転送を終了します このリセット ビットはセルフ クリアですので リセットを発行した後には このビットを 0 に更新するまで待ちます 1 DMA が DMA リセットを実行する前にアイドル状態であることを確認します それ以外の場合 L3 は相互接続は不定の状態に陥る可能性があります 最初に ctrl レジスタの controller_reset fifo_reset dma_reset と dma_reset ビットを設定し そして割り込みの結果をクリアするために 別のライトを使用して rintsts レジスタを 0 にリセットすることを推奨します ECC 付き FIFO バッファのデータを保護するには SD/MMC コントローラを持つ任意の動作を実行する前に ECC 機能をイネーブルする必要があります FIFO バッファ ECC 機能をイネーブルするには 次のステップを実行します 1. コントローラにコミットされたコマンドが存在しないことを確認します 2. FIFO バッファが初期化されていることを確認します すべての 1024 の FIFO バッファ位置に 0 を書き込むことで FIFO バッファを初期化します FIFO バッファが 0x200 から最大 FIFO バッファ サイズに任意のアドレスへの書き込み時には有効です 3. 以前に検出された ECC エラーをクリアするには システム マネージャの eccgrp グループ内の sdmmc レジスタで SDMMC RAM EC シングルとダブルの訂正可能なエラー割り込みステータス ビット (serrporta derrporta serrportb および derrportb) を 1 に設定します 4. ctrl レジスタの fifo_reset ビットを 1 に設定することによって FIFO バッファをリセットします このアクションによると FIFO バッファのポインタとカウンタがリセットされます このリセット ビットは自動的にクリアされるので リセットを発行した後 0 ビットが変化するまで待ちます 5. SD/MMC コントローラの FIFO バッファに ECC をイネーブルするには システム マネージャの eccgrp グループ内 SDMMC レジスタの en ビットを 1 に設定します

47 任意のデータ転送以外のコマンドを送信するには ソフトウェアが適切なパラメータを指定して cmd レジスタと cmdarg レジスタを書き込む必要があります これらの 2 つのレジスタを使用して コントローラがコマンドを形成し CMD ピンに送信します コントローラは rintsts レジスタのエラー ビットを介してコマンド応答でエラーを報告します 応答が受信されると ( エラー応答または有効な応答 ) コントローラが rintsts レジスタでの command_done ビットを 1 に設定します 短い応答は resp0 にコピーされていますが 長い応答はすべての 4 つの応答レジスタ (resp0 resp1 resp2 および resp3) にコピーされています 長い応答では resp3 のビット 31 は MSB を表わします また resp0 のビット 0 は LSB を表わします 基本とデータ転送以外のコマンドについては 次のステップを実行します 1. 適切なコマンドの引数パラメータで cmdarg レジスタに書き込みます ページの表 の設定で cmd をレジスタに書き込みます 3. コマンドを受け付けるようにコントローラを待ちます start_cmd ビットは コマンドが受け入れられるときに 0 にに変更されます コマンドがコントローラにロードされたときに次のアクションが発生します 前のコマンドが処理されていない場合 コントローラは実行のためにコマンドを受け入れ cmd レジスタの start_cmd ビットを 0 にリセットします 前のコマンドが処理されている場合 コントローラは コマンド バッファの新しいコマンドをロードします コントローラーが新しいコマンド ( すなわち コマンドは既に進行中の場合 ) をロードすることができない場合 2 番目のコマンドはバッファにあります また 3 番目のコマンドが試みられます そのとき コントローラはハードウェア ロック エラーを生成します 4. ハードウェア ロック エラーがあるかどうかを確認します 5. 完了するまでコマンドの実行を待ちます カードまたは応答タイムアウトからの応答を受信した後 コントローラは rintsts レジスタでの command_done ビットを 1 に設定します ソフトウェアは このビットをポーリングするか または生成された割り込み ( イネーブルされる場合 ) に応答することができます 6. 応答タイムアウト boot acknowledge received(bar) rcrc または re ビットが 1 に設定されることをチェックします ソフトウェアは これらのエラーによって提起される割り込みに応答するか または rintsts レジスタの re rcrc および bar ビットをポーリングすることができます 応答エラーが受信されない場合 応答が有効です 必要な場合 ソフトウェアが応答レジスタからの応答をコピーすることができます 1 コマンドが実行されている間 ソフトウェアはクロック パラメータを変更することはできません

48 データ転送コマンドは メモリ カードとコントローラ間のデータを転送します データ コマンドを発行するには コントローラがコマンド引数 合計データ サイズ およびブロック サイズを必要とします メモリ カードから ( またはメモリ カードに ) 転送されたデータはコントローラの FIFO バッファでバッファリングされます データ転送コマンドを発行する前に ソフトウェアは カードが使用されておらず 次のステップを実行して 転送状態にあることを確認する必要があります 1. SD/SDIO SEND_STATUS(CMD13) コマンドを発行します コントローラは コマンドに対する応答として カードのステータスを送信します 2. カードのビジー状態を確認します 3. カードがビジーでなくなるまで待ちます 4. カードの転送状態を確認します カードがスタンド バイ状態にある場合 SD/SDIO SELECT / DESELECT_CARD(CMD7) 転送状態に配置するようにコマンドを発行します 1 CE-ATA RW_BLK ライト転送時には MMC はビジー信号が最後のブロックの後にアサートされる場合があります CE-ATA カード デバイスの割り込みがディセーブルされる場合 ( カード デバイスの ATA コントロール レジスタ内の nien ビットが 1 に設定されている場合 ) カードが MMC BUSY を送信していても rintsts レジスタの dto ビットが 1 に設定されます ホストは CMD61 コマンドの後に ATA のビジー状態を確認するには CMD60 コマンドを発行することはできません 代わりに ホストは次のいずれかのアクションを実行する必要があります SEND_STATUS コマンドを発行し 新しい CMD60 コマンドを発行する前に MMC のビジー状態を確認する CMD39 コマンドを発行し 新しい CMD60 コマンドを発行する前に ATA のビジー状態を確認する データ転送コマンドの場合 ソフトウェアはそのカードにプログラムされているバス幅の ctype レジスタを設定する必要があります データ転送中に コントローラは 次の rintsts レジスタ ビットに反映される異なる条件のために割り込みを生成します 1. dto データ転送は 過剰または終端されています 応答タイムアウト エラーが発生した場合 コントローラは任意のデータ転送 データ転送を試行しなく Data Transfer Over ビットが設定されません 2. Transmit FIFO data request bit (txdr) データを送信するための FIFO バッファ スレッショルドに達した場合 適用可能な場合 ソフトウェアは FIFO バッファに データを書き込むことが期待されています 3. Receive FIFO data request bit (rxdr) FIFO バッファ スレッショルドのための受信データが到達されます ソフトウェアは FIFO バッファからデータを読み出すことが期待されています 4. hto FIFO バッファが送信中に空であることか または受信中にフルであることです ソフトウェアは空の状態のデータを書き込む または完全な状態のデータを読み出すことにより この状態を補正しない限り コントローラは データ転送を継続することはできません カードへのクロックが停止されます

49 5. bds カードがタイムアウト期間内にデータ送信していません 6. dcrc CRC エラーは データ受信時に発生しました 7. sbe スタート ビットは データ受信中に受信されていません 8. ebe エンド ビットはデータ受信中に受信しました または書き込み動作のために受信されていません CRC エラーは カードによって示されます 条件 6 7 および 8 は 受信したデータにエラーがあることを示しています 応答タイムアウトがある場合 データ転送は行われません シングル ブロックまたは複数のブロック リードを実装するには ソフトウェアは 以下のステップを実行します 1. bytcnt レジスタにバイト単位のデータ サイズを書き込みます マルチ ブロック リードの場合 bytcnt は ブロック サイズの倍数でなければなりません 2. blksiz レジスタにバイト単位のブロック サイズを書き込みます コントローラは データがサイズ blksiz のブロック内のカードから復帰することを期待しています 3. カードの遅延などのリード ラウンド トリップ遅延は sdmmc_clk_divided の半分より大きい場合 カード クロックがカードからホストへの転送されるデータのブロックの途中で停止しないようにするために card threshold control レジスタ (cardthrctl) に書き込みます 詳細については ページの カード リード スレッショルド を参照してください 1 card read threshold enable ビット (cardrdthren) が 0 の場合 ホスト システムは RX FIFO バッファが FIFO バッファに書き込まれるデータより速くレートで読み出されることを保証することによって RX FIFO バッファがリード データ転送中にフルにならないようにする必要があります それ以外の場合 オーバーフローが発生することがあります 4. データ リードの先頭データ アドレスで cmdarg レジスタを書き込みます 5. 表 に記載されているパラメータで cmd レジスタを書き込みます SD と MMC カードの場合 シングル ブロック リードのために SD/SDIO READ_SINGLE_BLOCK(CMD17) コマンドを使用して マルチ ブロック リードのために READ_MULTIPLE_BLOCK(CMD18) コマンドを使用します SDIO カードには 両方のシングル ブロックとマルチ ブロックの転送に IO_RW_EXTENDED (CMD53) コマンドを使用します cmd レジスタに書き込んだ後 コントローラは コマンドの実行を開始します コマンドをバスに送信されると Command Done が生成されます 6. ソフトウェアは rintsts レジスタでの dcrc bds sbe および ebe ビットでレポートされるをチェックする必要があります 必要な場合 ソフトウェアが SD/SDIO STOP コマンドを送信することにより データ転送を終了することができます