ハード・プロセッサ・システム (HPS)のテクニカル・リファランス・マニュアル (TRM) 、第12章：クワッドSPIフラッシュ・コントローラ

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1 November 2012 cv_ cv_ ハード プロセッサ システム (HPS) は シリアル NOR フラッシュデ バイスにアクセスするためにクワッドのシリアル ペリフェラル インタフェース (SPI) フラッシュ メモリ コントローラを提供しています クワッド SPI フラッシュ コントローラが同様に高性能デュアルおよびクワッド SPI フラッシュ デバイスの標準的な SPI フラッシュ デバイスをサポートしています クワッド SPI フラッシュ コントローラは Cadence Quad SPI Flash Controller(QSPI_FLASH_CTRL) に基づいています クワッド SPI フラッシュ コントローラは 次の機能をサポートします シングル デュアル およびクワッドの I/O コマンド 最大 108 MHz までのデバイスの周波数 ダイレクト アクセスと間接アクセス モード インダイレクトの転送のための外部ダイレクト メモリ アクセス (DMA) コントローラのサポート 設定可能な極性 位相 および遅延 プログラマブル書き込み保護された地域 インダイレクトの転送のためのエラー訂正コード (ECC) のロジックを持つローカル バッファリング 最大 4 つのデバイス execute-in-place (XIP) フラッシュ デバイス 2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Portions 2011 Cadence Design Systems, Inc. Used with permission. All rights reserved worldwide. Cadence and the Cadence logo are registered trademarks of Cadence Design Systems, Inc. All others are the property of their respective holders. ISO 9001:2008 Registered Subscribe

2 12 2 図 12 1 には クワッド SPI フラッシュ コントローラのブロック図を示します DMA Controller System Manager Quad SPI Flash Controller DMA Peripheral Request Interface ECC Signals SRAM DMA Peripheral Request Controller Indirect Access Controller SPI PHY TX FIFO Data Slave Interface Data Slave Controller Direct Access Controller Flash Command Generator RX FIFO SPI Flash Device Interface L3 Interconnect STIG CSRs SPI Control Logic Register Slave Interface L4 Peripheral Bus クワッド SPI コントローラには 以下のブロックおよびインタフェースで構成されています レジスタ スレーブ インタフェース コントロール レジスタとステータス レジスタ (CSR) にアクセスを提供するスレーブ インタフェース データ スレーブ コントローラ 次の機能を提供するスレーブ インタフェースおよびコントローラ レベル 3(L3) インタコネクトへ ( またはレベル 3(L3) インタコネクトから ) データ転送を実行する機能 着信アクセスを検証する機能 バイトまたはハーフ ワードのリオーダリングを実行する機能 書込み保護を実行する機能 直接と間接コントローラに転送要求を転送する機能

3 12 3 ダイレクト アクセス コントローラ フラッシュ メモリへのメモリ マップされたスレーブのダイレクト アクセスを提供する 間接アクセス コントローラ ローカル バッファリングおよびソフトウェア転送要求を介して フラッシュ メモリへの高性能のアクセスを提供する Software Triggered Instruction Generator(STIG) フラッシュ コマンド レジスタ (flashcmd) を介してフラッシュ コマンドを生成し フラッシュ メモリへの低レベル アクセスを提供する フラッシュ コマンドのジェネレータ 直接およびインダイレクトのアクセス コントローラまたは STIG からの命令に基づいてフラッシュ コマンドとアドレスの命令を生成する DMA ペリフェラル リクエスト コントローラ 外部 DMA コントローラと通信するための DMA のペリフェラル リクエスト インタフェースへの要求を発行する SPI PHY 外部 SPI フラッシュ デバイスにデータやコマンドをシリアルに転送します この項では クワッド SPI フラッシュ コントローラの機能を説明します 1 この項で使用される用語は 次の項で詳細に定義されます クワッド SPI フラッシュ コントローラは 動作モードを選択し データ転送用のデータ スレーブ インタフェースを設定するレジスタのスレーブ インタフェースを使用しています クワッド SPI フラッシュ コントローラは直接および間接アクセスのためにデータ スレーブ インタフェースを使用しています また STIG 動作および SPI レガシー モード アクセスのためにレジスタ スレーブ インタフェースを使用しています データ スレーブへのアクセスは 直接または間接的にアクセス コントローラに転送されます アクセス アドレスが設定されたインダイレクト アドレスの範囲内にある場合 アクセスが間接アクセス コントローラに送信されます クワッド SPI フラッシュ コントローラは 直接 間接 および SPI のレガシー モードのアクセスのためのデータ スレーブ インタフェースを使用しています これらのモードについて詳しくは 次の各項を参照してください データ スレーブは 32 ビット幅です バイト ハーフワード およびワード アクセスは許可されています ライト アクセスの場合は のみインクリメントバーストがサポートされており サイズのみ の転送 リード アクセスの場合は すべてのバーストタイプとサイズがサポートされています

4 12 4 クワッド SPI フラッシュ コントローラは クワッド SPI コンフィギュレーション レジスタを介しクワッド SPI コントローラを設定するために そして STIG で flashcmd レジスタを介してソフトウェア コントロールの下でフラッシュ メモリにアクセスするために レジスタのスレーブ インタフェースを使用しています ダイレクト アクセス モードで データ スレーブへのアクセスは フラッシュ メモリにコマンドを読み出しまたは書き込みがトリガされます ダイレクト アクセス モードを使用するには クワッド SPI コンフィギュレーション レジスタ (cfg)) のイネーブル ダイレクト アクセス コントローラ ビット (endiracc)) でダイレクト アクセス コントローラをイネーブルします 外部マスタ ( 例えばプロセッサ ) は データのスレーブ インタフェースにリードまたはライトとダイレクト アクセス コントローラをトリガします データ スレーブには フラッシュ デバイスに 1 MB のウィンドウを公開しています フラッシュ デバイス内の任意の 1MB の位置にこのウィンドウをリマッピングすることができます 図 12 2 は リマッピングの例を示しています Offsets 0x x Map to Offset 0x x Data Slave Access 1 MB Address Range Data Slave 0x Map to Offset 0 0x MB Flash Memory フラッシュ デバイスの他の 1MB の領域にアクセスするためのデータ スレーブをリマッピングするには アドレス リマッピングは cfg レジスタのイネーブル AHB アドレス リマッピング フィールド (enahbremap) にリマッピングできます すべての着信データ スレーブはリマッピング アドレス レジスタ (remapaddr) に指定されたオフセットのリマッピングをアクセスします 着信アドレスの 20 個の LSB は 1MB の領域をアクセスするために使用され 上位ビットは無視されます 1 クワッド SPI コントローラは接続されたフラッシュ メモリ スペースの外にあるアクセスに対して任意のエラー ステータスを発行しません

5 12 5 間接アクセス モードで フラッシュ データは一時的に SRAM のクワッド SPI コントローラ内にバッファされています ソフトウェアは レジスタ スレーブ インタフェースを介して間接アクセスをコントロールおよびトリガします コントローラは データ スレーブ インタフェースを介してデータを転送します インダイレクトのリード動作では フラッシュ メモリからデータを読み出し SRAM にデータを配置し データ スレーブ インタフェースを介して外部マスタにデータを転送します インダイレクト リード動作は 以下のレジスタによって制御されます Indirect read transfer register (indrd) Indirect read transfer watermark register (indrdwater) Indirect read transfer start address register (indrdstaddr) Indirect read transfer number bytes register (indrdcnt) Indirect address trigger register (indaddrtrig) これらのレジスタは インダイレクトのリード動作を発行する前に設定する必要があります 開始アドレスは indrdstaddr レジスタで定義されると フェッチされるバイト数の合計が indircnt レジスタで指定されている必要があります indrd レジスタのスタート インダイレクト リード ビット (start) に 1 を書き込むと 返されたデータを SRAM に移入するために フラッシュ メモリからのインダイレクトのリード動作をトリガーします SRAM にフラッシュ デバイスからデータを読み込むには 外部マスタは データ スレーブ インタフェースに 32 ビット リード トランザクションを発行します リード アクセスのアドレスはインダイレクト アドレスの範囲内になければなりません indaddrtrig レジスタを通じてインダイレクト アドレスを設定することができます 外部マスタがインダイレクト転送の最後のワードになるまで 32 ビット リードをみ発行することができます 最後のリードに転送を完了するために外部マスタが 32 ビット 16 ビット または 8 ビット リードを発行することができます 最後の転送で読み出すデータが 4 バイト未満の場合 外部マスタは 32 ビット リードを発行して クワッド SPI コントローラはゼロで応答データの上位ビットをパッドします 要求されたデータは データ スレーブ リードがクワッド SPI コントローラによって受信された時点で SRAM 内に存在すると仮定すると データは SRAM からフェッチされ リード バーストに対する応答は最小レイテンシで実現されます 要求されたデータは 直ちに SRAM 内存在しない場合 データが SRAM にフラッシュ メモリから読み込まれるまで データ スレーブ インタフェースは待ち状態になります 外部マスタでデータが SRAM から読み出された後は クワッド SPI コントローラは SRAM に関連付けられたリソースを解放します SRAM がフルになった場合 SPI インタフェースは SRAM 内でスペースが使用可能になるまでバックプレッシャされています クワッド SPI コントローラは 現在のリード バーストを完了して SRAM を解放するまで待って 前のバーストが終了されたアドレスで新しいリード バーストを発行します また プロセッサは SRAM からデータをフェッチするときを制御する SRAM フィル レジスタ (sramfill) の SRAM フィル レベルを使用することができます

6 12 6 もうひとつの代替は indrdwater レジスタに設定する SRAM フィル レベルのウォーターマークを使用することです SRAM のフィル レベルがウォーターマーク レベルを通過すると インダイレクト転送のウォーターマーク割り込みが発生します indrdwater レジスタにゼロを書き込むことによって ウォーターマーク機能をディセーブルできます クワッド SPI コントローラによって読み込まれ SRAM に配置されたデータの最後のバイトは ウォーターマーク レベルがゼロより大きい場合 インダイレクト転送のウォーターマーク割り込みが実際の SRAM フィル レベルがウォーターマークを上回っていない場合でも発生します リード アクセスのアドレスが間接トリガー アドレスの範囲外である場合 次のいずれかのアクションが発生します ダイレクト アクセス モードがイネーブルされる場合 読み出しはダイレクト アクセス モードを使用します ダイレクト アクセス モードがイネーブルされる場合 スレーブがマスタを要求しにエラーを返します indrd レジスタのキャンセル インダイレクト リード ビット (cancel) を 1 に設定することでインダイレクトの動作を取り消すことができます 詳細については ページの インダイレクト リード動作 に参照してください インダイレクトのライト動作は SRAM からフラッシュ メモリにデータをプログラムします インダイレクトのライト動作は 以下のレジスタによって制御されます Indirect write transfer register (indwr) Indirect write transfer watermark register (indwrwater) Indirect write transfer start address register (indwrstaddr) Indirect write transfer number bytes register (indwrcnt) indaddrtrig レジスタ これらのレジスタは インダイレクトのライト動作を発行する前に設定する必要があります 開始アドレスは indwrstaddr レジスタで定義される必要があります また 書き込まれるバイトの総数は indwrcnt レジスタで指定されている必要があります indwr レジスタのスタート インダイレクトのライト ビット (start) は フラッシュ メモリに SRAM からのインダイレクトのライト動作をトリガします フラッシュ デバイスに SRAM からのデータを書き込むために 外部マスタはデータ スレーブに 32 ビットのライト トランザクションを発行します ライト アクセスのアドレスはインダイレクト アドレスの範囲内になければなりません indaddrtrig レジスタを通じてインダイレクト アドレスを設定することができます 外部マスタはインダイレクト転送の最後のワードまで 32 ビット ライトを発行することができます 最後のライトでは 外部マスタは転送を完了するために 32 ビット 16 ビット または 8 ビット ライトを発行することができます 最後の転送に書き込むデータは 4 バイト未満の場合 外部マスタは 32 ビット ライトを発行することができます そして クワッド SPI コントローラは余分なバイトを破棄します

7 12 7 SRAM のサイズは クワッド SPI コントローラが外部マスタから受信できるデータの量を制限することができます SRAM がライト アクセスの時点でフルになっていない場合 データは最小レイテンシで SRAM にプッシュされます 外部マスタが SRAM が受け可能なより多くの SRAM にデータをプッシュすると クワッド SPI コントローラはウェイト ステートとの外部マスタをバックプレッシャーします SRAM のリソースがフラッシュ メモリに SRAM からのデータをプッシュすることで解放されたときに SRAM は外部マスタからのデータを受信するができます SRAM はフラッシュ ページのサイズより大きい または同じバイト数がある場合 または SRAM が現在のインダイレクト転送のすべての残りのバイトを保持する場合 クワッド SPI コントローラはフラッシュ メモリへのライト動作を開始します また SRAM に多くのデータを書き込むタイミングを制御するために sramfill レジスタ内のプロセッサは SRAM のフィル レベルを使用することができます また indwrwater レジスタで SRAM のフィル レベルのウォーターマークを設定することができます SRAM のフィル レベルがウォーターマーク レベル以下にある場合 インダイレクト転送ウォーターマーク割り込みは SRAM にデータの次のページを書き込むようにソフトウェアに指示するために生成されます SRAM がデータのフル フラッシュ ページが含まれているときだけクワッド SPI コントローラがフラッシュ メモリに non-end-of-data ライトを開始するので システムのストールを回避するために ウォーターマーク レベルの値を 1 より大きいフラッシュ ページに設定する必要があります indwrwater レジスタにゼロを入力することによって ウォーターマーク機能をディセーブルことができます ライト アクセスのアドレスがインダイレクト トリガ アドレスの範囲外である場合 次のいずれかのことが発生します ダイレクト アクセス モードがイネーブルされると 書き込みは ダイレクト アクセス モードを使用します ダイレクト アクセス モードがディセーブルされる場合 スレーブが要求マスタにエラーを返します indwr レジスタのキャンセル インダイレクト ライト ビット (cancel) を 1 に設定することにより インダイレクトの動作を取り消すことができます 詳細については ページの 間接ライト動作 に参照してください 短い連続で indrd または indwr レジスタの start ビットを 2 回トリガすることにより 一度に 2 つのインダイレクト動作をトリガすることが可能である 最初の動作の進行中に第二動作がトリガされることがあります 例えば インダイレクトのライト動作の進行中に ソフトウェアは動作をインダイレクト リードまたはライトをトリガすることができます ソフトウェアは 各転送動作をトリガする前に対応するスタート レジスタとカウント レジスタを正しく設定する必要があります このアプローチは 第 1 回目のインダイレクト動作の完了および第 2 回目動作のスタートとの間の短いターンアラウンド タイムを可能にします 2 つの動作以上をキューにするとインダイレクト リードのリジェクト割り込みを生成します

8 12 8 SRAM のローカル メモリ バッファは 128 経由の 32 ビット ( 総数 512 バイト ) のメモリでであり ECC のためのサポートが含まれています ECC ロジックは シングル ビットの訂正可能なエラーが検出されたとき ( また補正されたとき ) およびダブル ビット訂正不可能なエラーが検出されたときにシステム マネージャに通知するために出力を提供します ECC ロジックは テストのために シングルおよびダブル ビット エラーの注入を可能にします f 詳細は Cyclone V デバイス ハンドブック Volume 3 の System Manager の章を参照してください SRAM は 2 つのパーティションがあります : インダイレクトのリード動作のための上部パーティション およびインダイレクトのライト動作のための下部パーティション パーティションのサイズは 32 ビットのワード サイズに基づいて SRAM のパーティション レジスタ (srampart) で指定されています たとえば ストレージの 4 バイトを指定するには 値の 1 を入力してください インダイレクトのリード パーティションのサイズ フィールド (ADDR) に書き込まれた値は インダイレクト リードの動作用に予約されたエントリの数を定義します 例えば 32 (0x20) の値を入力して 128 エントリ SRAM をリードの使用率に 32 エントリ (25%) そしてライトの使用率に 96 エントリ (75%) にパーティションします バースト リクエストで指定されたバイト数によってバイトの総数を分割すること そしてシングル要求でバイト数で残りを分割することにより DMA のペリフェラル リクエスト コントローラは DMA バーストとシングル要求の数に転送されるデータの総量を分割します DMA のペリフェラル リクエスト インタフェースは 2 つがあります : インダイレクト リード用とインダイレクト ライト用です DMA のペリフェラル リクエスト コントローラは 2 つの DMA リクエストのタイプ ( シングルまたはバースト ) を外部 DMA に発行できます シングルまたはバースト リクエストのためのバイト数は DMA ペリフェラル レジスタ (dmaper ) のシングル バイト (numsglreqbytes) およびバースト バイト (numburstreqbytes) フィールドの数で指定されています バースト リクエストで指定されたバイト数によってバイトの総数を分割すること そしてシングル要求でバイト数で残りを分割することにより DMA のペリフェラル リクエスト コントローラは DMA バーストとシングル要求の数に転送されるデータの総量を分割します 1 DMA コントローラをプログラミングする場合 バースト リクエスト サイズは急速にオーバーフローまたはアンダーフロー状態にならないようにクワッド SPI コントローラで設定されたバースト リクエストサイズと一致する必要があります

9 12 9 インダイレクト リードの場合 データがフラッシュ メモリーから検索され そして SRAM に書き込まれた後 DMA のペリフェラル リクエスト コントローラは単に DMA リクエストを発行します 発行されるレートでは DMA 要求がウォーターマーク レベルによって異なります indrdwater レジスタは DMA のペリフェラル リクエスト コントローラが DMA 要求を発行することができるバイト数で最小のフィル レベルを定義します この数値が高いほど 外部 DMA がデータを移動する前に より多くのデータが SRAM 内にバッファリングされている必要があります SRAM のフィル レベルがウォーターマーク レベルを通過すると 転送ウォーターマーク達成割り込みが生成されます 例えば 以下の条件を考慮してください 間接モードを使用する読み込まれるデータの総量は 256 バイト SRAM のウォーターマーク レベルが 128 バイトに設定されている ソフトウェアは 64 バイトまでのバースト タイプの転送サイズを設定する これらの条件下で DMA のペリフェラル リクエスト コントローラは SRAM フィル レベルが 128 バイト ( ウォーターマーク レベル ) を渡す最初の DMA バースト リクエストを発行します バースト タイプの要求を実行するための SRAM 内に十分なデータがある限り DMA ペリフェラル リクエスト コントローラが連続した DMA バースト リクエストをトリガします この例で DMA のペリフェラル リクエスト コントローラは 128 バイトの合計を転送するには 少なくとも 2 つの連続した DMA バースト リクエストを発行できます SRAM 内に十分なデータがある場合 DMA のペリフェラル リクエスト コントローラは第 3 目の DMA バーストを直ちに要求します それ以外の場合 DMA のペリフェラル リクエスト コントローラーは SRAM フィル レベルが次のバースト リクエストを引き起こすために再びウォーターマーク レベルを超えるまで待ちます ウォーターマーク レベルがトリガされると 全体のトランザクションを完了するために 第 3 および第 4 のバースト リクエストを実行するための SRAM 内の十分なデータがあります インダイレクト ライトでは 全てのインダイレクト ライト トランスファーが最後まで転送がトリガーし続き その直後に DMA のペリフェラル リクエスト コントローラーは DMA リクエストを発行します DMA 要求が発行されるレートでは ウォーターマーク レベルによって異なります indwrwater レジスタは コントローラが最初の DMA バーストまたはシングル リクエストを発行できるバイト数で最大フィル レベルを定義します SRAM のフィル レベルがウォーターマーク レベル以下になると 転送ウォーターマーク達成割り込みが生成されます SRAM でのデータの一つのフラッシュ ページがある場合 クワッド SPI コントローラは SRAM からフラッシュ メモリにライト動作を開始します ソフトウェアは CFG レジスタの endma フィールドで DMA のペリフェラル リクエスト インタフェースをイネーブルすることができます DMA 以外のマスタはインダイレクトの動作のためのデータ転送を実行する場合 DMA のペリフェラル リクエスト インタフェースをイネーブルする必要があります デフォルトでは インダイレクトのウォーターマーク レジスタはゼロに設定され その DMA のペリフェラル リクエスト コントローラは すぐに DMA リクエストを発行できることを意味します f HPS の DMA コントローラについて詳しくは Cyclone V デバイス ハンドブック Volume 3 の DMA Controller の章を参照してください

10 12 10 STIG は ソフトウェアのフラッシュ デバイス レジスタにダイレクト アクセスするためのメソッドを提供します flashcmd レジスタは フラッシュ デバイスに対して発行されるコマンドを定義するには 次のパラメータを使用します Instruction opcode Number of address bytes Number of dummy bytes Number of write data bytes Write data Number of read data bytes アドレスがフラッシュ コマンド アドレス レジスタ (flashcmdaddr) によって指定されます これらの設定が指定されていると そのソフトウェアは flashcmd レジスタのコマンド フィールド (execcmd) を実行し flashcmd レジスタのコマンド実行ステータス ビット (cmdexecstat) をポーリングすることにより その完了を待って コマンドをトリガすることができます 最大 8 つのデータ バイトは コマンドごとにフラッシュ コマンド リード データ下位 (flashcmdrddatalo) およびフラッシュ コマンド リード データ上位 (flashcmdrddataup) レジスタから読み出し またはコマンドごとにフラッシュ コマンド データ下位 (flashcmdwrdatalo) およびフラッシュ コマンド ライト データ上位 (flashcmdwrdataup) レジスタに書き込むことがあります STIG を通じて発行されたコマンドは 他のすべてのリード アクセスよりも高い優先順位を持っているため ダイレクトまたはインダイレクトのコントローラによって要求されるすべてのリード コマンドを中断します しかし STIG は ダイレクトまたはインダイレクトのアクセス コントローラを介して発行されている可能性があり ライト シーケンスが中断されることはありません これらのケースでは 動作が完了したことを示す flashcmd レジスタの cmdexecstat ビットのために長い時間がかかる場合があります 1 アルテラは フラッシュ デバイスのレジスタにアクセスし 消去動作を実行するために STIG の代わりに SPI のレガシー モードを使用することを推奨します SPI のレガシー モードで ソフトウェアがダイレクト インダイレクト および STIG コントローラをバイパスして 直接的に内部 TX FIFO および RX FIFO バッファにアクセスすることができます ソフトウェアは レガシー モードがイネーブルされる一方 データ スレーブによって任意のアドレスに任意の値を書き込むことにより TX FIFO および RX FIFO バッファにアクセスします cfg レジスタのレガシー IP モード イネーブル ビット (enlegacyip) を使用してレガシー モードをイネーブルすることができます

11 12 11 レガシー モードでは ユーザーがフラッシュ デバイスに任意のフラッシュ命令を発行することができますが 効果的に FIFO バッファのフィル レベルを管理するために多いソフトウェアのオーバーヘッドを課しています チップ セレクトがイネーブルされるときに レガシー SPI モードは本質的に双方向で データが連続的に両方向に転送されます ドライバがフラッシュ デバイスからデータを読み込む必要がある場合 ダミー データはチップ セレクトがアクティブのまま ( またライト トランザクションに対しても同じ ) に書き込まれる必要があります たとえば 3 つのアドレス バイトを持つフラッシュ デバイスに 4 バイトの基本的なリードを実行するために ソフトウェアは TX FIFO バッファに 8 バイトの合計を書き込むする必要があります 最初のバイトは命令オペコードとなり 次の 3 バイトはアドレスであります そして 最後の 4 バイトは リード データがリターンされている間 チップ セレクトがアクティブに保証するためのダミー データです 同様に 8 バイトは TX FIFO バッファに書き込まれているため ソフトウェアは RX FIFO バッファにリターンされる 8 バイトを想定する必要があります この最初の 4 バイトは 最終の 4 バイトにデバイスから読み出されたデータを保持させておいて廃棄されます それぞれの TX FIFO および RX FIFO バッファは 4 バイトの深さがあるので ソフトウェアは TX FIFO バッファがアンダーフローしないように そして RX FIFO バッファがオーバーフローしないように FIFO バッファのレベルを維持することが必要です 割り込みは フィル レベルが TX スレッショルド レジスタ (txtresh) および RX スレッショルド レジスタ (rxtresh) を使用して構成可能なウォーターマーク レベルを達成することを示すために用意されています リード アクセスおよびライト アクセスで ソフトウェアはデバイス リード命令レジスタ (devrd) およびデバイス ライト命令レジスタ (devwr) を初期化する必要があります これらのレジスタは 命令タイプと同様に使用される命令オペコードを初期化するためのフィールドが含まれております また アドレスとデータ転送のために シングル デュアル またはクワッドのピンを使用する命令も含まれています クワッド SPI コントローラがリセット状態から動作可能なことを確認するには オペコード レジスタはシングル I/O フラッシュ デバイスに準拠するオペコードにリセットします クワッド SPI フラッシュ コントローラは リードおよびライトの両方の命令転送幅を設定する devrd レジスタの命令転送幅フィールド (instwidth) を使用します devwr レジスタには instwidth フィールドはありません アドレスとデータ タイプが指示タイプに基づくので 命令のタイプはデュアルまたはクワッド モードに設定されている場合 両方のレジスタのアドレス転送幅 (addrwidth) およびデータ転送幅 (datawidth) フィールドが冗長化されています したがって ソフトウェアは オペコード アドレス およびデータが 2 つまたは 4 つのレーン上で送信され もっとまれなフラッシュ命令をサポートすることができます ほとんどの命令では

12 12 12 オペコードは デュアルとクワッド命令でもフラッシュ デバイスにシリアルで送信されています 2 つまたは 4 つのレーン上にオペコードを送信可能な命令をサポートするフラッシュ デバイスの一つは Micron N25Q128 です 参考のために 表 12 1 には ソフトウェアが Micron N25Q128 デバイスにサポートされた個々の特定のリードおよびライト命令のクワッド SPI コントローラの構成する方法を示します Read Fast read Dual output fast read (DOFR) Dual I/O fast read (DIOFR) Quad output fast read (QOFR) Quad I/O fast read (QIOFR) Dual command fast read (DCFR) 任意の値 任意の値 Quad command fast read (QCFR) 任意の値 任意の値 Page program Dual input fast program (DIFP) Dual input extended fast program (DIEFP) Quad input fast program (QIFP) Quad input extended fast program (QIEFP) Dual command fast program (DCFP) 任意の値 任意の値 Quad command fast program (QCFP) 任意の値 任意の値 フラッシュ デバイスが XIP モードをサポートすると クワッド SPI コントローラも XIP モードをサポートしています フラッシュ デバイスに応じて XIP のモードでは コマンド オーバーヘッドを低減し 読み出し専用モードでのフラッシュ デバイスを置きます クワッド SPI コントローラはモード ビットを送信することによって XIP モードを開始するには フラッシュ デバイスに指示する必要があります cfg レジスタの enter XIP mode on next read bit (enterxipnextrd) は 1 に設定される場合 クワッド SPI コントローラとフラッシュ デバイスは 次の読み出し命令に XIP モードを開始することができます cfg レジスタの enter XIP mode immediately bit(enterxipimm) は 1 に設定される場合 クワッド SPI コントローラおよびフラッシュ デバイスは直ちに XIP モードを開始します

13 12 13 CFG レジスタの enterxipnextrd または enterxipimm ビットを 0 に設定すると クワッド SPI コントローラおよびフラッシュ デバイスは次の読み出し命令での XIP モードを終了します 詳細については ページの XIP モードの動作 を参照してください フラッシュ デバイスの特定の領域の書き込みを保護するためにコントローラをプログラムすることができます 保護された領域は 開始と終了のブロックで指定されたブロックの集合として定義されます 保護されたフラッシュ領域のメモリに書き込むと エラーが生成され 割り込みをトリガします device size register(devsz) の bytes per block field(bytespersubsector) の数を介してブロックごとのバイト数を指定することにより ブロック サイズを定義します lower write protection register(lowwrprot) は保護された領域内の最初のフラッシュ ブロックを指定します upper write protection register(uppwrprot) は保護された領域の最後のフラッシュ ブロックを指定します ライト プロテクトは write protection register(wrprot) の write protection enable bit (en) は 保護をイネーブルとディセーブルします wrprot レジスタの write protection inversion bit(inv) は lowwrprt と uppwrprt で指定された領域が保護されずに その領域外のすべてのフラッシュ メモリが保護されているので 保護の定義を反転させます クワッド SPI フラッシュ コントローラは 以前のアクセスと現在のアクセスを比較することによって データのスレーブ インタフェースにシーケンシャル アクセスを検出します 以下の条件を満たす場合 シーケンシャル アクセスとなります 現在のアクセスのアドレスはシーケンシャルに前のアクセスのアドレスが続きます 現在のアクセスの方向は ( リードまたはライト ) は前回のアクセスと同じです 現在のアクセスのサイズ ( バイト ハーフワード またはワード ) は 以前のアクセスと同じです シーケンシャルではないアクセスが検出された場合 フラッシュ デバイスへのシーケンシャル アクセスが終了し 新たなシーケンシャル アクセスが開始されます アルテラは シーケンシャルにデータのスレーブにアクセスすることを推奨します シーケンシャル アクセスは より少ないコマンド オーバーヘッドがあるので データのスループットを増加することができます クワッド SPI コントローラに 2 つのクロック入力 (l4_mp_clk と qspi_clk) と 1 つのクロック出力 (sclk_out) があります クワッド SPI フラッシュ コントローラは クロック データ スレーブ転送およびレジスタ スレーブ アクセスをクロックするために l4_mp_clk を使用します qspi_clk クロックはクワッド SPI コントローラ用のレファランス クロックであり データをシリアライズして外部の SPI インタフェースを駆動するために使用されています sclk_out クロックが接続されたフラッシュ デバイス用のクロック ソースです

14 12 14 qspi_clk クロックは l4_mp_clk の 2 倍より大きくなければなりません sclk_out クロックは cfg レジスタの the baud rate divisor field(bauddiv) による qspi_clk クロックを分周することによって導出されます f 詳細については Cyclone V デバイス ハンドブック Volume 3 の Clock Manager の章を参照してください クワッド SPI コントローラへの入力として single reset signal(qspi_flash_rst_n) が提供されています リセット マネージャはコールドまたはウォーム リセット時に信号を駆動します f 詳細については Cyclone V デバイス ハンドブック Volume 3 の Reset Manager の章を参照してください すべての割り込み要因は シングル レベル センシティブの active-high interrupt (qspi_intr_in) を作成するために結合されます ソフトウェアは interrupt status register(irqstat) を読み込むことにより 割り込みの原因を判別することができます デフォルトの設定では ソフトウェアが割り込みステータ スレジスタに書き込む場合 割り込みソースがクリアされます 割り込みは interrupt mask register (irqmask) を介して個別にマスクできます 表 12 2 には irqstat レジスタの割り込みソースが一覧表示されます アンダーフローが検出される インダイレクト動作が完了される インダイレクト リード リジェクト 保護された領域のライト攻撃 0 の場合 何アンダーフローが検出されていません 1 の場合 データはスレーブ ライト データが遅すぎるが供給されています 要求されたライト動作維持するための供給されているデータ スレーブ ライト データが遅すぎると この状況が発生する可能性があります このビットは システム リセットによってのみリセットされ レジスタに書き込まれている場合にのみゼロにクリアされます コントローラは トリガされたインダイレクト動作を完了しています コントローラは トリガされたインダイレクト動作を完了しています インダイレクト動作が要求されましたが 2 つのインダイレクトの動作は キューに既に実行されているので 受け入れられません保護された領域へのライトが試みと拒否されました

15 12 15 不正なデータ スレーブ アクセスが検出される 転送透ウォーターマークは達成される オーバーフローが受信される TX FIFO がフルではない TX FIFO がフル RX FIFO が空ではない RX FIFO がフル イダイレクト リード パーティションオーバーフロー 不正なデータ スレーブ アクセスが検出されました データ スレーブのラッピング バーストとスプリットのリトライ アクセスは この割り込みが発生することがあります これは通常 FPGA ファブリック内のソフト マスタがサポートされていない方法で HPS をアクセスしようとしている指標です インダイレクト転送ウォーターマーク レベルに達成しました この条件は レガシー SPI モードにのみ発生します 0 のとき オーバーフローが検出されていませんが 1 のとき RX FIFO バッファへのオーバーフローが発生しました このビットは システム リセットによってのみリセットされ このレジスタの書き込みの場合にのみゼロにクリアされます レジスタが読み出されるときに RX FIFO バッファへの新しいライトが同時に発生した場合 このフラグが 1 に設定されたままです この条件は レガシー SPI モードで発生します 0 の場合 TX FIFO バッファはフルですが 1 の場合 TX FIFO バッファはフルではありません この条件は レガシー SPI モードで発生します 0 の場合 TX FIFO バッファはフルではありませんが 1 の場合 TX FIFO バッファはフルです この条件は レガシー SPI モードで発生します 0 の場合 RX FIFO バッファが空ですが 1 の場合 RX FIFO バッファが空ではありません この条件は レガシー SPI モードで発生します 0 の場合 RX FIFO バッファはフルではありませんが 1 の場合 RX FIFO バッファはフルです SRAM のインダイレクト リード パーティションが完全かつ即時にインダイレクトの動作を完了できません クワッド SPI コントローラは最大 4 外部クワッド SPI フラッシュ デバイスをコントロールするように 4 チップ セレクト出力を提供します デバイスがシングル デュアル またはクアッド動作モードで使用されることに応じて 出力は 異なる目的を果たします 表 12 3 は 各動作モードのクワッド SPI コントローラ インタフェース信号の I/O ピンの使用を示しています シングル 出力 データ出力 0 data[0] デュアル またはクアッド 双方向 データ I/O 0

16 12 16 data[1] data[2] data[3] ss_n[0] シングル 入力 データ出力 0 デュアル またはクアッド 双方向 データ I/O 1 シングル またはデュアル 出力 アクティブ Low ライト保護 クアッド 双方向 データ I/O 2 シングル デュアル またはクアッド 双方向データ I/O 3 ss_n[1] シングル デュア アクティブ Low スレーブ セレクト 1 ss_n[2] ル またはクアッ 出力 アクティブ Low スレーブ セレクト 2 ss_n[3] ド アクティブ Low スレーブ セレクト 3 sclk アクティブ Low スレーブ セレクト 0 シリアル クロック この項では クワッド SPI コントローラ用のプログラミング モデルについて説明します 次のステップでは クワッド SPI コントローラの設定方法について説明します 1. 保留中の動作が完了するまで待ちます 2. cfg レジスタのクワッド SPI イネーブル フィールド (en) を備えたクワッド SPI コントローラをディセーブルします 3. ダイレクトおよびインダイレクトのライトとリードに使用する命令タイプを持つ devrd レジスタの instwidth フィールドを更新します 4. devrd レジスタの mode bit enable bit(enmodebits) がイネーブルされる場合 モード レジスタ (modebit) を更新します 5. 必要に応じ devsz レジスタを更新します このレジスタの一部またはすべてが初期化後にアップデートされている可能性があります アドレス バイト数のリードおよびライトを実行するために必要なキー コンフィギュレーションです ページあたりのバイト数は すべてのライトを実行するために必要です ライトの保護機能を使用する場合 デバイスのブロックごとのバイト数のみ必要となります

17 device delay register(delay) を更新します このレジスタで 各フラッシュ アクセスした後にチップ セレクトの駆動される方法を調整することができます 各デバイスは 異なるタイミング要件があるかもしれません シリアル クロック周波数が増加すると これらのタイミング要件がより重要になります このレジスタで指定された番号は qspi_clk クロックの周期に基づいています たとえば それがディアサートされた後にセレクト スレーブがリアサートされる前に 一部のデバイスは 50 ns の最小時間を必要としています デバイスが 100 MHz で動作している場合 クロック周期は 10 ns であるので また 40 ns が必要です qspi_clk クロックが 400 MHz(2.5 ns の周期 ) で実行されている場合 delay レジスタのチップ セレクト ディアサート フィールド (nss) に少なくとも 16 値を指定します 7. 必要に応じ remapaddr レジスタを更新します このレジスタは ダイレクト アクセス モードに影響を与えます 8. アップライト保護レジスタ (wrprot lowwrprot および uppwrprot) を設定およびイネーブルすると 保護を作成するときに必要です 9. irqmask レジスタで必要な割り込みをイネーブルします 10. cfg レジスタの bauddiv フィールドを設定して ターゲット デバイスの必要なクロック周波数を定義します 11. 必要に応じて read data capture register(rddatacap) を更新します このレジスタは リード データがキャプチャされるときに遅延され デバイスからクワッド SPI コントローラへのリード データパスが長いとき またはデバイスのクロック周波数が高い場合に役立ちます 12. cfg レジスタの en フィールドとのクワッド SPI コントローラををイネーブルします 次のステップでは DMA をディセーブルされるインダイレクト リード動作のためのクワッド SPI コントローラを設定するための一般的なソフトウェア フローを説明します ページの クワッド SPI フラッシュ コントローラの設定 で説明するステップを実行します 2. indrdstaddr レジスタ内のフラッシュ メモリのスタート アドレスを設定します 3. indrdcnt レジスタに転送されるバイト数を設定します 4. indaddrtrig レジスタにインダイレクト転送のトリガ アドレスを設定します 5. irqmask レジスタを介して必要な割り込みを設定します 6. ウォーターマーク レベルが使用されている場合 indrdwater レジスタを経由して SRAM のウォーターマーク レベルを設定します 7. indrd レジスタの start フィールドを 1 に設定することにより インダイレクトのリード動作を開始します 8. SRAM 内の十分なデータが存在するを決定するために ウォーターマーク レベル割り込みを使用するか または sramfill レジスタの SRAM フィル レベルをポーリングします

18 SRAM をアクセスするためのインダイレクト アドレスにリード トランザクションを発行します もっとリード トランザクションがインダイレクト リード転送を完了するために必要な場合 ステップ 8 を繰り返します 10. インダイレクト リード動作が完成したを断定するためにインダイレクトの完了割り込みを使用するか あるいは indrd レジスタの indirect completion status bit (ind_ops_done_status) によってインダイレクト リード動作の完成ステータスを使用します 次のステップでは DMA がイネーブルされるインダイレクトのリード動作用のクワッド SPI コントローラを設定するための一般的なソフトウェア フローを説明します ページの クワッド SPI フラッシュ コントローラの設定 で説明するステップを実行します 2. indrdstaddr レジスタ内のフラッシュ メモリのスタート アドレスを設定します 3. indrdcnt レジスタに転送されるバイト数を設定します 4. indaddrtrig レジスタにインダイレクト転送のトリガ アドレスを設定します 5. dmaper レジスタのシングルおよびバースト タイプ DMA 転送バイト数を設定します 6. 必要に応じて DMA 要求が発行されるレートを制御するためにレジスタ indrdwater の SRAM ウォーターマーク レベルを設定します 7. indrd レジスタの start フィールドを 1 に設定することにより インダイレクトのリード アクセスを開始します 8. インダイレクト リード動作が完成したを断定するためにインダイレクトの完了割り込みを使用するか あるいは indrd レジスタの ind_ops_done_status によってインダイレクト リード動作の完成ステータスを使用します 次のステップでは DMA がディセーブルされるインダイレクトのリード動作用のクワッド SPI コントローラを設定するための一般的なソフトウェア フローを説明します ページの クワッド SPI フラッシュ コントローラの設定 で説明するステップを実行します 2. indwrstaddr レジスタ内のフラッシュ メモリのスタート アドレスを設定します 3. indwrcnt レジスタに転送されるバイト数を設定します 4. indaddrtrig レジスタにインダイレクト転送のトリガ アドレスを設定します 5. irqmask レジスタを介して必要な割り込みを設定します 6. 必要に応じて DMA 要求が発行されるレートをコントロールするために indwrwater レジスタの SRAM のウォーターマーク レベルを設定します 値のセットは 1 つのフラッシュ ページより大きくなければなりません 詳細については 12 6 ページの 間接ライト動作 を参照してください

19 indwr レジスタの start フィールドを 1 に設定することにより インダイレクトのライト動作を開始します 8. SRAM 内で十分なスペースがあることを判断するには ウォーターマーク レベル割り込みを使用するか または sramfill レジスタの SRAM フィル レベルをポーリングします 9. SRAM へのデータの一つのフラッシュ ページを書き込むためのインダイレクト アドレスにライト トランザクションを発行します もっとライト トランザクションはインダイレクト ライト転送を完了するために必要な場合 ステップ 8 を繰り返します 最終のライトは 1 ページ未満のデータになる場合があります 次のステップでは DMA がイネーブルされるインダイレクト ライト動作用にクワッド SPI コントローラを設定するための一般的なソフトウェア フローを説明します ページの クワッド SPI フラッシュ コントローラの設定 で説明するステップを実行します 2. indwrstaddr レジスタ内のフラッシュ メモリのスタート アドレスを設定します 3. indwrcnt レジスタに転送されるバイト数を設定します 4. indaddrtrig レジスタにインダイレクト転送のトリガ アドレスを設定します 5. dmaper レジスタのシングルおよびバースト タイプ DMA 転送バイト数を設定します 必要に応じて DMA 要求が発行されるレートをコントロールするための indwrwater レジスタの SRAM のウォーターマーク レベルを設定します 値のセットは 1 つのフラッシュ ページより大きくなければなりません 詳細については 12 6 ページの 間接ライト動作 を参照してください 6. indwr レジスタの start フィールドを 1 に設定することにより インダイレクトのライト動作を開始します 7. インダイレクト ライト動作が完成したを断定するためにインダイレクトの完了割り込みを使用するか あるいは indwr レジスタの ind_ops_done_status によってインダイレクト ライト動作の完成ステータスを使用します この項では XIP モードの入出力について説明します XIP のモードはほとんどの SPI フラッシュ デバイスでサポートされています ただし フラッシュ デバイス メーカーは 一貫性のある標準的なアプローチを使用しないでください ほとんどのフラッシュ デバイス メーカーは アドレス バイトの直後にデバイスに送信されるシグネチャ ビットを使用します 一部のデバイスでは XIP モードをイネーブルにするためにシグネチャ ビットを使用し フラッシュ デバイス コンフィギュレーションのレジスタ ライトを必要としています 次の項では ソフトウェアがフラッシュ デバイスの様々なタイプの XIP モードに入るためのステップについて説明します

20 12 20 Basic-XIP のサポート付きの Micron クワッド SPI フラッシュ デバイス内の XIP モードに入るには 次のステップを実行します 1. 終了時に値を復元する場合 モード ビットの値を保存します 2. フラッシュ デバイスにリード アクセスまたはライト アクセスが送信されないように ダイレクト アクセス コントローラおよびインダイレクト アクセス コントローラをディセーブルします 3. modebit レジスタの XIP モード ビットを 0x80 に設定します 4. cfg レジスタの enterxipnextrd ビットを 1 に設定することによって クワッド SPI コントローラの XIP モードををイネーブルします 5. 必要に応じて ダイレクト アクセス コントローラおよびインダイレクト アクセス コントローラをリイネーブルします Basic-XIP のサポートなしで Micron クワッド SPI フラッシュ デバイス内の XIP モードを開始するには 次のステップを実行します 1. 終了時に値を復元する場合 モード ビットの値を保存します 2. フラッシュ デバイスにリード アクセスまたはライト アクセスが送信されないように ダイレクト アクセス コントローラおよびインダイレクト アクセス コントローラをディセーブルします 3. 不揮発性コンフィギュレーション レジスタ (VCR) のビット 3 を 1 に設定することにより フラッシュ デバイスで XIP モードがイネーブルされることを確認します VCR のライト コマンドを発行する flashcmd レジスタを使用します 4. modebit レジスタの XIP のモード ビットを 0x00 に設定します 5. cfg レジスタの enterxipnextrd ビットを 1 に設定することによって クワッド SPI コントローラの XIP モードををイネーブルします 6. 必要に応じて ダイレクト アクセス コントローラおよびインダイレクト アクセス コントローラをリイネーブルします Winbond クワッド SPI フラッシュ デバイスの XIP モードを開始するには 次のステップを実行します 1. 終了時に値を復元する場合 モード ビットの値を保存します 2. フラッシュ デバイスにリード アクセスまたはライト アクセスが送信されないように ダイレクト アクセス コントローラおよびインダイレクト アクセス コントローラをディセーブルします 3. modebit レジスタの XIP のモード ビットを 0x20 に設定します 4. cfg レジスタの enterxipnextrd ビットを 1 に設定することによって クワッド SPI コントローラの XIP モードををイネーブルします 5. 必要に応じて ダイレクト アクセス コントローラおよびインダイレクト アクセス コントローラをリイネーブルします

21 12 21 XIP モード Spansion のクワッド SPI フラッシュ デバイスを開始するには 次のステップを実行します 1. 終了時に値を復元する場合 モード ビットの値を保存します 2. フラッシュ デバイスにリード アクセスまたはライト アクセスが送信されないように ダイレクト アクセス コントローラおよびインダイレクト アクセス コントローラをディセーブルします 3. modebit レジスタの XIP のモード ビットを 0xA0 に設定します 4. cfg レジスタの enterxipnextrd ビットを 1 に設定することによって クワッド SPI コントローラの XIP モードををイネーブルします 5. 必要に応じて ダイレクト アクセス コントローラおよびインダイレクト アクセス コントローラをリイネーブルします XIP モードを終了するには 次のステップを実行します 1. ダイレクト アクセス コントローラおよびインダイレクト アクセス コントローラを使用不可に新しい読み出しを保障しない またはフラッシュ デバイスに送信されるアクセスを記述するためのをディセーブルします 2. フラッシュ デバイスおよびメーカーによって XIP モードに入る前の値にモード ビットを復元します 3. cfg レジスタの enterxipnextrd ビットを 0 に設定します フラッシュ デバイスは 内部の XIP モード状態をイネーブルする前に リード命令を受けなければなりません このように 次のリード命令が処理されるまで XIP モードは内部的にアクティブなままとなります 任意のリード シーケンスの終点の前にその XIP のモードがディセーブルすることを確認してください いくつかのフラッシュ デバイスは フラッシュ デバイスがパワー オン リセット (POR) ソフトウェアの介入なしでの XIP モードを入力する不揮発性コンフィギュレーションの設定として XIP をイネーブルにすることができます XIP をイネーブルにしたフラッシュ デバイス XIP のリード動作でのみアクセスすることができるため ソフトウェアはフラッシュ ステータス レジスタ リードを通して POR の XIP ステートを検出することはできません デバイスが POR 時の XIP モードに開始することがわかっている場合 最初のブート ソフトウェアは modebit レジスタを設定し cfg レジスタの enterxipimm のビットは 1 に設定してください デバイスが POR 時 XIP モードを開始するかどうかを事前に知らない場合 XIP モード終了コマンドは flashcmd レジスタを介して最初のブート ソフトウェアを発行して ページの XIP モードの実行 でのステップに従ってください XIP モードのエントリとエクスィットはデバイスによって異なりますので ソフトウェアは デバイスのモード ビットの要件を認識する必要があります

22 12 22 f アドレス マップとレジスタ定義は このハンドブックのボリュームに hps.html ファイルに格納されています ファイルを開くためにリンクをクリックしてください モジュールの説明とベース アドレスを表示しするために 次のモジュール インスタンスのリンクをスクロールおよびクリックします qspiregs qspidata 次に レジスタとフィールドの説明を表示するには レジスタ名をスクロールとクリックします レジスタ アドレスは 各モジュール インスタンスのベース アドレスへの相対的なオフセットです f すべてのモジュールのベース アドレスも X に記載されています すべてのモジュールのベース アドレスは Cyclone V デバイス ハンドブック Volume 3 の Introduction to the Hard Processor System にもリストされています 表 12 4 に 本資料の改訂履歴を示します 2012 年 11 マイナーな更新 月 2012 年 5 月 ブロック図とシステム統合 機能説明 プログラミング モデル およびアドレス マップとレジスタ定義セクションを追加します 2012 年 1 月 初版