集積回路工学 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 2009/0/4 集積回路工学 A.Matuzawa
(5MOS 論理回路の電気特性とスケーリング則 資料は松澤研のホームページ htt://c.e.titech.ac.j にあります 2009/0/4 集積回路工学 A.Matuzawa 2
インバータ回路 このようなインバータ回路をシミュレーションした 2009/0/4 集積回路工学 A.Matuzawa 3
インバータの電圧関係 NMOS と PMOS の電圧関係は相補的 - i PMOS - out i NMOS out 2009/0/4 集積回路工学 A.Matuzawa 4
インバータの D 特性 インバータの入出力特性は 5 つの領域に分けられる 2.0 段目の出力 2 段目の出力 (4.6.8 D TRANSFER URES ( 出力電圧 (.2 0.8 A B D E 0.4 0 (5 0 0.4 0.8.2.6 2.0 入力電圧 8 ( ( 2009/0/4 集積回路工学 A.Matuzawa 5
微細トランジスタの電圧 電流特性 微細なトランジスタではゲート電圧に比例する電流になる リニア領域 飽和領域 長チャネルMOSFET d W 2 μoox(g TH 2 L ドレイン電流 D ( G - T 2 に比例して増加する 短チャネルMOSFET d v S W ox ( g TH ドレイン電圧 D 実際はこの中間を取り 以下の表現を用いる場合もある ( アナログ回路ではこの近似則は用いないほうが良い d W 2 L μ 0 ox ( g T α ドレイン電流 D 傾斜 ゲート電圧に対してほぼ等間隔 α: ~2, 通常.3 程度 桜井の α 乗則 T. Saurai, et al., EEE, JS, ol. 25, o.2,.584-594, 990. ドレイン電圧 D 2009/0/4 集積回路工学 A.Matuzawa 6
NMOS トランジスタの D 特性 短チャネル MOS トランジスタの電圧電流式を適用.25m.00m d.8 W/L.8um/0.8um D(M82 d v ox W ( ' g T d (A 0.75m 0.50m d ' T ( ma W ( μm.24 2.0 0.6 0.6.8 ' ( g T ma 0.49( μm 0.25m 0 0 0.4 0.8.2.6 2.0 28 g ( 2009/0/4 集積回路工学 A.Matuzawa 7
NMOS トランジスタの D 特性 飽和領域では電流は d に対してほぼ一定 リニア領域では d が下がると減少する.25m d < g - T リニア領域 d > g - T 飽和領域 g.8 D(M82 d.8 W/L.8um/0.8um.00m g.6 d (A 0.75m 0.50m g.4 g.2 g.0 0.25m g 0.8 0 g 0.6-0.25m 0 0.4 0.8.2.6 2.0 29 ( d ( 2009/0/4 集積回路工学 A.Matuzawa 8
PMOS トランジスタの D 特性.0m 0.8m d.8 W/L3.6um/0.8um D(M83 d v ox W ( ' g T d (A 0.6m 0.4m d ' T ( ma W ( μm.0.8 0.76 0.7 3.6 ' ( g T ma 0.27( μm 0.2m 0 0 0.4 0.8.2.6 2.0 g ( 2009/0/4 集積回路工学 A.Matuzawa 9
PMOS トランジスタの D 特性.0m 0.8m d < g - T リニア領域 d > g - T 飽和領域 g.8 D(M83 d.8 W/L3.6um/0.8um g.6 d (A 0.6m 0.4m g.4 g.2 0.2m g.0 0 g 0.8 g 0.6-0.2m 0 0.4 0.8.2.6 2.0 d ( 2009/0/4 集積回路工学 A.Matuzawa 0
MOS インバータの D 特性 インバータの入出力特性は 5 つの領域でのトランジスタの状態 2.0 段目の出力 2 段目の出力 (4 A: NMOS 遮断 g < T, d.8 PMOS 遮断 g >> T, d 0 D TRANSFER URES ( 出力電圧 (.6.2 0.8 0.4 A B D.8 E B: NMOS 飽和 g > T, d > g - T PMOS リニア g >> T, d < g - T : NMOS 飽和 g >> T, d > g - T PMOS 飽和 g >> T, d > g - T D: NMOS リニア g >> T, d < g - T PMOS 飽和 g > T, d > g - T 0 (5 0 0.4 0.8.2.6 2.0 入力電圧 8 ( ( E: NMOS 遮断 g >> T, d 0 PMOS 遮断 g < T, d.8 2009/0/4 集積回路工学 A.Matuzawa
MOS インバータの貫通電流 200u 貫通電流はトランジスタが遮断していなければ流れる 貫通電流 (A 60u 20u 80u 40u 最大電流は論理の遷移時に流れる d d ( ma W 0.49, W d d ( ma ( ma 0.88 ( ma 0.27, W ( μm.8, 0.97 ' ( ' T ( 0.6 g W ( μm 3.6, g T 0.6 ' ( ' T ( 0.7 g g T 0.7 0 D(M57 0 0.4 0.8.2.6 2.0 入力電圧 ( 2009/0/4 集積回路工学 A.Matuzawa 2
インバータの過渡応答 2.0.6 リニア領域に入り電流が小さくなる L 2F (4 立ち上がり 回路シミュレーションより d dt.8 4.5 0 8 ( 4 ec /ec TRANSENT RESPONSES (.2 0.8 0.4 0-0.4 T dr 0 5 0 5 20 25 30 TME ( T df リニア領域に入り電流が小さくなる 2009/0/4 集積回路工学 A.Matuzawa 3 (5 トランジスタ特性より d 0.9mA dt 2F 4.5 0 8 ( 立ち下がり /ec 回路シミュレーションより d.8 5. 0 8 ( /ec dt 3.5 ec d dt.ma 2F 5.5 0 8 ( /ec
信号遅延時間 T dr PMOS にて決定 T dr L 2 dat T df NMOS にて決定 T df L 2 dat dat : g のときに MOS トランジスタに流れる電流 T d T dr + T 2 df L dat + dat 2009/0/4 集積回路工学 A.Matuzawa 4
NAND 回路 W /L 3.6um/0.8um W /L.8um/0.8um 2009/0/4 集積回路工学 A.Matuzawa 5
NAND 回路の過渡応答 2.0 (25.6 PMOS 側の駆動電流は変わらない NMOS は約半分になる TRANSENT RESPONSES (.2 0.8 0.4 立ち下がり 回路シミュレーションより d dt.8 3 0 8 ( 6 ec /ec 0 (26-0.4 0 5 0 5 20 25 30 TME ( 2009/0/4 集積回路工学 A.Matuzawa 6
スタックトトランジスタの特性 800u D(M82 d.8 W/L.8um/0.8um d (A 600u 400u d ' T ( ma W ( μm 0.8.9 0.7 0.7.8 ' ( g T ma 0.37( μm 200u 0 0 0.4 0.8.2.6 2.0 g ( 28 ( 2009/0/4 集積回路工学 A.Matuzawa 7
消費電力.25m.00m PMOS NMOS PMOS PMOS を流れた電荷総量 Q MOS T 0.8 0 3. 6 3 容量に蓄積された電荷 4.5 0 9 0.75m Q a.8 2 0 2 3. 6 0.50m 0.25m 出力が立ち上がり時に電源からPMOSを通じて容量に電流が流れ半分のエネルギーがMOSで消費され半分が容量に蓄積される しかし これも立ち下がり時にNMOSで消費される D(M54 0 D(M55 結局 消費電力は -0.25m 0 5 0 5 20 25 30 P 2 d f TME ( 2009/0/4 集積回路工学 A.Matuzawa 8
2009/0/4 集積回路工学 A.Matuzawa 9 電源電圧依存性 ( ( ( ( T T L T T L dat dat L d W W W W T + + + ( + + T L T T L d cl W W W W T f が高いほど遅延時間は減少し動作可能な周波数は高くなる
スケーリング則 : 集積回路技術の基本原理 スケーリングにより LS の集積度と性能が向上し コストが下がった L 寸法縮小率 : 0.7 面積縮小率 : 0.5 tox W Device/ircuit arameter Device dimeio L, W, Tox Doig cocetratio oltage Field urret Gate Delay Power diiatio/device Scalig Scalig Factor /S S /S /S /S /S 2 電界が一定になるようにする S 2 スケーリングにより殆どすべての性能を向上できる 2009/0/4 集積回路工学 A.Matuzawa 20
2009/0/4 集積回路工学 A.Matuzawa 2 スケーリング則の検証 ( T ox dat W v dat L W T g ox, W L ox L T dat L d 2 2 3 2 2 f f f L d MOS トランジスタをスケーリングすれば速度が上がり 消費電力が下がる前提条件としてしきい値電圧はスケールできる負荷容量はゲート容量のみで決まるしかし 実際はこうはうまくはいかない
プロセッサーの速度 スケーリングによりプロセッサの速度は向上した. Oeratig frequecy GHz 700MHz 500MHz 400MHz 300MHz 200MHz 00MHz 2064 R4400 Petium NE( 研究 R3000 80 R4200 SuuerSarc SH2 2 time/3year 264 2264 264 PP604e P6MMX2 US-2 P6 P6 R2000 264 PP750 R4400 Petium MMX R0000 P6 R0000 SA0 R5000 830R SH4 US SA0 R4300 832 830 R4300 R3900 SH3 SH3 BM High-ed US-3 2 time/ 2 year 2264 Merced 994 995 996 997 998 999 2000 Year P7 R4000 Embeed P 200 2002 (Y 2009/0/4 集積回路工学 A.Matuzawa 22
微細化と遅延時間 スケーリングによりゲートの遅延時間は下がった しかしながら 0.8um 以降は飽和し 低リークトランジスタではむしろ増大している 00.2.5.8 2.5 3 5 Oeratig oltage ( Delay time (Arbitral 50 Low lea (3A/um 0 5 Mile lea (A/um otat t/dd otat T Scaled T 0. 0.2 0.3 0.5.0 Techology ode (um 2009/0/4 集積回路工学 A.Matuzawa 23
デバイスパラメータ例 (0.4um MOS 2009/0/4 集積回路工学 A.Matuzawa 24