AK8825VN MS0681-J-03

AK8826VN HD/SD Multi Format Video Encoder with 3ch DAC 概要 AK8826 は 10bit の DAC を 3 チャンネル内蔵した HDTV / SDTV 対応のビデオエンコーダです 入力データとして SDTV ブロックは SMPTE-125M-1995/ITU-R BT.601,656 に準拠した Y/Cb/Cr 4:2:2 フォーマット (8bit) HDTV ブロックは SMPTE274M-1998(1080i) SMPTE296M-2001(720p) に準拠した Y/Cb/Cr 4:2:2 フォーマット (8bit x 2) RGB データ (6:6:6/5:6:5 フォーマット ) に対応しています データインターフェースは EAV 信号を検出して同期するモード または外部 H/V 同期信号に同期するモードの選択ができます 出力信号は CVBS/SDY/SDC HDY/HDPB/HDPR 信号 または RGB アナログビデオ信号を排他的に出力します 内蔵 DAC は独立して on/off 可能です レジスタ設定によりビデオ信号だけでなく VBI 信号を重畳することができます また AK8826 に内蔵されている DAC のみの使用も可能です マイコンインターフェースは I2C です 機能コンポーネントビデオエンコーダ 対応入力データ : SMPTE125M-1995 / ITU-R BT601 (525i/625i) SMPTE293M-1996 / ITU-R BT1358 (525p/625p) SMPTE274M-1998 (1080i) SMPTE296M-2001 (720p) 入力信号フォーマット :(525i / 625i, 525p / 625p, 1080i, 720p ) Y/Cb/Cr 4:2:2 (8bit x 1: 525i/625i) Y/Cb/Cr 4:2:2 (8bit x 2: 525i/625i/525p/625p/1080i/720p) RGB 6:6:6(18bit, 525i/625i/525p/625p) RGB 5:6:5(8bit, 525i/625i) RGB 5:6:5(16bit, 525i/625i/525p/625p) 入力クロック : 27MHz (525i /625i /525p /625p) / 74.25MHz (1080i /720p) 出力信号 : Y/Pb/Pr Interlace コンポーネントビデオ信号 (525i / 625i, 1080i) Y/Pb/Pr Progressive コンポーネントビデオ信号 (525p / 625p, 720p ) (EIA 770.2, EIA 770.3 準拠 ) R/G/B Interlace コンポーネントビデオ信号 (525i / 625i) R/G/B Progressive コンポーネントビデオ信号 (525p / 625p) 入力信号同期 : EAV 同期モード (ITU-R.BT 656 I/F 同期モード ) HD / VD タイミング信号によるスレーブ同期モード ( 525i /625i: ITU-R. BT601 規格準拠 625i / 525p / 1080i / 720p: CEA-861-D 準拠 ) VBID(CGMS-A), CC/XDS, WSS, CEA-805-B(Type A/B) カラーバージェネレータ内蔵 ブラックバーストジェネレータ内蔵 YPbPrDelay 調整機能 NTSC/PAL コンポジットビデオエンコーダ NTSC-M, PAL-B,D,G,H,I,M,N エンコード 入力信号フォーマット : Y/Cb/Cr 4:2:2 (8bit x 1: 525i/625i, ITU-R BT601 準拠 YCbCr 4:2:2 データ )* RGB 6:6:6(18bit, 525i/625i) RGB 5:6:5(8bit, 525i/625i) RGB 5:6:5(16bit, 525i/625i) 出力信号 : コンポジットビデオ信号 S ビデオ信号 データインターフェース : ITU-R BT.656 4:2:2 8- ビットパラレル入力 (EAV デコード ) HD / VD タイミング信号によるスレーブ同期モード (ITU-R BT.601 タイミング準拠 ) 入力クロック :27MHz VBID(CGMS-A), CC/XDS, WSS * コンポジットビデオエンコーダモードでは YCbCr 8bit x 2 (16bit) の入力には対応していません MS0972-J-02 1 2012/12

RGB 出力用ビデオ DAC 対応入力データ : RGB 6:6:6 RGB 5:6:5 データインターフェース : HD / VD 信号によるスレーブオペレーション 入力クロック : 54MHz (max) 共通仕様 10 ビット DAC x 3ch ( 動作周波数最大 150MHz) I 2 C バス I/F (400kHz) パワーダウンモード VREF 内蔵 3.0V, 1.8V CMOS 48pin QFN (7.2mm x 7.2mm) MS0972-J-02 2 2012/12

Selector Selector Selector Sync Generator (EAV Decode or HD/VD Sync) 1. 全体ブロック図 PDN SDA SCL SELA TMO CLKIN 27MHz or 74.25MHz Clock Gen PLL 74.25MHz-> 148.5MHz 27MHz -> 54MHz 6.75/13.5/27/54/148.5MHz u-p I/F TEST0 TEST1 Y Y DATA[17:0] 18-bit YCbCr YCbCr to RGB Cb Cr Y/G NTSC/PAL Composite Video Encoder C CVBS Y/G DAC1 HDY/SDY/G HDI RGB to YCbCr Cb/B Cr/R Component Encoder Cb/B Cr/R DAC2 HDPb/SDC/B VDI RGB G B Delay G B DAC3 HDPr/CVBS/R R R Delay Buffer HDO Delay Buffer VDO VREF PVDD1 PVDD2 DVDD DVSS AVDD AVSS VREF IREF BYPASS FLT Fig. 1 全体ブロック図 MS0972-J-02 3 2012/12

AK8826 はモード切替えにより マルチフォーマットコンポーネントビデオエンコーダ ( コンポーネントビデオエンコーダモード ) NTSC/PAL コンポジットビデオエンコーダ ( コンポジットビデオエンコーダモード ) 高速 3ch DAC( ビデオ DAC モード ) のモードで動作します 1-1. コンポーネントエンコードブロック図 From Timing Generator HD-Timing Generator CLK Rate C CGMS-A WSS SYNC Generator Y[7:0 sin(x)/x Compensation x2 LPF-D x2 LPF-G* Y[9:0] to DAC CLK Rate B *CLK Rate D Cb[7:0] Cr[7:0] CLK Rate A 4:2:2 to 4:4:4 x2 Interpolation LPF-E CLK Rate B x2 LPF-F x2 LPF-H* Pb[9:0] to DAC Pr[9:0] to DAC From Clock Gen 6.75/13.5/27/54/74.25/148.5MHz Fig. 2 コンポーネントエンコードブロック図 本仕様書中では 以後このブロックをコンポーネントビデオエンコードブロックと記載します また このブロックが動作するモードをコンポーネントビデオエンコーダモードと記載します CLK Rate D は D1 モード時のみのブロックになります クロックレート D1( 525i /625i ) D2( 525P / 625P ) D3/D4(1080i/720P) CLK Rate A 6.75MHz 13.5MHz 37.125MHz CLK Rate B 13.5MHz 27MHz 74.25MHz CLK Rate C 27MHz 54MHz 148.5MHz CLK Rate D 54MHz - - MS0972-J-02 4 2012/12

1-2. NTSC/PAL コンポジットビデオエンコードブロック図 From Timing Generator SD-Timing Generator CGMS-A WSS SYNC Generator sin(x)/x Y[9:0] to DAC Y[7:0 x2 LPF-A sin(x)/x CVBS[9:0] to DAC 13.5MHz Cb[7:0] Cr[7:0] Interpolation 4:2:2 to 4:4:4 LPF-B U V C x2 LPF-C sin(x)/x C[9:0] to DAC 6.75MHz cos sin From Clock Gen 27MHz 13.5MHz DFS 27MHz Fig. 3 コンポジットビデオエンコードブロック図 本仕様書中では 以後このブロックをコンポジットビデオエンコードブロックと記載します また このブロックが動作するモードをコンポジットビデオエンコーダモードと記載します 1-3. ビデオ DAC 動作モードブロック AK8826 は DAC 単体で使うことも可能です そのモードをビデオ DAC 動作モードと記載します From CLKIN DATA[5:0] / DATA[4:0] DAC1 DATA[17:0] Data Distributor DATA[11:6] / DATA[10:5] Level Shifter Delay (unit CLK) DAC2 DATA[17:12] / DATA[15:11] DAC3 HDI Delay HDO VDI Delay VDO Fig. 4 ビデオ DAC 動作モードブロック図 MS0972-J-02 5 2012/12

1-4. CLK Gen ブロック図 CLKIN x2 PLL 74.25 148.5MHz x2 CLK x4 PLL 27 108MHz 1/2 DIV 1/2 DIV x1 CLK 1/4 DIV x1/2 CLK 1/8 DIV x1/4 CLK Fig. 5 CLK Gen ブロック図 クロックレート D1( 525i /625i ) D2( 525P / 625P ) D3/D4(1080i/720P) x1/4 CLK 6.75MHz - - x1/2 CLK 13.5MHz 13.5MHz 37.125MHz x1 CLK 27MHz 27MHz 74.25MHz x2 CLK 54MHz 54MHz 148.5MHz 通常動作時は各クロックの位相は一意に定まります MS0972-J-02 6 2012/12

語彙に関する注記なお 本仕様書内ではフレーム内ライン数に関して次のように定義します フレーム内ライン数 仕様書内の記載 525 インターレス 525i または 480i または D1 625 インターレス 625i または 576i または D1 525 プログレッシブ 525p または 480p または D2 625 プログレッシブ 625p または 576p または D2 1125 インターレス 1125i または 1080i または D3 750 プログレッシブ 750p または 720p または D4 MS0972-J-02 7 2012/12

DATA14 DATA15 DVDD DVSS DATA16 PVDD2 DATA17 VDI HDI CLKIN HDO VDO DATA4 DATA3 DATA2 DATA1 DVDD DVSS DATA0 SELA PVDD1 SDA SCL PDN 2. オーダリングガイド AK8826VN 48 ピン QFN 3. ピン配置図 TEST1 FLT DACO3 DACO2 DACO1 AVSS AVDD VREF BYPASS BVSS IREF TEST0 37 38 39 40 41 42 43 44 45 46 47 48 36 35 34 33 32 31 30 29 28 27 26 25 1 2 3 4 5 6 7 8 9 10 11 12 24 23 22 21 20 19 18 17 16 15 14 13 TMO DATA13 DATA12 DATA11 DVSS PVDD2 DATA10 DATA9 DATA8 DATA7 DATA6 DATA5 Fig. 6 ピン配置図 (TopView) MS0972-J-02 8 2012/12

4. ピン機能説明 ピン # 端子名 電源 I/O 機能概要 1 PDN P1 I パワーダウン制御及びリセットピンです PDN=Low でパワーダウンモード状態になり AK8826 は初期化されます PDN=High のとき通常動作モードです PDN ピンの Hi-z 入力は不可です 2 SCL P1 I I2C バスクロック入力ピンです 外部にてプルアップしてください 3 SDA P1 I/O I2C バスのデータ入力ピンです 外部にてプルアップしてください 4 PVDD1 P1 P I/O 用電源ピン 1 です PDN, SDA, SCL, SELA ピンに使用されます 対応するグランドは DVSS です 5 SELA P1 I I2C バスアドレス決定ピンです PVSS1 または PVDD1 に固定してください 6 DATA0 P2 I データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能です 7 DVSS D G デジタルグランド接続ピンです 8 DVDD D P デジタル電源用ピンです 9 DATA1 P2 I データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能です 10 DATA2 P2 I データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 11 DATA3 P2 I データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 12 DATA4 P2 I データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 13 DATA5 P2 I データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 14 DATA6 P2 I データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 15 DATA7 P2 I データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 16 DATA8 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 17 DATA9 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 18 DATA10 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 19 PVDD2 P2 P I/O 用電源ピン 2 です CLKIN, DATA[17:0], HDI, VDI ピンに使用されます 対応するグランドは DVSS です 20 DVSS D G デジタルグランド接続ピンです 21 DATA11 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 22 DATA12 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 23 DATA13 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 24 TMO I/O P2 テスト用入出力ピンです DVSS に接続してください ( 内部にて約 100kΩでプルダウンしています ) 25 DATA14 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 26 DATA15 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 27 DVDD D P デジタル電源用ピンです 28 DVSS D G デジタルグランド接続ピンです 25 DATA14 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 26 DATA15 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 27 DVDD D P デジタル電源用ピンです 28 DVSS D G デジタルグランド接続ピンです 29 DATA16 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 30 PVDD2 P2 P I/O 用電源ピン 2 です CLKIN, DATA[17:0], HDI, VDI ピンに使用されます 対応するグランドは DVSS にです 電源 ( 内部保護ダイオード接続先電源 ) A:AVDD D:DVDD P1:PVDD1 P2:PVDD2 I/O: 入出力ピン I: 入力ピン O: 出力ピン G: グランドピン P: 電源ピン MS0972-J-02 9 2012/12

ピン # 端子名 電源 I/O 機能概要 31 DATA17 P2 I/O データ入力ピンです PDN ピン =Low のとき Hi-z 入力が可能になります 未使用時は DVSS に接続してください 32 VDI P2 I/O スレーブ同期モード時に VD( 垂直同期信号 ) を入力してください PDN ピン =Low のとき Hi-z 入力が可能になります 33 HDI P2 I/O スレーブ同期モード時に HD( 水平同期信号 ) を入力してください PDN ピン =Low のとき Hi-z 入力が可能になります 34 CLKIN P2 I クロック入力端子です コンポジットビデオエンコーダモード時は 27MHz を入力してください コンポーネントビデオエンコーダモード時は入力画像フォーマットにより 27MHz または 74.25MHz を入力してください ビデオ DAC 動作モード時は最大入力クロックは 54MHz です Hi-z 入力は禁止です 35 HDO P2 O 水平同期信号外部出力ピンです PDN=Low のときは Low を出力します 未使用時はオープンとしてください 36 VDO P2 O 垂直同期信号外部出力ピンです PDN=Low のときは Low を出力します 未使用時はオープンとしてください 37 TEST1 I P2 テストピンです 通常動作時は DVSS に接続してください ( 内部にて約 100kΩでプルダウンしています ) 38 FLT A O PLL のフィルターピンです 820Ωと 4.7nF コンデンサを通して AVDD に接続してください 39 DACO3 A O DAC3 出力ピンです レジスタ設定により コンポーネントビデオエンコーダモード時は Pr 信号または R 信号 コンポジットビデオエンコーダモード時はコンポジットビデオ信号を出力します ビデオ DAC 動作モード時は入力データによります 負荷抵抗は 300Ωになります 40 DACO2 A O DAC2 出力ピンです レジスタ設定により コンポーネントビデオエンコーダモード時は Pb 信号または B 信号 コンポジットビデオエンコーダモード時は C 信号を出力します ビデオ DAC モード時は入力データによります 負荷抵抗は 300Ωになります 41 DACO1 A O DAC1 出力ピンです レジスタ設定により コンポーネントビデオエンコーダモード時は Y 信号または G 信号コンポジットビデオエンコーダモード時は Y 信号またはコンポジットビデオ信号を出力します ビデオ DAC 動作モード時は入力データによります 負荷抵抗は 300Ωになります 42 AVSS A G アナロググランド接続ピンです 43 AVDD A P アナログ電源です 44 VREF A I 0.1uF を介し AVDD へ接続します 45 BYPASS A O 内蔵 VREF 電圧を出力します 0.1uF 以上のコンデンサを通じて AVSS に接地してください 46 BVSS G LSI 基盤のグランドです AVSS に接続してください 47 IREF A O 内部基準電流を決めます 3.9kΩの抵抗を介して AVSS に接続してください 48 TEST0 I P1 テストピンです 通常動作時は DVSS に接続してください ( 内部にて約 100kΩでプルダウンしています ) 電源 ( 内部保護ダイオード接続先電源 ) A:AVDD D:DVDD P1:PVDD1 P2:PVDD2 I/O: 入出力ピン I: 入力ピン O: 出力ピン G: グランドピン P: 電源ピン プルアップピン / プルダウンピンピン名 プルアップ / プルダウン プルアップ / ダウン抵抗 TEST0 プルダウン 約 100kΩ TEST1 プルダウン 約 100kΩ TMO プルダウン 約 100kΩ MS0972-J-02 10 2012/12

5. 電気的特性 絶対最大定格 ( 全ての電圧はグランド AVSS=DVSS=0V に対する値です 注 1) 項目 Min. Max. 単位 電源電圧 (VDD) AVDD (DAC,PLL,VREF) DVDD ( デジタルコア ) PDVD1 ( デジタル I/O) PVDD2 ( デジタル I/O) 入力ピン電圧 (VIN) -0.3-0.3 PVDD1 + 0.3 PVDD2 + 0.3 V 入力ピン電流 (IIN) +/- 10 ma 保存温度 -40 125 注 1. 電圧はすべて各グランドピン (DVSS= AVSS) を 0V ( 電圧基準 ) としたときの値です 全ての電源グランド (AVSS, DVSS, BVSS) は同電位として下さい 4.2 2.2 4.2 4.2 注意 : この値を超えた条件で使用した場合, デバイスを破壊することがあります また通常の動作は保証されません V 推奨動作条件 項目 Min. Typ. Max. 単位 電源電圧 (VDD) AVDD DVDD PVDD1 PVDD2 2.7 1.65 DVDD DVDD 3.0 1.8 1.8 1.8 3.6 2.0 3.6 3.6 動作温度 (TA) -40 85 V アナログ特性及び消費電力 ( 動作電圧アナログ 3.0V デジタル 1.8V 温度 25 ) 項目 Min Typ. Max. 単位 条件 DAC 分解能 10 bit 積分直線性誤差 INL +/- 0.6 +/- 2.0 LSB 注 2) 微分直線性誤差 DNL +/- 0.4 +/- 1.0 LSB 注 2) 出力フルスケール電圧 1.15 1.28 1.41 V 出力負荷 300Ω DAC SNR 54 db 注 1) 出力帯域 +/- 1 db 注 3) DAC 間アンバランス 1.5 3 % 注 4) 内蔵基準電圧 1.43 V 基準電圧ドリフト 60 ppm/ アナログ部消費電流 25 40 ma 注 5) デジタル部消費電流 ( コンポーネントモード ) ( コンポジットモード ) ( 高速 DAC モード ) 35 8 8 70 16 16 ma 注 6) パワーダウン電流 10 300 ua PDN=Low 設定時注 1. 2MHz 正弦波入力時 ( ノイズ帯域は 0~30MHz) 注 2. DAC:148MHz 動作時 注 3. 出力帯域 30MHz: 148MHz 動作時 DAC1( 負荷抵抗は 300Ω) チャネルのみ外部負荷容量 10pF ( [SubAddress0x0A ] HDAFLT[1:0]=11 設定時 ) 注 4. DAC に 700mV 相当のコードを入力した時のばらつき注 5. DAC 3ch ON fs=74mhz コンポーネントエンコーダモード動作時 (Y:30MHz 正弦波 CbCr: 15MHz 正弦波入力時 ) 注 6 クロックレート及び入力データはコンポジットビデオエンコーダモード時 : 525i (27MHz) 内蔵カラーバーコンポーネントビデオエンコーダモード時 : 1080i (74MHz) Y:30MHz 正弦波 CbCr: 15MHz 正弦波入力時ビデオ DAC 動作モード時 : 54MHz 20MHz 正弦波入力となっています MS0972-J-02 11 2012/12

デジタル入出力 DC 特性 (AVDD=2.7~3.6V, DVDD=1.65~2.0V PVDD1= 1.65~3.6V, PVDD2 = 1.65~3.6V Ta= -40~85 ) 項目 記号 MIN TYP MAX 単位 条件 デジタル入力 H 電圧 1 VIH1 0.70 PVDD1 V 注 1 デジタル入力 H 電圧 2 VIH2 0.70 PVDD2 V 注 2 デジタル入力 L 電圧 1 VIL1 0.30 PVDD1 V 注 1 デジタル入力 L 電圧 2 VIL2 0.30 PVDD2 V 注 2 デジタル出力 H 電圧 VOH 0.8PVDD2 V 注 3 IOH = -600 ua デジタル出力 L 電圧 VOL 0.2PVDD2 V 注 3 IOL = 1.4 ma 入力端子リーク電流 ILIKG ±10 ua 注 4 I2C 入力 H 電圧 VIHC 0.77PVDD1 V 注 5 I2C 入力 L 電圧 VILC 0.21PVDD1 V 注 5 I2C 低レベル出力電圧 VOL2 0.4 V 注 6 IOLC=3mA 注 1. PDN ピン注 2. CLKIN, DATA[17:0], HDI, VDI ピン注 3. HDO, VDO ピン注 4. CLKIN, DATA[17:0], HDI, VDI, PDN, SELA, SDA, SCL ピン注 5. SELA, SDA, SCL ピン注 6. SDA ピン MS0972-J-02 12 2012/12

AC タイミング ( AVDD=2.7~3.6V, DVDD=1.65~2.0V, PVDD1 = DVDD~3.6V, PVDD2 = DVDD~3.6V Ta: -40 ~85 ) (1) CLKIN (1-1) コンポーネントビデオエンコーダモード及びコンポジットビデオエンコーダモード時 tclkl fclk tclkh VIH,VIL の 1/2 レベル CLKIN VIH VIL Fig. 7 CLKIN CLKIN パルス幅 H CLKIN パルス幅 L 項目記号最小標準最大単位備考 fclk tclkh tclkl 74.25 74.25 / 74.175MHz MHz 27 27MHz ( 注 ) 4.04 74.25/74.175MHz nsec 15.0 27MHz 4.04 74.25/74.175MHz nsec 15.0 27MHz ( 注 ) AK8826 の動作には問題ありませんが コンポジットビデオ出力時 この周波数がずれますとテレビモニターでの色再生に問題が生じるケースがあります (1-2) ビデオ DAC 動作モード動作時 項目記号最小標準最大単位備考 CLKIN fclk 6 54 MHz CLKIN パルス幅 H tclkh 7.4 nsec CLKIN パルス幅 L tclkl 7.4 nsec MS0972-J-02 13 2012/12

(2) ピクセルデータ入力タイミング CLKIN tds tdh VIH VIL DATA17-DATA0 HDI VDI Fig. 8 項目記号最小標準最大単位 データセットアップタイム tds 3.3 nsec データホールドタイム tdh 3.3 nsec ( 注 ) DATA17:DATA0, HDI, VDI の取り込みクロックエッジの極性はレジスタにて反転することができます (3) HD パルス幅 phsw HDI Fig. 9 項目記号最小標準最大単位備考 15 128 525i/625i 出力時 27MHz HD パルス幅 phsw 15 64 CLKs 525p/625p 出力時 27MHz 15 272 1080i/720p 出力時 74.25MHz 標準値はアナログ VIDEO 規格の HD パルス幅をシステムクロックパルス数で換算したものです (4) PDN パルス幅 tpdn PDN Fig. 10 項目記号最小標準最大単位備考 PDN パルス幅 tpdn 100 ns 最小パルス幅はリセットに必要なパルス幅とします MS0972-J-02 14 2012/12

(5) パワーアップシーケンス AK8826 のパワーアップシーケンスを次に示します 電源の立ち上げ順は問いません なお レジスタの書き込みには CLK 入力は不要です (5-1) 電源立ち上げ後パワーダウンさせる場合電源立ち上げ後パワーダウン状態にする場合のシーケンスは下図の通りです (CLKIN へのクロック入力は電気的特性で規定されたパワーダウン電流を満たすために必要となります ) (r) はレジスタ設定ビットを表します Power Supply t >100ns( 注 1) AVDD:2.7V DVDD:1.65V PVDD:1.65V PDN CLKIN DTRSTN (r) t >100clk PLLPDN (r) Low CONVMOD[1:0] (r) 0x00( コンポジットエンコーダモード ) Fig. 11 パワーアップシーケンス ( パワーアップ後パワーダウン ) 注 1) 電源が十分安定した後 100ns までは PDN ピンを Low にしてください MS0972-J-02 15 2012/12

(5-2) コンポジットビデオエンコーダモード設定の場合電源立ち上げ後 コンポジットビデオエンコーダモードで動作させる場合の各種制御は下図の通りです リセット直後の初期状態はコンポジットビデオエンコーダモード設定になっています (r) はレジスタ設定ビットを表します Power Supply t >100ns (1) AVDD:2.7V DVDD:1.65V PVDD:1.65V PDN CLKIN 27MHz PLLPDN (r) CONVMOD[1:0] (r) 0x00 DTRSTN (r) t > 100clk (2) t > 30ms (3) DACnEN (r) DATA Fig. 12 パワーアップシーケンス ( コンポジットビデオ出力時 ) (1) PDN 信号は電源立ち上げ後 100ns 以上 Low にしてください (2) コンポジットビデオエンコードブロック内の初期化を行います クロックを入力した状態で DTRSTN-bit を 100 クロック以上 0 に設定してください (3) BT656 インターフェースモードで動作させる場合 入力データとの同期に 1 フレーム以上の時間が必要です 入力データと同期が取れた後 DAC を ON にすることにより映像の乱れがなくなります MS0972-J-02 16 2012/12

(5-3) コンポーネントビデオエンコーダモード設定の場合電源立ち上げ後 コンポーネントビデオエンコーダモードで動作させる場合の各種制御は下図の通りです リセット直後の初期状態はコンポジットビデオエンコーダモード設定になっています レジスタ設定にてコンポーネントビデオエンコーダモードに設定してください (CONVMOD[1:0]-bit = [01] に設定してください ) (r) はレジスタ設定ビットを表します Power Supply t >100ns (1) AVDD:2.7V DVDD:1.65V PVDD:1.65V PDN CLKIN 27MHz or 74.25MHz PLLPDN (r) t>100clk (2) (3) CONVMOD[1:0] (r) 0x00 0x01 DTRSTN (r) (4) 31 ms (5) DACnEN (r) t>30 ms (6) DATA Fig. 13 パワーアップシーケンス ( コンポーネントビデオ出力時 ) (1) PDN 信号は電源立ち上げ後 100ns 以上 Low にしてください (2) クロック入力開始後 100 クロック経過した後に動作モードをコンポーネントビデオエンコーダモードに切り換えてください (3) PLLPDN-bit は動作モードをコンポーネントビデオエンコーダモードに切り換えた後に Low High に切り換えてください (4) DTRSTN-bit は動作モードをコンポーネントビデオエンコーダモードに切り換えた後に Low High に切り換えてください (5)(6) PLLPDN-bit = High にした後 31ms(1 フレーム時間 +PLL 立ち上がり時間 ) 以上の時間経過後 DAC を ON にしてください MS0972-J-02 17 2012/12

(5-4) ビデオ DAC 動作モード設定の場合電源立ち上げ後 ビデオ DAC 動作モードで動作させる場合の各種制御は Fig. 14 の通りです リセット直後の初期状態はコンポジットビデオエンコーダモード設定になっています レジスタ設定にてビデオ DAC 動作モードに設定してください (CONVMOD[1:0]-bit = [10] に設定してください ) (r) はレジスタ設定ビットを表します Power Supply t >100ns (1) AVDD:2.7V DVDD:1.65V PVDD:1.65V PDN CLKIN 54MHz (max) PLLPDN (r) t >100clk (2) Low CONVMOD[1:0] (r) 0x00 0x10 DTRSTN (r) (3) DACnEN (r) Fig. 14 パワーアップシーケンス ( ビデオ DAC 動作モード動作時 ) (1) PDN 信号は電源立ち上げ後 100nw にしてください (2) クロック入力開始後 100 クロック経過した後に動作モードをビデオ DAC 動作モードに切り換えてください (3) DTRSTN-bit は動作モードを Video DAC mode に切り換えた後に Low High に切り換えてください MS0972-J-02 18 2012/12

(6) パワーダウンシーケンス パワーダウン解除シーケンス PDN 設定前 (PDN=Low) 各モードで内部データパスの初期化処理を行います PDN 解除後 (PDN=High) アナログ部基準電圧 電流が安定するまで約 10ms の時間を要します PDN = Low 期間中 CLKIN ピンに CLK 入力があっても問題はありませんが 消費電力を削減するために CLKIN ピンを High または Low に固定することを推奨します PDN = Low 期間中 AVDD/DVDD は OFF にすることが可能です パワーダウンシーケンスは次の通りです (r) はレジスタを意味します PDN = Low で全レジスタは初期化されます パワーダウン解除後 ( PDN =Low から PDN=High に設定後 ) 必ずレジスタ設定を行ってください また パワーダウン時は制御系信号を全て VIH/VIL レベルではなく確実に使用する極性の電源電圧またはグランドレベルにしてください (6-1) コンポジットビデオエンコーダモードからのパワーダウン及びパワーダウン解除シーケンスコンポジットビデオエンコーダモードで動作モード時のパワーダウンシーケンス及びパワーダウン解除シーケンスを下図の通り示します CLKIN 及び DATA 入力ピンにクロック データが入力されても問題はありませんが 消費電力を削減するためには 各々のピンは Low または High に固定することを推奨します (r) はレジスタ設定ビットを表します CLKIN (27MHz) Fix to Low or High DACnEN(r) CONVMOD[1:0](r) DTRSTN(r) 0x00 t > 100clk レジスタは初期化されています Power up シーケンスに従ってください PDN 10ms VREF Fig. 15 パワーダウン & パワーダウン解除シーケンス ( コンポジットエンコーダモード動作時 ) MS0972-J-02 19 2012/12

(6-2) コンポーネントビデオエンコーダモードからのパワーダウン及びパワーダウン解除シーケンスコンポーネントビデオエンコーダモードで動作モード時のパワーダウンシーケンス及びパワーダウン解除シーケンスを下図の通り示します CLKIN 及び DATA 入力ピンにクロック データが入力されても問題はありませんが 消費電力を削減するためには 各々のピンは Low または High に固定することを推奨します (r) はレジスタ設定ビットを表します CLKIN 27 or 74.25MHz Fix to Low or High DACnEN(r) PLLPDN(r) CONVMOD[1:0](r) 0x01 0x00 DTRSTN(r) t > 100clk レジスタは初期化されています Power up シーケンスに従ってください PDN VREF 10ms Fig. 16 パワーダウンシーケンス & パワーダウン解除 ( コンポーネントモード動作時 ) (6-3) ビデオ DAC 動作モードからのパワーダウンシーケンスビデオ DAC 動作モードで動作モード時のパワーダウンシーケンス及びパワーダウン解除シーケンスを下図の通り示します CLKIN 及び DATA 入力ピンにクロック データが入力されても問題はありませんが 消費電力を削減するためには 各々のピンは Low または High に固定することを推奨します (r) はレジスタ設定ビットを表します CLKIN 54MHz (max) Fix to Low or High DACnEN(r) CONVMOD[1:0](r) 0x10 0x00 DTRSTN(r) t >100clk PDN 10ms VREF Fig. 17 パワーダウン & パワーダウン解除シーケンス ( ビデオ DAC 動作モード動作時 ) MS0972-J-02 20 2012/12

(7) I 2 C タイミング (7-1) タイミング 1 tbuf thd:sta tr tf tsu:sto SDA tf tr SCL tlow tsu:sta Fig. 18 I 2 C タイミング図 1 項目 記号 最小 最大 単位 Bus Free Time tbuf 1.3 usec Hold Time (Start Condition) thd:sta 0.6 usec Clock Pulse Low Time tlow 1.3 usec Input Signal Rise Time tr 300 nsec Input Signal Fall Time tf 300 nsec Setup Time(Start Condition) tsu:sta 0.6 usec Setup Time(Stop Condition) tsu:sto 0.6 usec 上記 I 2 C バスに関するタイミングは I 2 C バスの規格でありデバイスの制約によるものではありません 詳細に関しては I 2 C バス規格を参照してください (7-2) タイミング 2 thd:dat SDA thigh SCL tsu:dat Fig. 19 I 2 C タイミング図 2 項目 記号 最小 最大 単位 Data Setup Time tsu:dat 100( 注 1) nsec Data Hold Time thd:dat 0.0 0.9( 注 2) usec Clock Pulse High Time thigh 0.6 usec 注 1:I 2 C バス標準モードで使用する場合 tsu:dat 250nSec を満たす必要があります 注 2: を tlow を延長しないバス上で使用する場合 (tlow= 最小規格で使用する場合 ) この条件を満足する必要があります I 2 C によるレジスタへの Read/Write 動作に外部クロックは不要です SCL のクロックだけで完結します MS0972-J-02 21 2012/12

6. 共通機能仕様 AK8826 のコンポーネントエンコーダブロックモード コンポジットビデオエンコーダブロックモード ビデオ DAC 動作モード共通機能仕様について記載します デバイスコントロールインターフェース AK8826 は I 2 C バスコントロールインターフェースによってコントロールされます I2C バス SLAVE Address I 2 C スレーブアドレスは SELA ピンの設定により 0x40 または 0x42 のいずれかを選択することができます SELA 状態 SLAVE Address Low (PVSS1) 0x40 High (PVDD1) 0x42 A6 A5 A4 A3 A2 A1 A0 R/W 0 1 0 0 0 0 SELA I2C コントロールシーケンス (1) Write シーケンス 1 バイト目に AK8826 のライトモードのスレーブアドレスを受信すると 2 バイト目にサブアドレス 3 バイト目以降にデータを受信します Write シーケンスには 1 バイトずつ Write するシーケンスと複数バイト連続して Write する Sequential Write operation があります (a) 1 バイト Write シーケンス S Slave Address w A 8-bits 1- bit Sub Address 8-bits A Data A Stp 1- bit 8-bits 1- bit (b) 複数バイト (m-bytes) Write シーケンス (Sequential Write Operation) Slave Sub S w A A Data(n) A Data(n+1) A Data(n+m) A stp Address Address(n) 8-bits 1 8-bits 1 8-bits 1 8-bits 1 8-bits 1 (2) Read シーケンス 1 バイト目に AK8826 のリードモードのスレーブアドレスを受信すると 2 バイト目以降はデータの送信を行います Slave Sub Slave S w A A rs R A Data1 A Data2 A Data3 A Data n Ā stp Address Address(n) Address 8-bits 1 8-bits 1 8-bits 1 8-bits 1 8-bits 1 8-bits 1 8-bits 1 上記それぞれの意味は次の通りです S, rs : Start Condition A : Acknowledge (SDA Low ) Ā : Not Acknowledge (SDA High) stp : Stop Condition R/W 1 : Read 0 : Write : マスタデバイスによります 通常はマイコン出力します : スレーブデバイスによります AK8826 が出力するものです 注 : 複数バイト Read/Write シーケンスを用いるときは Add[0x00]~Add[0x35], Add[0x40]~Add[0x51] の二つに分けてください テストレジスタ Add[0x36]~Add[0x3F] には複数バイト Read/Write シーケンスにてアクセスしないでください テストレジスタにアクセスする場合は 1 バイト Read/Write シーケンスにてアクセスしてください MS0972-J-02 22 2012/12

モード切り換え AK8826 はコンポーネントビデオエンコーダ機能 コンポジットビデオエンコーダ機能 ビデオ DAC 機能の 3 つの機能を持つデバイスです これらの 3 つの機能はレジスタ設定にて切り換えます モードの遷移は I/O Data Format Register (R/W) [Sub Address 0x0B] CONVMOD[1:0]-bit DAC Control Register(R/W) [SubAddress 0x0D] DACnEN-bit (n=1,2,3) Powerdown Mode Register (R/W) [Sub Address 0x06] PLLPDN-bit にて行います I/O Data Format Register Sub Address 0x0B Default Value 0x00 HDSDMASE YC2RGB Reserved DTFMT CONVMOD1 CONVMOD0 INPFMT1 INPFMT0 CONVMOD[1:0]-bit 設定モード 備考 00 コンポジットビデオエンコーダモード設定 コンポーネントビデオエンコードブロックはスリープ状態になります 但し x2 PLL は PLLPDN-bit にてパワーダウンさせる必要があります 01 コンポーネントビデオエンコーダモード設定 コンポジットビデオエンコードブロックはパワーダウン状態になります このモードでは PLLPDN-bit=1にしてください 10 ビデオ DAC 動作モード設定 コンポーネント コンポジットビデオエンコードブロックはパワーダウン状態に遷移します 但し x2 PLL は PLLPDN-bit にてパワーダウンさせる必要があります 11 Reserved リザーブ設定です DAC Control Register Sub Address 0x0D Default Value 0x00 Reserved Reserved OLVL DTRSTN CVBSSEL DAC3EN DAC2EN DAC1EN DACnEN-bit =1 (n=1,2,3) の時の各 DAC からの出力信号 CONVMOD[1:0]-bit 条件 00 01 CVBSSEL=0 CVBSSEL=1 DAC1 出力 Y CVBS Y DAC1EN=1 DAC2 出力 C - Pb CVBSSEL=1 のとき DAC2EN=1 DAC3EN=1 に設定しない DAC3 出力 CVBS - Pr でください (DAC2, DAC3 は 0 コード出力になります ) Powerdown Mode Register Sub Address 0x06 Default Value 0x00 Reserved Reserved Reserved Reserved Reserved PLLPDN SLPEN1 SLPEN0 コンポーネントエンコーダモード時に動作させる x2 PLL の ON/OFF 設定を行います コンポーネントエンコーダモード動作時は必ず PLL を ON (PLLPDN=1) に設定してください コンポーネントエンコーダモード時以外は ON にする必要はありません PLLPDN 動作 0 PLL はパワーダウン状態です PLL は動作状態です 1 コンポーネントビデオエンコーダとして使う際は 必ず PLLPDN=1 としてください MS0972-J-02 23 2012/12

モード切り替え手順例は次の通りです ( 下記例ではモード切り替え時に黒映像が出力されるようにブラックバースト信号出力 (HDBBG / SDBBG) 設定にしています ) (1) コンポーネントビデオエンコーダモードからコンポジットビデオエンコーダモードへの切り替え コンポーネントビデオエンコーダモード コンポジットビデオエンコーダモード CONVMOD[1:0]-bit (r) 0x01 (6) レジスタ設定 (r) (7) 0x00 DTRSTN-bit (r) (3) (9) DACnEN-bit (r) (2) (10) PLLPDN-bit (r) (4) PLL パワーダウン状態 HDBBG-bit (r) (1) (3) t >30ms データ入力 Low or High 入力 (5) (8) t >100clk 入力 CLKIN Low or High Fig. 20 モード切り換え ( コンポーネントビデオエンコーダモード コンポジットビデオエンコーダモード ) (1) 画像の乱れを防ぐために 映像切り換え前にブラックバースト ( 黒 ) 出力を行い データ入力をストップします (2) DAC を OFF にします (3) DAC OFF 後にブラックバースト出力設定をストップします DTRSTN-bit =0 に設定します (4) PLLPDN-bit = 0 に設定します (PLL はパワーダウン状態になります ) (5) クロック入力を停止します (6) コンポーネントビデオエンコーダモードからコンポジットビデオエンコーダモードへ切り換えます (7) 同期モード 出力信号等の設定を行います (8) クロックの切り替えを行います 連続してクロック切り換えをしても問題ありません 連続してクロックを切り換える場合は (6)(7) の処理を先に行ってください (9) クロック入力後 ( 入力状態で )100clk 以上レジスタ DTRSTN-bit =0 経過後 DTRSTN=1 にしてください (10) 映像データを入力した後に 1 フレーム時間 (30ms) 経過後 DAC を ON にします 30ms はビデオエンコーダが入力データに同期がとれるまでの最低必要な時間でになります DAC を ON にした後にデータを入力した場合 瞬間的に同期が取れていない映像が出力される可能性があります MS0972-J-02 24 2012/12

(2) コンポジットビデオエンコーダモードからコンポーネントビデオエンコーダモードへの切り替え コンポジットビデオエンコーダモード コンポーネントビデオエンコーダモード CONVMOD[1:0]-bit (r) 0x00 (5) レジスタ設定 (r) (6) 0x01 DACnEN-bit (r) (2) (10) PLLPDN-bit (r) (8) t > 1 ms SDBBG-bit (r) (1) (3) データ入力 Low or High (9) t >30ms CLKIN 入力 Low or High (7) 入力 (4) Fig. 21 モード切り換え ( コンポジットビデオエンコーダモード コンポーネントビデオエンコーダモード ) (1) 画像の乱れを防ぐために 映像切り換え前にブラックバースト ( 黒 ) 出力を行い データ入力をストップします (2) DAC を OFF にします (3) DAC OFF 後にブラックバースト出力設定をストップします (4) クロック入力を停止します (5) ビデオエンコーダモードを切り換えます ( コンポジットビデオエンコーダモード コンポーネントビデオエンコーダモード ) (6) 同期モード 出力信号等の設定を行います (7) クロックを入力します 連続してクロック切り換えをしても問題ありません 連続してクロックを切り換える場合は (6)(7) の処理を先に行ってください (8) 入力クロックが安定した後 内蔵 PLL を ON にします (PLLPDN-bit = 1 に設定します ) (9) PLL が安定した後 映像データを入力します (10) 映像データを入力した後に 1 フレーム時間 (30ms) 経過後 DAC を ON にします 30ms はビデオエンコーダが入力データに同期がとれるまでの最低必要な時間でになります DAC を ON にした後にデータを入力した場合 瞬間的に同期が取れていない映像が出力される可能性があります MS0972-J-02 25 2012/12

(3) コンポーネントビデオエンコーダモード動作時クロックレートが異なるモードへの切り替えシーケンスクロック入力が 27MHz 74.25MHz または 74.25MHz 27MHz に切り替わる場合のシーケンスです 下図にて 27MHz / 74.25MHz モード 74.25MHz / 27MHz モードと記載されているところは 27MHz モード 74.25MHz モード へ切り替わる または 74.25MHz モード 27MHz モード へ切り替わる という意味を表します 同様に D1 or D2 / D3 or D4 D3 or D4 / D1 or D2 と記載されているところは D1 または D2 モード D3 または D4 モード へ切り替わる または D3 または D4 モード D3 または D4 モード へ切り替わる という意味になります HDMOD[1:0]-bit (r) 27MHz / 74.25MHz モード D1 or D2 / D3 or D4 (5) 74.25MHz / 27MHz モード D3 or D4 / D1 or D2 DACnEN-bit (r) (2) (9) PLLPDN-bit (r) HDBBG-bit (r) データ入力 (1) 入力 (3) (4) (7) Low or High t > 1ms (8) t>1frm 入力 CLKIN 27MHz / 74.25MHz Low or High (6) 74.25MHz / 27MHz Fig. 22 クロックレートが異なるモードへの切り替えシーケンス (1) 画像の乱れを防ぐために 映像切り換え前にブラックバースト ( 黒 ) 出力を行い データ入力をストップします (2) DAC を OFF にします (3) DAC OFF 後にブラックバースト出力設定をストップします (4) PLLPDN = 0 を設定します (PLL=OFF) (5) 出力モードを切り換えます (6) クロックの切り替えを行います 連続してクロックを切り換えをしても問題ありません ( クロックを切り換えは PLLPDN=0 の状態で行ってください ) (7) 内蔵 PLL を ON にします (PLLPDN-bit = 1 に設定します ) (8) PLL が安定した後 (1ms 以後 ) 映像データを入力します (9) 映像データを入力した後に 1 フレーム時間 (30ms) 経過後 DAC を ON にします 30ms はビデオエンコーダが入力データに同期がとれるまでの最低必要な時間でになります DAC を ON にした後にデータを入力した場合 瞬間的に同期が取れていない映像が出力される可能性があります MS0972-J-02 26 2012/12

入力クロック AK8826 に入力するクロックは動作モードによって異なります 入力クロックと動作モードの関係は次の通りです 入力クロック コンポーネントコンポジットビデオエンコーダモードビデオエンコーダモード D1, D2 D3, D4 ビデオ DAC 動作モード CLKIN 入力クロック 27MHz 27MHz 74.25MHz 54MHz (max) DAC 動作クロック 27MHz 54MHz 148.5MHz CLKIN 入力クロック 内蔵 PLL 動作 OFF ON ON OFF D1 = 480i/576i(525i/625i), D2 = 480p/576p (525p/625p), D3 = 1080i (1125i), D4 = 720p (750p) とします 入力クロックの切り換えは Powerdown Mode Register (R/W) [Sub Address 0x06] の PLLPDN-bit =0 の状態で行ってください 内蔵 PLL AK8826 には入力クロックを x2 するための PLL が内蔵されています PLL はコンポーネントビデオエンコーダモード時 必ず動作させる必要があります コンポーネントビデオエンコーダモード以外で使用するときは Powerdown Mode Register (R/W) [Sub Address 0x06] の PLLPDN-bit にて PLL をスリープ状態にすることを推奨します また 入力クロックを切り換える際は PLLPDN-bit =0 の状態で行ってください Powerdown Mode Register Sub Address 0x06 Default Value 0x00 Reserved Reserved Reserved Reserved Reserved PLLPDN SLPEN1 SLPEN0 PLLPDN 動作 0 PLL はパワーダウン状態です PLL は動作状態です 1 コンポーネントビデオエンコーダとして使う際は 必ず PLLPDN=1 としてください リセット (1) コンポーネントビデオエンコードブロック DAC 動作モードブロック マイコンインターフェースブロックは PDN ピンを Low にすることによってリセットされます ( 非同期リセット ) クロック入力は不要です (2) コンポジットビデオエンコードブロックリセットコンポジットビデオエンコードブロックは同期リセットになります コンポジットビデオエンコーダブロックをリセットするには クロック入力状態で DAC Control Register(R/W) [Sub Address 0x0D] の DTRSTN-bit を Low にします クリアされるまでに 100 クロック以上のクロック入力が必要です コンポジットビデオエンコードブロックをリセットしない場合 動作開始直後 最初の 100 クロックの出力信号が不定になる可能性があります DAC Control Register Sub Address 0x0D Default Value 0x00 Reserved Reserved OLVL DTRSTN CVBSSEL DAC3EN DAC2EN DAC1EN PDN ピンを Low にして初期化を終了した後は 内部レジスタは全て初期値にセットされます また AK8826 のビデオ DAC 出力はハイインピーダンス状態になります MS0972-J-02 27 2012/12

パワーダウン AK8826 の PDN ピンを Low にすることによってパワーダウンモードにすることが可能です パワーダウンモードへの遷移はパワーダウンシーケンスに従ってください パワーダウンからの復帰の場合はパワーダウン解除シーケンスに従ってください なお PDN ピンでのパワーダウンではレジスタ値は全て初期値に戻りますので レジスタ再設定が必要です また PDN ピンが Low の時 PVDD のみ ON にして AVDD/DVDD 電源を OFF にすることが可能です スリープモード Powerdown Mode Register (R/W) [Sub Address 0x06] の SLPEN[1:0]-bit =[11] にすると I 2 C I/F ブロック以外のブロックがスリープモードに遷移します なお スリープモードでは I2C I/F ブロックは動作していますので 待機電力をより少なくしたい場合にはパワーダウンピンでの制御を行ってください Sub Address 0x06 < HD Block > Default Value 0x00 Reserved Reserved Reserved Reserved Reserved PLLPDN SLPEN1 SLPEN0 MS0972-J-02 28 2012/12

データ入力フォーマット AK8826 は YCbCr 8bit フォーマット YCbCr 16bit フォーマット RGB 18bit フォーマット RGB, 16bit フォーマットの 4 種類のデータ入力フォーマットをサポートしています 入力データフォーマットに関する設定は I/O Data Format Register (R/W) [Sub Address 0x0B] の INPFMT[1:0]-bit と DTFMT-bit にて行います I/O Data Format Register Sub Address 0x0B Default Value 0x00 HDSDMASE YC2RGB Reserved DTFMT CONVMOD1 CONVMOD0 INPFMT1 INPFMT0 INPFMT[1:0] -bit は入力データのビット幅を設定するレジスタです INPFMT[1:0] -bit の設定と入力データ形式の関係は下表の通りです INPFMT[1:0]-bit 入力データ形式 備考 00 8 ビットデータ入力 01 16 ビットデータ入力 10 18 ビットデータ入力 11 Reserve DTFMT -bit はデータ形式を設定します DTFMT -bit の設定は下表の通りです DTFMT -bit 入力データ形式 0 YCbCr データフォーマットで入力します RGB データフォーマットで入力します 1 CONVMOD[1:0]=00, 01 のときは RGB YCbCr 変換を行います * * RGB データ入力の時は EAV 同期モード (ITU-R BT.656 同期モード ) はサポートしません RGB フォーマットで入力可能な信号は 525i/625i/525p/625p です 1080i と 720p は RGB フォーマットで入力できません CONVMOD[1:0] -bit はエンコーダモードを設定します CONVMOD[1:0] -bit の設定と入力データ形式の関係は下表の通りです CONVMOD[1:0] -bit 入力データ形式 00 コンポジットビデオエンコーダモードで動作します 01 コンポーネントビデオエンコーダモードで動作します 10 ビデオ DAC 動作モードで動作します 11 設定しないでください INPFMT[1:0] -bit DTFMT-bit CONVMOD[1:0] -bit YCbCr Composite Video Encoder DATA DATA Formatter MUX RGB to YCbCr Y Cb/Cr Decimation Filter Cb/Cr MUX Composite Video Encoder RGB Video DAC Mode Fig. 23 入力インターフェース部データパス概略図 MS0972-J-02 29 2012/12

(1) YCbCr 8bit データ入力フォーマット 525i / 625i のデータを入力するときのみに用います データを転送するクロックは 27MHz です データ入力ピンは DATA7-DATA0 を使用します YCbCr のデータ列は Cb[7:0] / Y[7:0] / Cr[7:0] / Y[7:0] と多重化します 下記表では Y[n], Cb[n], Cr[n] を Yn, Cbn, Crn と表記します D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 - - - - - - - - - - D17 - D0 は DATA17 - DATA0 ピンに相当します 入力データフォーマットに関する設定は次の通りです I/O Data Fromat Register 設定 INPFMT[1:0]-bit DTFMT-bit 備考 00 0 8bit YCbCr 入力 動作させるブロックの設定は モード切り替え ) の項に記載されているように I/O Data Format Register (R/W) [Sub Address 0x0B] の CONVMOD[1:0]-bit にて設定します 出力信号に関する設定は HD Mode Register (R/W) [Sub Address 0x00] または SD Block Control Register (R/W) [Sub Address 0x11] を参照してください Y7 Cb7 Cr7 Y6 Cb6 Cr6 Y5 Cb5 Cr5 Y4 Cb4 Cr4 Y3 Cb3 Cr3 Y2 Cb2 Cr2 Y1 Cb1 Cr1 Y0 Cb0 Cr0 CLKIN (27MHz) DATA[7:0] Cb Y Cb n Y 2n Cr n Y 2n+1 Cb n+1 Y 2n+2 Cr n+1 Y 2n+3 Cb n+2 Y 2n+4 Cr n+2 Fig. 24 MS0972-J-02 30 2012/12

(2) YCbCr 16bit データ入力フォーマット 525i / 625i / 525P / 625P / 1080i / 720P のデータを入力するときに用います 525i / 625i データ入力時と 525P / 625P / 1080i / 720P データ入力時で CLK とデータの関係が異なります データを転送するクロックは 525i / 625i / 525P / 625P の時は 27MHz 1080i / 720P 入力するときは 74.25MHz になります データ入力ピンは DATA15-DATA0 を使用します CbCr のデータ列は Cb[7:0] / Cr[7:0] と多重化します 下記表では Y[n], Cb[n], Cr[n] を Yn, Cbn, Crn と表記します D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 - - Cb7 Cr7 Cb6 Cr6 Cb5 Cr5 Cb4 Cr4 Cb3 Cr3 Cb2 Cr2 Cb1 Cr1 Cb0 Cr0 入力データフォーマットに関する設定は次の通りです I/O Data Fromat Register 設定 INPFMT[1:0]-bit DTFMT-bit 備考 01 0 16bit YCbCr 入力 動作させるブロックの設定は モード切り替え の項に記載されているように I/O Data Format Register (R/W) [Sub Address 0x0B] の CONVMOD[1:0]-bit にて設定します 出力信号に関する設定は HD Mode Register (R/W) [Sub Address 0x00] を参照してください Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 なお YCbCr 16bit データ入力時に コンポジットビデオ信号及び S ビデオ信号を出力することはできません (2-1) 525i / 625i データ入力時 CLKIN (27MHz) Data[7:0] Y 0 Y 1 Y 2 Y 3 Y 2n Y 2n+1 Y 2n+2 Data[15:8] Cb 0 Cr 0 Cb 1 Cr 1 Cb n Cr n Cb n+1 Fig. 25 (2-2) 525P / 625P / 1080i / 720P データ入力時 CLKIN (27 or 74.25MHz) Data[7:0] Y 0 Y 1 Y 2 Y 3 Y 2n Y 2n+1 Y 2n+2 Y 2n+3 Y 2n+4 Y 2n+5 Data[15:8] Cb 0 Cr 0 Cb 1 Cr 1 Cb 2 Cr 2 Cb n Cr n Cb n+1 Cr n+1 Cb n+2 Cr n+2 Fig. 26 MS0972-J-02 31 2012/12

(3) RGB 8bit データ入力フォーマット (RGB5:6:5) RGB データを入力し コンポジットビデオ信号 S ビデオ信号及び 525i/625i の YPbPr 信号エンコードする場合に使用できます データを転送するクロックは 27MHz です データ入力ピンは DATA7-DATA0 を使用します 入力データは RG[7:0] / GB[7:0] と多重化します D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 - - - - - - - - - - D17 - D0 は DATA17 - DATA0 ピンに相当します RG データ = [ R4, R3, R2, R1, R0, G5, G4, G3 ] GB データ = [ G2, G1, G0, B4, B3, B2, B1, B0 ] 入力データフォーマットに関する設定は次の通りです I/O Data Fromat Register 設定 INPFMT[1:0]-bit DTFMT-bit 備考 00 1 8bit RGB 入力 動作させるブロックの設定は モード切り替え の項に記載されているように I/O Data Format Register (R/W) [Sub Address 0x0B] の CONVMOD[1:0]-bit にて設定します 出力信号に関する設定は HD Mode Register (R/W) [Sub Address 0x00] または SD Block Control Register (R/W) [Sub Address 0x11] を参照してください R4 G2 R3 G1 R2 G0 R1 B4 R0 B3 G5 B2 G4 B1 G3 B0 CLKIN (27MHz) DATA[7:0] RG0 GB0 RG1 GB1 RG n GB n RG n+1 GB n+1 Fig. 27 MS0972-J-02 32 2012/12

(4) RGB 16bit データ入力フォーマット (RGB 5:6:5) RGB データを入力し RGB データを出力するケースでの データクロックの最大値は 54MHz になります RGB データを入力し コンポジットビデオ信号 S ビデオ信号及び 525i/625i/525p/625p の YPbPr 信号に変換する場合のクロックレートは 27MHz で入力してください データ入力ピンは DATA15-DATA0 を使用します D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 - - R4 R3 R2 R1 R0 G5 G4 G3 G2 G1 G0 B4 B3 B2 B1 B0 入力データフォーマットに関する設定は次の通りです I/O Data Fromat Register 設定 INPFMT[1:0]-bit DTFMT-bit 備考 01 1 16bit RGB 入力 動作させるブロックの設定は モード切り替え の項に記載されているように I/O Data Format Register (R/W) [Sub Address 0x0B] の CONVMOD[1:0]-bit にて設定します 出力信号に関する設定は HD Mode Register (R/W) [Sub Address 0x00] または SD Block Control Register (R/W) [Sub Address 0x11] を参照してください (4-1) 525i / 625i データ入力時 CLKIN (27MHz) Data[4:0] B 0 B 1 B 2 B 3 B 4 B 5 B n B n+1 B n+2 B n+3 B n+4 B n+5 Data[10:5] G 0 G 1 G 2 G 3 G 4 G 5 G n G n+1 G n+2 G n+3 G n+4 G n+5 Data[15:11] R 0 R 1 R 2 R 3 R n R n+1 R n+2 R n+3 R n+4 R n+5 R 4 R 5 Fig. 28 (4-2) 525P / 625P データ入力時 CLKIN (27MHz) Data[4:0] B 0 B 1 B 2 B 3 B n B n+1 B n+2 B n+3 B n+4 B n+5 Data[10:5] G 0 G 1 G 2 G 3 G n G n+1 G n+2 G n+3 G n+4 G n+5 Data[15:11] R 0 R 0 R 1 R 1 R n R n+1 R n+2 R n+3 R n+4 R n+5 Fig. 29 MS0972-J-02 33 2012/12

(5) RGB 18bit データ入力フォーマット (RGB 6:6:6) RGB データを入力し RGB データを出力するケースでの データクロックの最大値は 54MHz になります RGB データを入力し コンポジットビデオ信号 S ビデオ信号及び 525i/625i/525p/625p の YPbPr 信号に変換する場合のクロックレートは 27MHz で入力してください データ入力ピンは DATA17-DATA0 を使用します D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 R5 R4 R3 R2 R1 R0 G5 G4 G3 G2 G1 G0 B5 B4 B3 B2 B1 B0 入力データフォーマットに関する設定は次の通りです I/O Data Fromat Register 設定 INPFMT[1:0]-bit DTFMT-bit 備考 10 1 18bit RGB 入力 動作させるブロックの設定は モード切り替え の項に記載されているように I/O Data Format Register (R/W) [Sub Address 0x0B] の CONVMOD[1:0]-bit にて設定します 出力信号に関する設定は HD Mode Register (R/W) [Sub Address 0x00] または SD Block Control Register (R/W) [Sub Address 0x11] を参照してください (5-1) 525i / 625i データ入力時 CLKIN (27MHz) Data[5:0] B 0 B 1 B 2 B 3 B 4 B 5 B n B n+1 B n+2 B n+3 B n+4 B n+5 Data[11:6] G 0 G 1 G 2 G 3 G 4 G 5 G n G n+1 G n+2 G n+3 G n+4 G n+5 Data[17:12] R 0 R 1 R 2 R 3 R 4 R 5 R n R n+1 R n+2 R n+3 R n+4 R n+5 Fig. 30 (5-2) 525P / 625P データ入力時 CLKIN (27MHz) Data[5:0] B 0 B 1 B 2 B 3 B n B n+1 B n+2 B n+3 B n+4 B n+5 Data[11:6] G 0 G 1 G 2 G 3 G 4 G 5 G n G n+1 G n+2 G n+3 G n+4 G n+5 Data[17:12] R 0 R 1 R 2 R 3 R 4 R 5 R n R n+1 R n+2 R n+3 R n+4 R n+5 Fig. 31 MS0972-J-02 34 2012/12

リミッタ機能オーバーサンプリングフィルタ出力等でのアンダーシュート部分を所定のレベルでクリップする機能です コンポーネントビデオエンコードブロック動作時は HD VBI & Clip Level Control Register (R/W) [Sub Address 0x01] の HDCLPLVL[1:0]-bit コンポジットビデオエンコードブロック動作時は SD Block Delay Register (R/W) [Sub Address 0x13] の SDCLPLVL[1:0]bit にて設定します HD VBI & Clip Level Control Register Sub Address 0x01 Default Value 0x04 HDCLPLVL1 HDCLPLVL0 Reserved Reserved Reserved HDVUNMSK HDVL1 HDVL0 SD Block Delay Register Sub Address 0x13 Default Value 0x00 SDCLPLVL1 SDCLPLVL0 SYD2 SYD1 SYD0 Reserved Reserved Reserved リミッタをかけるレベルは次の通りです HDCLPLVL[1:0]-bit SDCLPLVL[1:0]-bit アンダーシュートリミットレベル 00 クリッピングしません 01 約 -7.0IRE でクリップします 10 約 -1.5IRE でクリップします 11 Reserved ブラックバースト信号生成機能 AK8826 はブラックバースト信号を出力することが可能です ( 同期信号付き黒出力 ) コンポーネントビデオエンコードブロック動作時は HD Mode Register (R/W) [Sub Address 0x00] の HDBBG-bit コンポジットビデオエンコードブロック動作時は SD Block Control Register (R/W) [Sub Address 0x11] の SDBBG-bit にて設定します ブラックバースト信号は輝度信号 16 固定 Pb/Pr 信号 128 固定の出力が入力された場合と同等の動作を行います なお I/O Data Format Register (R/W) [Sub Address 0x0B] の HDSDMASE-bit = 1 とすると外部からの同期信号を入力することなくブラックバースト信号を出力することが可能です HD Mode Register Sub Address 0x00 Default Value 0x00 HDCBG HDBBG HDSETUP HDEAVDEC HDCEA861 HDMODE1 HDMODE0 HDRFRSH SD Block Control Register Sub Address 0x11 Default Value 0x10 SDBBG SDCBG SDSETUP SCR SDVM3 SDVM2 SDVM1 SDVM0 MS0972-J-02 35 2012/12

カラーバー信号生成機能 AK8826 はコンポジットビデオエンコーダモード及びコンポーネントビデオエンコーダモードにおいてカラーバー信号を出力することが可能です カラーバー出力レベルは (100/0/100/0) です コンポーネントビデオエンコードブロック動作時は HD Mode Register (R/W) [Sub Address 0x00] の HDCBG-bit コンポジットビデオエンコードブロック動作時は SD Block Control Register (R/W) [Sub Address 0x11] の SDCBG-bit にて設定します なお I/O Data Format Register (R/W) [Sub Address 0x0B] の HDSDMASE-bit = 1 とすると外部からの同期信号を入力することなくカラーバー信号を出力することが可能です HD Mode Register Sub Address 0x00 Default Value 0x00 HDCBG HDBBG HDSETUP HDEAVDEC HDCEA861 HDMODE1 HDMODE0 HDRFRSH SD Block Control Register Sub Address 0x11 Default Value 0x10 SDBBG SDCBG SDSETUP SCR SDVM3 SDVM2 SDVM1 SDVM0 セットアップ処理機能 AK8826 ではコンポーネントビデオエンコーダモード及びコンポジットビデオエンコーダモードで 7.5% のセットアップを付加することができます セットアップ処理は次の処理を行います 輝度信号 = 700[mV] x 7.5% + ( セットアップ無し時の輝度信号 ) / 0.925 色信号 = ( セットアップ無し時の Cb/Cr 信号 ) / 0.925 コンポーネントビデオエンコードブロック動作時は HD Mode Register (R/W) [Sub Address 0x00] の HDSETUP-bit コンポジットビデオエンコードブロック動作時は SD Block Control Register (R/W) [Sub Address 0x11] の SDSETUP-bit にて設定します セットアップ処理はブラックバースト出力設定時 またカラーバー出力設定時のときも有効です HD Mode Register Sub Address 0x00 Default Value 0x00 HDCBG HDBBG HDSETUP HDEAVDEC HDCEA861 HDMODE1 HDMODE0 HDRFRSH SD Block Control Register Sub Address 0x11 Default Value 0x10 SDBBG SDCBG SDSETUP SCR SDVM3 SDVM2 SDVM1 SDVM0 MS0972-J-02 36 2012/12

PARITY PARITY START Closed Caption AK8826 は Closed Captioning 及び Closed Caption Extended Data のエンコード機能を持っています これらの機能の ON/OFF 及びそのデータは SD/HD V-Blanking Control Register (R/W) [Sub Address 0x12] の SDHDCC21-bit 及び SDHDCC284-bit の設定に従います 各データは 2 バイトの連続したレジスタ Closed Caption Data 1 Register (R/W) [Sub Address 0x26] Closed Caption Data 2 Register (R/W) [Sub Address 0x27] CC Extended Data 1 Register (R/W) [Sub Address 0x28] CC Extended Data 2 Register (R/W) [Sub Address 0x29] にデータを書き込みます Closed Caption データは Closed Caption Data 1 Register (R/W) [Sub Address 0x26], Closed Caption Data 2 Register (R/W) [Sub Address 0x27] の順に Closed Caption Extended Data は CC Extended Data 1 Register (R/W) [Sub Address 0x28], CC Extended Data 2 Register (R/W) [Sub Address 0x29] の順に書き込みます AK8826 は Closed Caption エンコードの場合 Closed Caption Data 2 Register (R/W) [Sub Address 0x27] にデータが書き込まれたことにより また Closed Caption Exteded エンコードの場合は CC Extended Data 2 Register (R/W) [Sub Address 0x29] データが書き込まれたことにより データが更新されたものとします データが更新されるとその後にやってくる所定のラインにエンコードされます データの更新がなされない場合は ASCII NULL コードを出力します また各ビットは Odd Parity + 7bit US ASCII を想定しており Parity はホスト側が用意します * クローズドキャプションデータがエンコードされるラインは下記の通りです D1/60 System (SMPTE) 625/50 System (ITU-R) Closed Caption 21 Line default 22 Line default Extended Data 284 Line default 335 Line default なお RGB 信号出力時にはクローズドキャプション機能は使用できません コンポジットビデオ信号 S ビデオ信号及び YPbPr コンポーネントビデオ信号出力時のみ使用できます 240+/- 48nsec 240+/- 48nsec 10.5 +/- 0.25usec 12.91 usec Two 7-bit + PARITY ASCII Characters Data 50 +/- 2 IRE D0-D6 D0-D6 40IRE 10.003 +/- 0.25usec 27.382 usec 33.764 usec 61 usec Fig. 32 MS0972-J-02 37 2012/12

WSS AK8826 はアスペクト比判別等を行うための WSS(ITU-R.Bt.1119)(625i), IEC 62375 (625P) のエンコードをサポートしています この機能の ON/OFF はコンポジットビデオエンコーダモード時は SD/HD V-Blanking Control Register (R/W) [Sub Address 0x12] にある SDWSS-bit の設定にコンポーネントビデオエンコーダモード時は HD Block Control Register (R/W) [Sub Address 0x07 にある HDWSS-bit の設定に従います SD/HD V-Blanking Control Register Sub Address 0x12 Default Value 0x00 Reserved Reserved Reserved Reserved SDWSS SDHDCC284 SDHDCC21 SDVBID HD Block Control Register Sub Address 0x07 Default Value 0x00 HDWSS HDCFLT1 HDCFLT0 HDYFLT1 HDYFLT0 Reserved COLSNCEN HDVRATIO また設定するデータはコンポジットビデオエンコーダモード動作時は SD WSS Data 1 Register (R/W) [Sub Address 0x18] SD WSS Data 2 Register (R/W) [Sub Address 0x19] コンポーネントビデオエンコーダモード動作時は HD WSS Data 1 Register (R/W) [Sub Address 0x08] HD WSS Data 2 Register (R/W) [Sub Address 0x09] にて設定します WSS Data 更新タイミング VD Set Control Register I 2 C SDA WSS Data1 WSS Data2 DATA OLD DATA NEW DATA Fig. 33 WSS Data1: コンポジットビデオエンコーダモード SubAddress 0x18 / コンポーネントビデオエンコーダモード 0x08 WSS Data2: コンポジットビデオエンコーダモード SubAddress 0x19 / コンポーネントビデオエンコーダモード 0x09 MS0972-J-02 38 2012/12

WSS 波形 500mV +/- 5% 0 H a [us] b [us] c [us] d [us] e [us] 44.5 [us] (625i/50 のみ規定 ) Fig. 34 625i /50Hz (ITU-R.Bt.1119) 625p /50Hz (IEC 62375) Encode Line 23 43 Encode Clock 5MHz (Ts=200ns) 10MHz +/- 1kHz (Ts = 100ns) c d e 11.0 +/- 0.25 27.4 38.4 5.5 +/- 0.125 13.7 19.2 エンコードライン : 625i/50 23 ラインの前半 / 625p/50 43 ラインなお WSS データが重畳されているラインには 入力映像信号は出力されません コーディング :bi-phase modulation coding エンコードは次の通り Run-in Start code Group 1 Group 2 Group 3 Group4 Aspect ratio Enhanced Services Subtitles Others 29 elements 24 elements 24 elements 24 elements 18 elements 18 elements Bit numbering Bit numbering Bit numbering Bit numbering 0 1 2 3 4 5 6 7 8 9 10 11 12 13 LSB MSB LSB MSB LSB MSB LSB MSB 0 : 000111 1 : 111000 0 : 000111 1 : 111000 0 : 000111 1 : 111000 0 : 000111 1 : 111000 0x1F1C71C7 0x1E3C1F なお RGB 信号出力時には WSS 機能は使用できません コンポジットビデオ信号 S ビデオ信号及び YPbPr コンポーネントビデオ信号出力時のみ使用できます MS0972-J-02 39 2012/12

ビデオ DAC AK8826 は 10 ビット分解能 最大クロック周波数 150MHz で動作するカレントドライブ DAC です この DAC は負荷抵抗 300Ω VREF 1.43V IREF ピン抵抗 3.9kΩ( +/- 1% 精度 ) の条件でフルスケール 1.28V p-p (typ.) を出力するように設計されています VREF ピンは 0.1uF 以上のコンデンサを通じてアナログ電源 (AVDD) に接地してください BYPASS ピンは 0.1uF 以上のコンデンサを通じてアナロググランド (AVSS) に接続してください IREF ピンは 3.9kΩ の抵抗を通じてアナロググランド (AVSS) に接続してください DAC 出力は DAC Control Register(R/W) [Sub Address 0x0D] の DACnEN-bit (n=1,2,3) の設定にて個別に ON/OFF させることが可能です DAC 出力 OFF 時 その出力はハイインピーダンスとなります DAC Control Register Sub Address 0x0D Default Value 0x00 Reserved Reserved OLVL DTRSTN CVBSSEL DAC3EN DAC2EN DAC1EN DACnEN-bit と DAC の状態は次の表の通りです DAC1EN -bit DAC2EN -bit DAC3EN -bit 0 1 0 1 0 1 DAC1=OFF DAC1=ON DAC2=OFF DAC2=ON DAC3=OFF DAC3=ON DAC 出力設定 3ch DAC は DAC Control Register(R/W) [Sub Address 0x0D] の CVBSSEL-bit の設定により 出力する信号を選択することが可能です DAC Control Register Sub Address 0x0D Default Value 0x00 Reserved Reserved OLVL DTRSTN CVBSSEL DAC3EN DAC2EN DAC1EN SD-YC output CONVMOD[1:0]=00 SD-CVBS output CONVMOD[1:0]=00 HD output CONVMOD[1:0]=01 ビデオ DAC 動作モード CONVMOD[1:0]=10 CVBSSEL-bit 0 1 - - DAC1 Y CVBS Y G DAC2 C 0 コード出力 Pb B DAC3 CVBS 0 コード出力 Pr R ここで HD output: はコンポーネントビデオエンコードブロック出力 SD-YC output 及び SD-CVBS output はコンポジットビデオエンコードブロック出力です なお コンポーネントビデオエンコードブロック出力時とビデオ DAC 動作モード時は CVBSSEL-bit によらず 上記表に示す出力となります また DAC 動作クロックはコンポジットビデオエンコードブロック動作時コンポーネントビデオエンコードブロック動作時ビデオ DAC 動作モード時になります CLKIN 入力クロック CLKIN 入力クロックの 2 倍 CLKIN 入力クロック MS0972-J-02 40 2012/12

7. コンポーネントビデオエンコードブロック仕様 ブロック図 From Timing Generator HD-Timing Generator CLK Rate C CGMS-A WSS SYNC Generator Y[7:0 sin(x)/x Compensation x2 LPF-D x2 LPF-G* Y[9:0] to DAC CLK Rate B *CLK Rate D Cb[7:0] Cr[7:0] CLK Rate A 4:2:2 to 4:4:4 x2 Interpolation LPF-E CLK Rate B x2 LPF-F x2 LPF-H* Pb[9:0] to DAC Pr[9:0] to DAC From Clock Gen 6.75/13.5/27/54/74.25/148.5MHz Fig. 35 MS0972-J-02 41 2012/12

信号処理 ( データパス ) 入力データとの同期は ビデオインターフェースタイミング に記述するように EAV 同期モードと HD/VD 信号に同期をとるスレーブ同期モードがあります 出力信号は HD Mode Register (R/W) [Sub Address 0x00] HDRFRSH-bit, HDMODE[1:0]-bit によって設定します Sub Address 0x00 Default Value 0x00 HDCBG HDBBG HDSETUP HDEAVDEC HDCEA861 HDMODE1 HDMODE0 HDRFRSH 各種出力信号設定を下表にまとめます 出力信号 HDMODE[1:0] -bit HDRFRSH -bit 備考 525i 00 0 D1/60 625i 00 1 D1/50 525p 01 0 D2/60 625p 01 1 D2/50 1080i / 60 10 0 D3/60 1080i / 50 10 1 D3/50 720p / 60 11 0 D4/60 720p / 50 11 1 D4/50 MS0972-J-02 42 2012/12

Gain[dB] Gain[dB] Gain[dB} (1) 525i /625i データ入力時外部 27MHz クロックに同期した入力デジタルデータには Y/Cb/Cr データがマルチプレクスされています EAV 同期モードの場合 同期タイミングを抽出します EAV 同期タイミングを抽出した後 Y/Cb/Cr データパスに分けられます HD/VD スレーブ同期モードの場合も同様に Y/Cb/Cr の各データはそれぞれのデータパスに分けられます 入力された Y データは x4 Interpolation され YC のディレイ量調整用ディレイ素子を通過後 同期信号が付加されます Cb/Cr データは x 8 Interpolation された後に YC のディレイ量調整用ディレイ素子を通過後 DAC にデータを渡します Y 信号 Cb/Cr 信号ともに 54MHz のレートで出力されます (AK8826 で使用されているデジタルフィルタは FIR フィルタです ) 上記説明データパスを示すブロック図を下記に示します 8-bit or 16-bit Cb/Y/Cr 27MHz MUX Synchronization Timing EAV Decoder DEMUX Level Conversion CBData[9:0] CRData[9:0] Input Formatter YData[9:0] 4:2:2 to 4:4:4 Interpolation LPF-E x2 Interpolation LPF-D x2 Interpolation LPF-F x2 Interpolation LPF-G x2 Interpolation LPF-H Delay Delay Delay 13.5MHz 27MHz 54MHz SYNC Form DAC DAC DAC Synchronization Mode Fig. 36 525i/625i データ入力時ブロック図 輝度信号処理フィルタ特性図 ( データ入力から DAC 前までの周波数特性 ) 10 0 0.0 2.0 4.0 6.0 8.0 10.0 12.0 14.0 16.0 18.0 20.0 22.0 24.0 26.0-10 -20-30 -40 0.200 0.000-0.200-0.400-0.600 0.00 0.75 1.50 2.25 3.00 3.75 4.50 5.25 6.00 6.75-50 -0.800-60 Frequency[MHz] Fig. 37-1.000 Frequncy[MHz] Fig. 38 色信号処理フィルタ特性図 ( データ入力から DAC 前までの周波数特性 ) 10 0 0.0 1.0 2.0 3.0 4.0 5.0 6.0 7.0 8.0 9.0 10.0 11.0 12.0 13.0-10 -20-30 -40-50 -60 Frequency[MHz] Fig. 39 MS0972-J-02 43 2012/12

(2) 525P/625P データ入力時入力データは Y データと Cb/Cr データを 16-bit で入力します 入力ポート以外の動作は 525i/625i 入力時と同じです Synchronization Timing Y Cb/Cr 8-bit 8-bit MUX EAV Decoder Y Cb/Cr Y Cb/Cr DEMUX Level Conversion Y [9:0] CB [9:0] CR [9:0] sin(x)/x Compensation 4:2:2 to 4:4:4 Interpolation LPF-E x2 Interpolation LPF-D x2 Interpolation LPF-F SYNC Form Delay Delay Delay DAC DAC DAC 27MHz Synchronization Mode Input Formatter 13.5MHz 27MHz 54MHz Fig. 40 525P/625P データ入力時ブロック図 MS0972-J-02 44 2012/12

Gain[dB] Gain[dB] Gain[dB] 輝度信号処理用アパーチャ効果補正フィルタ 輝度信号処理はアパーチャ効果補正用のフィルタが実装されています アパーチャ効果補正フィルタは HD Block Miscellaneous Control Register (R/W) [Sub Address 0x0A] の HDAFLT[1:0]-bit により 補正量を調整することができます 右下図はアパーチャ補正後のフィルタ特性になります MODE0 が最も補正量が少なく MODE3 が最も補正量が多くなります HD Block Miscellaneous Control Register Sub Address 0x0A Default Value 0x00 Reserved Reserved STD770_2C HDCEA805B CCWSSSUE Reserved HDAFLT1 HDAFLT0 Default Value 0 0 0 0 0 0 0 0 HDAFLT[1:0]-bit フィルタモード 備考 00 MODE0 補正量最小 01 MODE1 10 MODE2 11 MODE3 補正量最大 輝度信号処理フィルタ特性図 ( データ入力から DAC 前までの周波数特性 ) 10 3 Aperteu Filter 0 0 2 4 6 8 10 12 14 16 18 20 22 24 26-10 -20-30 -40-50 -60 Frequency[MHz] 2 1 0-1 0 5 10 MODE3-2 MODE2-3 MODE1-4 MODE0-5 Frequency[MHz] Fig. 41 Fig. 42 色信号処理フィルタ特性図 ( データ入力から DAC 前までの周波数特性 ) 10 0 0.0 1.0 2.0 3.0 4.0 5.0 6.0 7.0 8.0 9.0 10.0 11.0 12.0 13.0-10 -20-30 -40-50 -60 Frequency[MHz] Fig. 43 MS0972-J-02 45 2012/12

(3) 1080i 及び 720P データ入力時入力データは Y データと Cb/Cr データを 16-bit で入力します 入力ポート以外の動作は 525i/625i 入力時と同じです 入力部の動作クロックは 74.25MHz で動作します 16-bit 入力時のブロック図は下記の通りです Synchronization Timing Y Cb/Cr 8-bit 8-bit MUX EAV Decoder Y Cb/Cr Y Cb/Cr DEMUX Level Conversion Y [9:0] CB [9:0] CR [9:0] sin(x)/x Compensation 4:2:2 to 4:4:4 Interpolation LPF-E x2 Interpolation x2 Interpolation LPF-F SYNC Form Delay DAC Delay DAC Delay DAC 74.25MHz Synchronization Mode Input Formatter 37.125MHz 74.25MHz 148.5MHz Fig. 44 1080i/720P データ入力時ブロック図 MS0972-J-02 46 2012/12

Gain[dB] Gain[dB] Gain[dB] 輝度信号処理用アパーチャ効果補正フィルタ 輝度信号処理はアパーチャ効果補正用のフィルタが実装されています アパーチャ効果補正フィルタは HD Block Miscellaneous Control Register (R/W) [Sub Address 0x0A] の HDAFLT[1:0]-bit により 補正量を調整することができます 右下図はアパーチャ補正後のフィルタ特性になります MODE0 が最も補正量が少なく MODE3 が最も補正量が多くなります HD Block Miscellous Control Register Sub Address 0x0A Default Value 0x00 Reserved Reserved STD770_2C HDCEA805B CCWSSSUE Reserved HDAFLT1 HDAFLT0 Default Value 0 0 0 0 0 0 0 0 HDAFLT[1:0]-bit フィルタモード 備考 00 MODE0 01 MODE1 10 MODE2 11 MODE3 輝度信号処理フィルタ特性図 ( データ入力から DAC 前までの周波数特性 ) 10 0 0 5 10 15 20 25 30 35 40 45 50 55 60 65 70-10 -20-30 -40-50 -60 Frequency[MHz] 3 2 1 0-1 -2-3 -4-5 Aperteu Filter 0 10 20 30 40 MODE3 MODE2 MODE1 MODE0 Frequency[MHz] Fig. 45 Fig. 46 色信号処理フィルタ特性図 ( データ入力から DAC 前までの周波数特性 ) 10 0 0-10 5 10 15 21 26 31 36-20 -30-40 -50-60 Frequency[MHz] Fig. 47 MS0972-J-02 47 2012/12

輝度信号及び色信号帯域制限フィルタ信号処理パスでは帯域制限フィルタにて出力映像の帯域を調整することが可能です 輝度信号帯域制限フィルタは HD Block Control Register (R/W) [Sub Address 0x07] の HDYFLT[1:0]-bit にて選択します 色信号帯域制限フィルタは HD Block Control Register (R/W) [Sub Address 0x07] の HDCFLT[1:0]-bit にて選択します HD Block Control Register Sub Address 0x07 Default Value 0x00 HDWSS HDCFLT1 HDCFLT0 HDYFLT1 HDYFLT0 Reserved COLSNCEN HDVRATIO HDYFLT[1:0] 選択フィルタ 備考 00 Normal 初期値 01 Mid 34H34H49 ページYFLT1 10 Soft 35H35H49 ページYFLT2 11 Reserve HDCFLT[1:0] 選択フィルタ 備考 00 Normal 初期値 01 Mid 36H36H49 ページCFLT1 10 Soft 37H37H49 ページCFLT2 11 Reserve MS0972-J-02 48 2012/12

Gain[dB] Gain[dB] Gain[dB] Gain[dB] Gain[dB] Gain[dB] 輝度信号及び色信号帯域制限フィルタ特性図は次の通りです 初期状態 HDYFLT [1:0]= 00 及び HDCFLT[1:0]=00 のフィルタ特性図は前項 ( 信号処理 ( データパス )) に記載されています 10 10 0-10 0 2 4 6 8 10 12 14 16 18 20 22 24 26 0-10 0 1 2 3 4 5 6 7 8 9 10 11 12 13-20 -30 YFLT1 YFLT2-20 -30 CFLT1 CFLT2-40 -50-60 Frequency[MHz] -40-50 -60 Frequency[MHz] Fig. 48 525i / 625i 輝度信号帯域制限フィルタ特性図 Fig. 49 525i / 625i 色信号帯域制限フィルタ特性図 10 0-10 0 5 10 15 20 25-20 YFLT2-30 YFLT1-40 -50-60 Frequency[MHz] 10 0-10 0 1 2 3 4 5 6 7 8 9 10 11 12 13 YFLT2 CFLT2-20 -30 CFLT1 YFLT1-40 -50-60 Frequency[MHz] Fig. 50 525P / 625P 輝度信号帯域制限フィルタ特性図 Fig. 51 525P / 625P 色信号帯域制限フィルタ特性図 10 0-10 0 5 10 15 20 25 30 35 40 45 50 55 60 65 70 YFLT2-20 -30 YFLT1-40 -50-60 Frequency[MHz] 10 0 0-10 5 10 15 20 25 30 35-20 CFLT2-30 CFLT1-40 -50-60 Frequency[MHz] Fig. 52 1080i/720P 輝度信号帯域制限フィルタ特性図 Fig. 53 1080i/720P 色信号帯域制限フィルタ特性図 MS0972-J-02 49 2012/12

ビデオインターフェースタイミング AK8826 は (1) EAV 同期インターフェース (2) HD/VD スレーブ同期インターフェースの 2 種類の方法で入力信号との同期を取ることが可能です 同期モードの設定はコンポーネントビデオエンコーダモード時は HD Mode Register (R/W) [Sub Address 0x00] の HDEAVDEC-bit にて行います HD Mode Register Sub Address 0x00 Default Value 0x00 HDCBG HDBBG HDSETUP HDEAVDEC HDCEA861 HDMODE1 HDMODE0 HDRFRSH コンポーネントビデオエンコーダモード時 HDEAVDEC-bit 同期モード 備考 0 HD/VD スレーブ同期 1 EAV 同期 HDCEA861-bit = 0 としてください MS0972-J-02 50 2012/12

(1) EAV 同期インターフェース (1-1 ) EAV 同期概要 AK8826 は入力信号にエンコードされている同期コード (TRS) をデコードし そのタイミングに同期をとります なお Y /Cb, Cr 16bit 入力の場合 Y データの同期コードに対して同期を取ります (Cb/Cr データに含まれる同期コードは参照しません ) また RGB 入力の時は EAV 同期モードでは動作しません (EAV 同期モードに設定しないでください ) EAV/SAV コード 8-bit で入力された入力データ中の 0xFF 0x00 0x00 に続くコードが EAV/SAV のコードとなります EAV/SAV コードは MSB から次のような意味を持ちます Bit Number MSB LSB WORD VALUE 7 6 5 4 3 2 1 0 0 0xFF 1 1 1 1 1 1 1 1 1 0x00 0 0 0 0 0 0 0 0 2 0x00 0 0 0 0 0 0 0 0 3 0xxx 1 F V H P3 P2 P1 P0 ここで F = 0 : Field 1 = 1 : Field 2 但し プログレッシブ出力 525P(480P)/ 750P(720P) では F-bit は常に 0 が入力されます V H = 0 : Field Blanking (V-Blanking) 以外 = 1 : Field Blanking (V-Blanking) = 0 : SAV = 1 : EAV P3, P2, P1, P0 : Protection Bit プロテクションビットと F/V/H の関係は次の表の通りです F V H P3 P2 P1 P0 0 0 0 0 0 0 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 1 0 0 0 1 1 1 1 0 1 1 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 1 同期コードと入力データの関係 同期コードと入力データの関係は次の規格に準じています 入力フォーマット 参照規格 525i ITU-R.BT656 625i ITU-R.BT656 525p SMPTE 293M 625p ITU-R. BT1358 1080i SMPTE 274M 720p SMPTE 296M MS0972-J-02 51 2012/12

(1-2) 水平方向同期 (EAV/SAV 同期 ) AK8826 は同期コードに含まれる EAV コードを使い水平方向の同期をとります 各入力データの EAV コードの位置を次に示します 525i(480i) 入力の場合 (8bit) Cb Y Cr Y Cb Y Cr Y Cb Y Cr Y Cb Y Cr Y 359 718 359 719 360 720 360 721 428 856 428 857 0 0 0 1 EAV SAV 625i(576i) 入力の場合 (8bit) Cb Y Cr Y Cb Y Cr Y Cb Y Cr Y Cb Y Cr Y 359 718 359 719 360 720 360 721 431 862 431 863 0 0 0 1 EAV SAV 525i/p(480i/p) 入力の場合 (16bit) Y 信号 718 719 720 721 722 723 854 855 856 857 0 1 2 TRS EAV SAV 625i/p (576i/p) 入力の場合 (16bit) Y 信号 718 719 720 721 722 723 860 861 862 863 0 1 2 TRS EAV SAV 1125i(1080i) / 60Hz 入力の場合 Y 信号 1918 1919 1920 1921 1922 1923 2196 2197 2198 2199 0 1 2 TRS EAV SAV 1125i(1080i) / 50Hz 入力の場合 Y 信号 1918 1919 1920 1921 1922 1923 2636 2637 2638 2639 0 1 2 TRS EAV SAV 750P(720P) / 60Hz 入力の場合 Y 信号 1278 1279 1280 1281 1282 1283 1646 1647 1648 1649 0 1 2 TRS EAV SAV 750P(720P) / 50Hz 入力の場合 Y 信号 1278 1279 1280 1281 1282 1283 1976 1977 1978 1979 0 1 2 TRS EAV SAV MS0972-J-02 52 2012/12

(1-3) 垂直同期 ( ライン同期 ) AK8826 は同期コードに含まれる F-bit または V-bit にて垂直方向の同期 ( ライン同期 ) を取ります インターレス入力信号の場合 F-bit にて同期を取ります プログレッシブ入力信号の場合 V-bit にて同期を取ります (1-3-1) F-bit 同期コードの F-bit とラインの関係は次の通りです F-bit 525i 625i 525P/625P 1080i 720P 0 Line4 - Line265 Line1 - Line312 1 Line266 - Line525 Line1 - Line3 Line313 - Line625 全てのライン F = 0 Line1 - Line563 Line564 - Line1125 全てのライン F = 0 (1-3-2) V-bit 同期コードの V-bit とラインの関係は次の通りです 525i, 625i, 1080i の場合 Field V-bit 525i 625i 1080i (60/50Hz) Field 1 (V=1) Line1 - Line19 Line624 - Line22 Line1124 - Line20 (V=0) Line20 - Line263 Line23 - Line310 Line21 - Line560 Field 2 (V=1) Line264 - Line282 Line311 - Line335 Line561 - Line583 (V=0) Line283 - Line525 Line336 - Line623 Line584 - Line1123 注 :AK8826 は 525i/625i/1080i モードの時 V-bit を参照していません 525P, 625P, 720P の場合 V-bit 525P 625P 720P (V=1) Line1 - Line42 Line621 - Line44 Line746 - Line25 (V=0) Line43 - Line525 Line45 - Line620 Line26 - Line745 MS0972-J-02 53 2012/12

(1-4) インターレス出力信号用データ入力時の同期とプログレッシブ出力信号用データ入力時の同期 (1-4-1) インターレス出力信号用データ入力時 (525i / 625i / 1080i モード時 ) インターレスデータ入力時 AK8826 は入力信号とのライン同期は EAV 内の F-bit に対して同期をかけます デバイス内でのライン認識と F-bit の関係は下記の通りです Digital Line-No. 1 2 3 4 5 6 7 8 9 F-bit Digital Line-No. 263 264 265 266 267 268 269 270 271 272 F-bit Fig. 54 525i 入力時の EAV によるライン同期 Digital Line-No. 623 624 625 1 2 3 4 5 6 F-bit Digital Line-No. 310 311 312 313 314 315 316 317 318 319 F-bit Fig. 55 625i 入力時の EAV によるライン同期 1124 1125 1 2 3 4 5 6 Digital Line-No. F-bit 561 562 563 564 565 566 567 568 Digital Line-No. F-bit Fig. 56 1080i 入力時の EAV によるライン同期 MS0972-J-02 54 2012/12