ソフトエラー評価技術 対策技術の 研究開発戦略 富士通セミコンダクター 上村大樹 Fujitsu Semiconductor LTD. E-mail: uemura.taiki@jp.fujitsu.com Copyright 2008 FUJITSU LIMITED
ソフトエラーの 測定技術と対策技術 ソフトエラーについて ソフトエラー評価技術 ソフトエラー対策技術 1 Copyright 2008 FUJITSU LIMITED
ソフトエラーのメカニズム α 線 IC 材料中の放射性不純物から α 粒子 中性子 中性子線宇宙線起因の環境中性子 N N N N P P 核反応 α 線 中性子により発生する電子 or 正孔がドレインに収集され電流ノイズが発生する 2 Copyright 2008 FUJITSU LIMITED
ソフトエラーと半導体 ソフトエラーに関する規準 JESD89A(JEDEC Standard: Measurement and Reporting of Alpha Particle and Terrestrial Cosmic Ray-Induced Soft Errors in Semiconductor Devices) 半導体産業の特徴 製造技術が完成する前から 設計作業が始まることがある 非常に短いサイクルで 新しいテクノロジーが生まれる 3 Copyright 2008 FUJITSU LIMITED
ソフトエラーの評価 α 線 材料中 α 線量測定 中性子 線量評価 実測定 シミュレーション 実環境 実験環境線量計算 環境中性子線量 加速試験時中性子線量 デバイス 実験 シミュレーション フィールド試験 加速試験 エラー率計算 4 Copyright 2008 FUJITSU LIMITED
中性子ソフトエラーの評価 中性子線量測定 中性子フィールド試験 中性子加速試験 5 Copyright 2008 FUJITSU LIMITED
中性子線量は一定でない 時期 ( 太陽周期 ) 11 年周期で 13% 変化 位置 ( 磁気緯度 ) 日本は NY の 6~7 割 高度 ( 大気遮蔽 ) EXPACS + Google Earth 高度が高いと線量が上がる 800m 上昇で2 倍 建物 ( 遮蔽 ) 3F 中 1F で 半分になることも JESD89A 13cph/cm 2 (10Mev 以上の中性子 ) で report @NY open air, sea level 6 Copyright 2008 FUJITSU LIMITED
環境の中性子線測定 [R. Takasu, 2007] ボナーボール検出器 ( 低エネルギー ) と シンチレータ検出器 ( 高エネルギー ) の組み合わせにより 幅広いスペクトルの環境中性子線量を測定することが可能 7 Copyright 2008 FUJITSU LIMITED
中性子ソフトエラーのフィールド試験 @Mt. Mauna Kea (4700m) [2008 Y. Tosaka, et al.] 高地で行うことにより データ取得速度を上げる α 線の影響を相対的に低くすることが可能 線量を同時計測することにより より正確なデータ取得が可能 8 Copyright 2008 FUJITSU LIMITED
中性子加速試験 1E+6 RCNP LANCE Sea level (multiplied by 1.5 x 10^8) Quasi-mono neutron beam Ring cyclotron AVF cyclotr on Neutrons [n/cm2/s/mev] 1E+5 1E+4 1E+3 1E+2 1E+1 [Y. Iwamoto, 2010] 1 10 100 1000 Energy [MeV] spallation neutron beam [RCNP@Osaka Univ.] 短時間で結果が得られ 低いエラー率のデバイスも評価が可能 ソフトエラー対策をほどこした回路 製品 JESD89A 試験施設 :LANSCE TRIUMF, RCNP, (ANITA) 同じスペクトルとしている 線量は 10MeV 以上の中性子数で規格 9 Copyright 2008 FUJITSU LIMITED
中性子加速試験例 ( ラッチ回路 ) Triple-well Twin-well Spallation neutron beam Research Center for Nuclear Physics (RCNP) at Osaka University More than 200k bit flip-flop on the test chip [T. Uemura, 2010] 10 Copyright 2008 FUJITSU LIMITED
SER trend on sequential element 65nm DATA0 65nm DATA1 45nm DATA0 45nm DATA1 28nm DATA0 28nm DATA1 Normalized SER 10 1 Normalized with 45nm-SRAM@1.1V [T. Uemura, 2011] 0.1 0.6 0.8 1 1.2 1.4 1.6 Voltage [V] SER decreases with technology advancing In 45nm and 28nm technologies, SER on DATA0 is more than twice higher than on DATA1. SiGe process is used on PMOS in 45nm and 28nm process. PMOS width in 45nm and 28nm is shorter than in 65nm. 11 Copyright 2008 FUJITSU LIMITED
SER Critical part on a latch CK Feed-through gate Din DATA0 low CK high NMOS CK CK Feed-back gate Dout A latch consists of un-balanced feedback loop. Feed-back gate is sensitive to soft error In DATA0, SER on NMOS of feedback gate is dominant. In DATA1, SER on PMOS of feedback gate is dominant. 12 Copyright 2008 FUJITSU LIMITED
Technology trend of redundancy technique SER [A.U.] 10000 1000 100 10 TMR-FF(MCU) Single-FF(SBU) FF FF FF FF 1 (i) 65nm 1.2V (ii) 45nm 1.1V (iii) 28nm 0.85V [T. Uemura, 2011] SBU rate decreases with technology advancing. MCU rate on the horizontal layout does not so change with technology advancing. Soft-error mitigation techniques by redundancy techniques are effective even on advanced technologies. 13 Copyright 2008 FUJITSU LIMITED
中性子加速試験の例 2 Internal view of PW650 server CPU module placement Spallation neutron beam [2007 H. Ando, et al.] 14 Copyright 2008 FUJITSU LIMITED
90nm SPARC64 V Microprocessor for Mission Critical servers High reliability, High data integrity Introduced in 2005 Major specifications 90nm Bulk CMOS, 10 Cu layers 18.46mm x 15.94mm ~1.0V Vdd, 2.16GHz Clock ~240K Latches L1$: 128KB+128KB L2$: 4MB [2007 H. Ando, et al.] 15 Copyright 2008 FUJITSU LIMITED
CPU(SPARC) におけるソフトエラーのリカバリ Vanished 93.6% Noticed 6.4% Error Detected 90% (5.8%) Among Noticed Errors Recovered 76% (4.9%) Crash w/o Log 10% Fatal 24% (1.5%) 93.6% of estimated Latch flips were Vanished Noticed Errors were 6.4% Derating factor = 0.064. Among Noticed Errors, 90% of them Detected Among Noticed Errors, 76% of them Recovered Only 1.5% of estimated latch flips resulted in Fatal errors [2007 H. Ando, et al.] 16 Copyright 2008 FUJITSU LIMITED
α 線ソフトエラーの評価 α 線量測定 α 線フィールド試験 α 線加速評価 17 Copyright 2008 FUJITSU LIMITED
α 線量測定 試料にトラック板 (CR-39) を貼りつけて α 線がつくる飛跡をとらえる 飛跡はエッチングによって目に見えるようにし 顕微鏡で数える 試料に曝露 エッチング 計数 試料 トラック板 顕微鏡 トラック板 飛跡生成 α 飛跡を可視化 トラック板 エッチピット数 曝露時間 トラック板の面積から α 線量率を計算 試料 エッチング液 エッチピットの例 [R. Takasu, 2005] 18 Copyright 2008 FUJITSU LIMITED
α 線加速試験 Flux attenuation profile on a 5mm X 5mm die (size of source d=5mm at 1mm) Alpha-ray Alpha-source 241 Am Die Package α 線源を使用し チップに α 線を照射 被曝線量から 加速率を算出し エラー率を計算 Wire Package のみで実施可能 [2008 T. Uemura] 19 Copyright 2008 FUJITSU LIMITED
HUF(Fot Under Fill) による加速試験 Flip-chip Under fill C4 C4 C4 Carrier [M. S. Gordon, 2008] アンダーフィルに α 線源 ( 210 Po, 210 Pb) を混入して 評価 Bump Package の製品に対しても試験が可能 POWER 7(IBM) の評価などで実施されている 20 Copyright 2008 FUJITSU LIMITED
α 線ソフトエラーのフィールド試験 中性子線量 :0.14 [cph/cm 2 ] [ 大塔コスモ研究所 ] 山を貫通するトンネルの中央で測定することにより 中性子線量を 1/100 程度に下げる α 線ソフトエラーのみを検出する 非常に低いエラー率評価になるため 長い期間が必要 21 Copyright 2008 FUJITSU LIMITED
Simulation シミュレーションの概要 22 Copyright 2008 FUJITSU LIMITED
Simulation シミュレーションのメリット 作っていないものに対して評価できる 設計前にエラー率がわかる ありとあらゆる対象の評価が可能 ソフトエラーの発生過程 放射線の飛来 核反応 生成粒子 n N P N デバイス内でのキャリア 電流ノイズ 回路 システム プログラム 核反応 23 Copyright 2008 FUJITSU LIMITED
ソフトエラーシミュレーション 放射線の飛来 核反応 電荷発生 デバイス内でのキャリア 粒子輸送コード (GEANT 4, PHITS) TCAD (Sentaurus, HyENEXSS 等 ) SER simulator (SEMM, NISES, CREAM, TFIT 等 ) 電流ノイズ 回路 SPICE (SPICE, fast SPICE 等 ) システム プログラム EDA ツール ハードエミュレータ 24 Copyright 2008 FUJITSU LIMITED
Simulator 例 (NISES) N-nucleus reaction data Device structure data Structure data Sensitive Volume AMD MC SRIM TCAD デバイス Sim. Circuit Simulation Monte Carlo simulation SER SPICE [1997 Y. Tosaka] particle 25 Copyright 2008 FUJITSU LIMITED
電子デバイスができるまで 本当に知りたいエラー率はココ system 加速試験 ( ただし開発後期 ) software Chip Die Assembly 線量評価等 GDS, Netlist Other card RTL Standard cell (SRAM, FF) 加速試験フィールド試験 Transistor 26 Copyright 2008 FUJITSU LIMITED
ソフトエラー評価のまとめ フィールド試験評価 最も信頼されるデータ 評価には長い時間と 大量のサンプルが必要になる 1 種類の素子に対して 1000sample 1year が必要 加速試験評価 低いエラー率を 短時間で評価することが可能 1 種類のデバイスに対して 4~40[sample] 10~[hour] 対策効果の検証 実製品の評価 シミュレーション 全ての半導体デバイスの構成要素 全ての製品を 実験することは不可能 テクノロジの進歩が早く 実物が完成する前に評価する必要がある 27 Copyright 2008 FUJITSU LIMITED
ソフトエラー対策 様々なソフトエラー対策 回路によるソフトエラー対策 ソフトエラー対策効果の評価 28 Copyright 2008 FUJITSU LIMITED
ソフトエラー対策 RAM におけるソフトエラー対策 ECC (Error correction code) パリティビットを付加しエラーを検出 (detection)& 修正 (correction) ( 例 :64bit + 8bit のパリティ 1bit error correction, 2bit error detection) Logic におけるソフトエラー スタンダードセルレベルの対策 Latch 内部冗長回路機能をもった対策 Latch を使用 組合せ回路 2 重化 ノイズフィルター 上位レベルの対策 冗長 :TMR (Triple module redundancy) エラーチェック :HIR (Hardware Instruction Retry) エラーを検出した場合のみ命令を再発行 ロジックの 3 重化 29 Copyright 2008 FUJITSU LIMITED
ラッチにおけるソフトエラー対策 Multi latch technique 2000: A multi-latch flip-flop using a C-element was proposed by T. Maruyama. 2006: A reuse paradigm (BISER) was proposed by S. Mitra. Multi node latch 1990: A multi-node latch was proposed by M. Katoh and K. Okabe. 1994: An multi-node latch with 8 transistors was proposed by T.Masson and R. Ferrant 1996:T. Calin, M. Nicolaidis, R. Velazco (DICE). 30 Copyright 2008 FUJITSU LIMITED
対策ラッチの課題 Normalized SER [A. U] 1 0.8 0.6 0.4 0.2 0 Conventional ALL 0 ALL 1 This work ALL 0 ALL 1 1.0 1.2 1.4 VDD [V] [07. T. Uemura] [07. N. Seifert] テクノロジ世代が進むほど 同時に 2 カ所でノイズが発生する確率が上がる 回路での対策効果が低下する クロックバッファーで発生した SET の問題も無視できない 31 Copyright 2008 FUJITSU LIMITED
複数個所での電荷収集を防止する技術 クリティカルエリア Cancelling キャンセリングエリア クリティカルエリア [T. Uemura, 2010] クリティカルな二つのノードの間に それをキャンセリングするノードを間に配置 32 Copyright 2008 FUJITSU LIMITED
対策ラッチにおける 複数個所での電荷収集 Voltage [V] 1.2 1.0 0.8 0.6 0.4 0.2 0.0 2 critical area データが反転 -0.2 0 20 40 60 80 100 Time [pico sec] Voltage [V] -0.2 0 20 40 60 80 100 Time [pico sec] 二つのクリティカルエリアでノイズが発生すると ラッチの保持データは反転 二つのクリティカルエリアと同時に 一つのキャンセリングエリアでノイズが発生すると ラッチの保持データは反転しない 1.2 1.0 0.8 0.6 0.4 0.2 0.0 2 critical area & 1 cancelling area データが反転しない [T. Uemura, 2010] 33 Copyright 2008 FUJITSU LIMITED
クロック起因のソフトエラーの防止技術 Data input Data output CK CK DICE-base circuit [T. Uemura, 2010] クロックバッファーを 2 つに分割し クロックバッファでの SET の影響を抑える 34 Copyright 2008 FUJITSU LIMITED
SEILA (Soft Error Immune Latch) の評価 SER [A.U.] 1000 100 10 1 Un-robust latch DATA1 Un-robust latch DATA0 SEILA DATA1 SEILA DATA0 0.7 0.8 0.9 1.0 1.1 Voltage [V] 普通のラッチ 以前の対策ラッチ SEILA SEU 1 0.102 0.007 SET @clock 0.100 0.090 <0.001 [T. Uemura, 2010] SEILA (Soft Error Immune Latch) は さらに 10 倍以上ソフトエラー耐性が向上した 35 Copyright 2008 FUJITSU LIMITED
Robust latch (SEILA: Soft error immune latch) (a)robust(shc) (b)dhc-seila Nwell CK CK CK CK CK Dp1 Dp2 CK CK CK Nwell Dp2: distance between critical PMOSs (b1)0.56um, (b2)0.34um Collection charge on one node is not upset. (a) critical PMOSs are not separated by STI. (b) critical PMOSs are separated by STI. (b)dhc-seila is sensitive to CCM only on PMOS. Pwell Nwell Pwell DHC latch [T. Uemura, 2011] 36 Copyright 2008 FUJITSU LIMITED
SER mitigation efficiency@1.0v Normalized SER 0.12 0.10 0.08 0.06 0.04 0.02 0.00 (a) robust (b1) SEILA w long Dp2 2well 3well (b2) SEILA w short Dp2 SERs are normalized with SER on (o) unrobust lathes [T. Uemura, 2011] Dp2 Dp2 Sensitive drain SER on (a) is dramatically high. Separation by STI is important for mitigating SER. SER on (b1) is higher than on (b2) Shorter Dp2 become higher SER. 37 Copyright 2008 FUJITSU LIMITED
まとめ ソフトエラーを評価 対策を行うにはありとあらゆる技術が必要 評価 目的にあわして 最適な評価方法を選択する必要がある これだけやれば OK ということはない 対策 求められる信頼性 許容されるコストを 正しく評価し 最適な ( 必要十分の ) 対策方法を採ることが重要 38 Copyright 2008 FUJITSU LIMITED