MAX 10 FPGA開発キット・ユーザー・ガイド

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1 MAX 10 FPGA 開発キット ユーザー ガイド 更新情報 UG Innovation Drive San Jose, CA

2 目次 -2 目次 このボードについて ボードの取り扱い 使用開始に際して Quartus II ウェブ エディション ソフトウェア 開発キットのインストール USB-Blaster ドライバのインストール ボード アップデート ポータル ボード テスト システム Configure メニューの使用 System Info タブ GPIO タブ Flash タブ HSMC タブ DDR3 タブ ADC タブ HDMI タブ Sleep Mode タブ パワー モニタ クロック コントロール ボード コンポーネント このボードについて 主要なデバイス コンフィギュレーション Quartus II Programmer の使用 内部コンフィギュレーション手法の選択 スイッチおよびジャンパの設定 ステータス エレメント 設定エレメント 汎用ユーザー入出力 クロック回路 オンボード オシレータ オフボード クロック入出力 コンポーネントとインタフェース /100/1000 イーサネット PHY デジタル - アナログ コンバータ

3 目次 -3 HDMI ビデオ出力 HSMC Pmod コネクタ USB - UART 変換器 メモリ DDR3 リビジョン B ボード DDR3 リビジョン C ボード フラッシュ 電源分配システム 追加情報... A-1 ボードおよびユーザー ガイドの改訂履歴... A-1 コンプライアンスと適合に関して...A-2 CE EMI 適合への注意...A-2

4 このボードについて 1 UG 更新情報 MAX 10 FPGA 開発ボードは アルテラ MAX 10 デバイスの性能と機能を評価するためのハードウェア プラットフォームを提供します 開発キットには 以下のコンポーネントが付属する RoHS- および CE- 準拠の MAX 10 FPGA 開発ボードが含まれます 主要なデバイス : MAX 10 FPGA(10M50D デュアル電源 F484 パッケージ ) Enpirion EN2342QI インダクタ統合型 4 A PowerSoC 電圧モード同期降圧コンバータ Enpirion EN6337QI インダクタ統合型 3 A 高効率 PowerSoC DC-DC 降圧コンバータ Enpirion EP5358xUI インダクタ統合型 600 ma PowerSoC DC-DC 降圧コンバータ MAX II CPLD EPM1270M256C4N( オンボード USB-Blaster II) プログラミングとコンフィギュレーション : エンベデッド USB-Blaster II(JTAG) オプションで 10 ピン ヘッダを介する JTAG 直接接続 メモリ デバイス : 64 Mx16 1 Gb DDR3 SDRAM とソフト メモリ コントローラ 128 Mx8 1 Gb DDR3 SDRAM とソフト メモリ コントローラ 512 Mb Quad シリアル ペリフェラル インタフェース (QSPI) フラッシュ 通信ポート : ギガビット イーサネット (GbE)RJ-45 ポート 2 個 イーサネット ポート A( 下 ) イーサネット ポート B( 上 ) ミニ USB2.0 UART 1 個 高精細マルチメディア インタフェース (HDMI) ビデオ出力 1 個 ユニバーサル高速メザニン カード (HSMC) コネクタ 1 個 12 ピン Digilent Pmod 互換コネクタ 2 個 All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

5 1-2 このボードについて アナログ : MAX 10 FPGA アナログ - デジタル コンバータ (ADC)SMA 入力 2 個 2x10 ADC ヘッダ ADC へのポテンショメータ入力 外部 16 ビット デジタル - アナログ コンバータ (DAC) デバイスと SMA 出力 1 個 クロック : 25 MHz シングル エンド外部オシレータ クロック ソース Silicon labs クロック ジェネレータとプログラマブル周波数 GUI オンボード USB-Blaster II 用のミニ USB ケーブル 2 A 電源およびコード 無償の Quartus II ウェブ エディション開発ソフトウェア ( ソフトウェアとライセンスはウェブサイトからダウンロード ) 包括的な関連資料 ユーザー マニュアル 部品表 回路図 ボード ファイル UG このボードについて

6 UG 図 1-1: MAX 10 FPGA ボード コンポーネント ( 表面 ) 2x10 PIN HEADER (J20) POT1 USB BLASTER (J12) USB to UART (J11) CLOCK GENERATION CHIP JTAG HEADER (J14) MAX II USB-BLASTER II CIRCUIT HDMI CONNECTOR (J8) FPGA_CPU_RESET BUTTON SMA - ANAIN2 (J19) SMA - ANAIN1 (J18) SMA - DACOUT (J1) 16-Bit DAC DUAL ETHERNET CONNECTOR (RJ1) Ethernet A (Bottom) Ethernet B (Top) PMOD CONNECTOR (J5) USER PUSH BUTTONS PMOD CONNECTOR (J4) FPGA RECONFIGURE BUTTON POWER SWITCH (SW3) USER PB3 USER PB2 USER PB1 USER PB0 DC INPUT 12 V (J15) USER LEDs LED4 LED3 LED2 LED1 LED0 DDR3 64Mx16 SDRAM Enpirion EN6337 3A PowerSoC HSMC CONNECTOR (J2) Enpirion EN2342QI 4A PowerSoC このボードについて

7 1-4 図 1-2: MAX 10 FPGA ボード コンポーネント ( 裏面 ) UG 注意 : ボードの裏面にあるシリアル番号からボードのリビジョンを確認できます QUAD SPI FLASH ENPIRION EN6337 USER DIP SWITCH (SW2) USER DIP SWITCH (SW1) DDR3 128Mx8 SDRAM (U6) BOARD REVISON ENPIRION EN6337 このボードについて

8 UG ボードの取り扱い 1-5 図 1-3: システム ブロック図 HDMI TX USB Blaster FTDI + MAXII/ V USB to UART DC Supply HSMC 2x 1 GbE DDR Mb x16 QSPI Flash 1 Gb x1 6 PMO D PMO D 2x10 ADC IN/GPI O AIN1 DAC AIN2 DACOUT Potentiometer Qsci llator ~ User LEDs FPGA _RESET JTAG User DIP Switches User Push Buttons ボードの取り扱い ボードを取り扱う際には 静電気防止の注意を順守してください 注意 : 適切な静電対策がなければ ボードが損傷する恐れがあります ボードに触れる際には静電防止対策を実施してください このボードについて

9 使用開始に際して 2 UG 更新情報 Quartus II ウェブ エディション ソフトウェア Quartus II ウェブ エディション ソフトウェアは無償であり ライセンスも不要です ウェブ エディション ソフトウェアはアルテラ ウェブサイトからダウンロードできます あるいは DVD を請求することもできます 関連情報 Quartus II ウェブ エディション ソフトウェア Altera IP and Software DVD Request Form Altera Quartus II Software - Subscription Edition vs. Web Edition 開発キットのインストール 1. MAX 10 開発キットのインストーラをアルテラ ウェブサイトの MAX 10 FPGA Development Kit のページからダウンロードします あるいは 開発キットの DVD をアルテラ ウェブサイトの Altera Kit Installations DVD Request Form のページから請求することもできます 2. MAX 10 FPGA 開発キットのインストーラを起動します 3. 画面の案内に従ってインストール プロセスを完了します インストレーション ディレクトリには Quartus II ソフトウェアのインストレーションと同じ位置を選択してください インストール プログラムが 以下の図に示す開発キットのディレクトリ構造を作成します 注意 : BTS GUI が.sof ファイルを MAX 10 デバイスをコンフィギュレーションする また関連するテストを開始するために使用します.sof ファイルを *\examples\board_test_system ディレクトリから移動させないでください All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

10 2-2 USB-Blaster ドライバのインストール 図 2-1: インストールされる開発キットのディレクトリ構造 UG <install dir> The default Windows installation directory is C:\altera\<version>\. kits <device name> board_design_files demos documents examples factory_recovery 表 2-1: インストールされるディレクトリ内容 ディレクトリ名 board_design_files demos documents examples factory_recovery 内容の説明 回路図 レイアウト アセンブリ および部品表の ボード デザイン ファイルが入っています これらのファイルを新しい試作ボードのデザインの出発点として使用します 提供される場合に デモンストレーション用アプリケーションが入っています 以下の資料が入っています MAX 10 FPGA Development Kit User Guide Quick Start Guide Dear Customer Letter このキット向けのサンプル デザイン ファイルが入っています 出荷前にボードにプログラミングされた元データが入っています このデータは ボードを元のファクトリ内容に復元するために使用します USB-Blaster ドライバのインストール 開発ボードは FPGA をプログラミングするための USB-Blaster 回路を内蔵しています しかし ホスト コンピュータとボードが通信するためには ホスト コンピュータにオンボード USB- Blaster II ドライバをインストールする必要があります オペレーティング システム用のオンボード USB-Blaster II ドライバのインストール手順は アルテラのウェブサイトで入手可能です アルテラ ウェブサイトの Altera Programming Cable 使用開始に際して

11 UG ボード アップデート ポータル 2-3 Driver Information ページにある表の項目から該当するコンフィギュレーションのリンクをクリックし 案内にアクセスしてください ボード アップデート ポータル の Board Update Portal へのアクセスにより ボードを最新の状態に保つことができます このウェブサイトでは ボード向けの役立つ情報や最新のソフトウェアとデザイン例を入手することができます Board Update Portal を利用するためのボード設定の手順については キットの箱に同梱されている Quick Start Guide を確認してください 使用開始に際して

12 ボード テスト システム 3 UG 更新情報 このキットには ボード テスト システム (BTS) アプリケーションが付属しています BTS は 機能設定を変更し 結果を観察するための使いやすいインタフェースを提供します BTS を使用して ボード コンポーネントのテスト 機能パラメータの変更 パフォーマンスの観測 および電力使用量の測定が可能です BTS の使用中は テストする機能性に対して適切なテスト デザインで FPGA を適宜リコンフィギュレーションします All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

13 3-2 ボード テスト システム 図 3-1: ボード テスト システム GUI UG ボードの主要な機能をテストするために いくつかのデザインが提供されています 各デザインはアプリケーションで 1 つ以上のタブにデータを提供します 各タブのために FPGA にダウンロードする適切なデザインを Configure メニューで特定します FPGA の正常なコンフィギュレーション後に適切なタブが表示され これを使用して関連するボード機能を動作させることができます ボードの写真上で 対応するコンポーネントの周りにハイライトが表示されます BTS は FPGA で動作するテスト デザインと JTAG バスを介して通信します ボード テスト システムとパワー モニタは JTAG バスを Nios II デバッガや SignalTap II エンベデッド ロジック アナライザといった他のアプリケーションと共有しています Quartus II Programmer は JTAG バスの帯域幅の大部分を使用するため JTAG バスを使用している他のアプリケーション ボード テスト システム

14 UG Configure メニューの使用 3-3 がタイム アウトすることがあります Quartus II Programmer を使用して FPGA をリコンフィギュレーションする前には 必ず他のアプリケーションを閉じてください Configure メニューの使用 使用するデザインを選択するために Configure メニューを使用します 各デザイン例でそれぞれ異なるボード機能をテストできます このメニューからデザインを選択すると 対応するタブがテスト向けにアクティブになります 図 3-2: Configure メニュー ボード テスト システム

15 3-4 Configure メニューの使用 UG FPGA をテスト システム デザインでコンフィギュレーションするには 以下のステップを実行します 1. Configure メニューで テストする機能と対応するコンフィギュレーション コマンドをクリックします 2. 表示されたダイアログ ボックスで Configure をクリックし デザインを FPGA にダウンロードします 3. Quartus II Programmer が開いていれば コンフィギュレーション完了後にこれを閉じます デザインが FPGA で動作します デザインとインタフェースする GUI アプリケーション タブが有効になります ボード テスト システム GUI ではなく Quartus II Programmer をコンフィギュレーションに使用する場合には GUI を再起動する必要があります ボード テスト システム

16 UG System Info タブ 3-5 System Info タブ System Info タブには ボードの現在の設定が表示されます タブには JTAG チェイン ボードの MAC アドレス Qsys メモリ マップ およびボードに保存されているその他の詳細が表示されます 図 3-3: System Info タブ ボード テスト システム

17 3-6 System Info タブ表 3-1: System Info タブのコントロールコントロール Board Information コントロール Board Name Board P/N Serial Number Factory Test Version MAX Version Ethernet A MAC Ethernet B MAC JTAG Chain Qsys Memory Map GPIO デザインがコンフィギュレーションされると ボードの情報が更新されます それ以外の場合には このコントロールはボードに関するデフォルトの静的情報を表示します ボード テスト システムで設定されたボードの正式名称を表示します ボードのパート ナンバーを表示します ボードのシリアル ナンバーを表示します 現在ボード上で動作しているボード テスト システムのバージョンを表示します 現在ボード上で動作している MAX コードのバージョンを表示します ボードのイーサネット A の MAC アドレスを表示します ボードのイーサネット B の MAC アドレスを表示します 現在の JTAG チェイン内のデバイスをすべて表示します ボードの Qsys システムのメモリ マップを表示します UG ボード テスト システム

18 UG GPIO タブ 3-7 GPIO タブ GPIO タブでは ボード上のすべての汎用ユーザー I/O コンポーネントとインタラクトすることができます DIP スイッチ セッティングの表示 LED の点滅操作 およびプッシュ ボタン押下の検出が可能です 図 3-4: GPIO タブ ボード テスト システム

19 3-8 GPIO タブ 表 3-2: GPIO タブのコントロール UG User DIP Switch User LED Push Button ユーザー DIP スイッチ バンク内のスイッチの現在のポジションを表示します ボード上のスイッチを切り替え グラフィック表示がそれに応じて変化することを確認します FPGA に対するユーザー LED の現在の状態を表示します ボードの LED をトグルするには 0 から 4 のボタンをクリックして赤または緑の LED をトグルするか All ボタンをクリックします ボードのユーザー プッシュ ボタンの現在の状態を表示する 読み出し専用のコントロールです ボード上のプッシュ ボタンを押して グラフィック表示がそれに応じて変化することを確認します ボード テスト システム

20 UG Flash タブ 3-9 Flash タブ Flash タブでは ボード上のフラッシュ メモリに読み出しおよび書き込みをすることができます 図 3-5: Flash タブ ( 詳細 ) Read コントロール ボード上のフラッシュ メモリを読み出します フラッシュ メモリの内容を表示するには テキスト ボックスに開始アドレスを入力してから Read をクリックします 指定したアドレスから開始する値が表に表示されます ボード テスト システム

21 3-10 Flash タブコントロール Write Erase Increment Test Random Test フラッシュ メモリ マップ ボード上のフラッシュ メモリに書き込みをします フラッシュ メモリの内容を更新するには 表で値を変更してから Write をクリックします アプリケーションは新しい値をフラッシュ メモリに書き込んだ後で再び値の読み出しを行い グラフィック表示にメモリ内容が正確に反映されていることを保証します フラッシュ メモリを消去します 512 K テスト システム スクラッチ ページに限定された フラッシュ メモリへのインクリメント データ パターン テストを開始します 512 K テスト システム スクラッチ ページに限定された フラッシュ メモリへのランダム データ パターン テストを開始します 開発ボードのフラッシュ メモリ マップを表示します UG ボード テスト システム

22 UG HSMC タブ 3-11 HSMC タブ HSMC では CMOS ポートのテストができます 図 3-6: HSMC タブ Status Port コントロール Pattern sync: パターンが同期している状態かどうかを表示します データ シーケンスの開始が検出されると パターンは同期していると考えられます CMOS:CMOS ポートがテストに使用できます ボード テスト システム

23 3-12 HSMC タブ UG コントロール Data Type 以下のデータ型を解析に使用できます : prbs7: 擬似ランダム 7 ビット シーケンスを選択します prbs15: 擬似ランダム 15 ビット シーケンスを選択します prbs23: 擬似ランダム 23 ビット シーケンスを選択します prbs31: 擬似ランダム 31 ビット シーケンスを選択します high_frequency: データ パターンで分割します low_frequency: データ パターンで分割します Error Control Detected errors: ハードウェアで検出されたデータ エラーの数を表示します Inserted errors: 送信データ ストリームに挿入されたエラーの数を表示します Bit error rate (BER): インタフェースのビット エラー レートを表示します Insert Error: ボタンをクリックするたびに 送信データ ストリームに 1 ワードのエラーを挿入します Clear:Detected errors および Inserted errors カウンタを 0 にリセットします Test Control Stop: テストをリセットします Number of bits tested: 最後にリセットしてからテストしたビットの数を表示します ボード テスト システム

24 UG DDR3 タブ 3-13 DDR3 タブ DDR3 タブでは 選択した量のアドレスに読み出しと書き込みを行うことにより DDR3 をテストできます 図 3-7: DDR3 タブ ボード テスト システム

25 3-14 DDR3 タブ UG コントロール パフォーマンス インジケータこれらのコントロールは 最後に Start をクリックしてから収集された現在のトランザクション性能解析情報を表示します Write Read Total パフォーマンス バー 要求されたトランザクションが達成できる理論上の最大データ レートの割合を表示します Write (MBps) Read (MBps) Total (MBps) 解析されたデータのバイト数を秒単位で表示します :72 ビット (8 ビット ECC) 幅で周波数が 1066 MHz のダブル データ レートです ピンあたり 2133 Mbps (Megabits per second) です Mbps または MBps の理論上の最大帯域幅に相当します Error Control Number of Addresses to Write and Read このコントロールでは 解析中に検出されたデータ エラーを表示し またエラーを挿入することができます Detected errors ハードウェアで検出されたデータ エラーの数を表示します Inserted errors トランザクション ストリームに挿入されたエラーの数を表示します Insert Error ボタンをクリックするたびに トランザクション ストリームに 1 ワードのエラーを挿入します Insert Error は トランザクションのパフォーマンス解析中にのみイネーブルされます Clear Detected errors および Inserted errors カウンタを 0 にリセットします 読み出しおよび書き込みのそれぞれの繰り返しで使用するアドレス数を決定します ボード テスト システム

26 UG ADC タブ 3-15 ADC タブ ADC( アナログ - デジタル ) タブは すべての ADC 入力チャネルのリアルタイムの電圧値を表示します 図 3-8: ADC タブ このタブで表示される ADC 1 と ADC 2 の 2 つの表は編集できません 以下の表にチャネルの接続先を示します ボード テスト システム

27 3-16 ADC タブ UG 専用チャネル ADC 1 チャネル 0 チャネル 1 チャネル 2 チャネル 3 チャネル 4 チャネル 5 チャネル 6 チャネル 7 SMA コネクタ ANAIN1_SMA(J18) ADC1_CH0(J20.1) ADC1_CH1(J20.3) ADC1_CH2(J20.5) ADC1_CH2(J20.7) ADC1_CH4(J20.11) ADC1_CH4(J20.13) ADC1_CH6(J20.15 または POT1) ADC1_CH7(J20.17) 専用チャネル ADC 2 チャネル 0 チャネル 1 チャネル 2 チャネル 3 チャネル 4 チャネル 5 チャネル 6 チャネル 7 ADC1_CH0(J20.2) ADC1_CH1(J20.4) ADC1_CH2(J20.6) ADC1_CH2(J20.8) ADC1_CH4(J20.12) ADC1_CH4(J20.14) ADC1_CH6(J20.16) ADC1_CH7(J20.18) SMA コネクタ ANAIN2_SMA(J19) ボード テスト システム

28 UG HDMI タブ 3-17 HDMI タブ このタブは 高精細マルチメディア インタフェース (HDMI) からのカラー バー パターンを表示します 図 3-9: HDMI タブ TX Pattern コントロール Color Bar: このコントロールを使用して TX パターンを選択します 赤 青 緑 白 黒が選択できます Start ボタンをクリックすると TX パターンを瞬時に表示します ボード テスト システム

29 3-18 HDMI タブ UG Start コントロール このボタンをクチックすると (Color Bar で ) 選択した TX パターンを表示します ボード テスト システム

30 UG Sleep Mode タブ 3-19 Sleep Mode タブ このタブでは パワー マネージメント コントローラの側面からスリープ モードをテストできます 図 3-10: Sleep Mode タブ コントロール Running (/Sleeping) Note モードのステータスを動作またはスリープとして表示します このコントロールはインタラクトできません このコントロールはスリープ モードに関連するボード LED イベントについて表示します ボード テスト システム

31 3-20 Sleep Mode タブ 関連情報 MAX 10 Power Management User Guide スリープ モードについて詳細を提供します UG ボード テスト システム

32 UG パワー モニタ 3-21 パワー モニタ Power Monitor は 現在の電力情報を測定およびレポートし また JTAG バスを介してボード上の MAX II デバイスと通信します MAX II デバイスに接続されたパワー モニタ回路により FPGA が消費している電力の測定をすることができます アプリケーションを起動するには ボード テスト システムのアプリケーション上でパワー モニタのアイコンをクリックします パワー モニタは スタンドアロンのアプリケーションとしても使用できます PowerMonitor(32-bit.exe) と PowerMonitor(64-bit.exe) は <install dir>\kits\<device \ examples\board_test_system ディレクトリにあります 注意 : スタンドアロンの電源アプリケーションと BTS を同時に動作させることはできません 図 3-11: パワー モニタ このウィンドウは LTC2990 電源および温度モニタの両方を表示します 左上と左下部分で U29 を表示し 反対側で U30 を表示します 使用可能なコントロールを Current か Voltage Single- Ended または両方の表示に使用します Single Chart Mode でペインの表示方法を選択できます 必要な場合には 1 つの大きなペインを表示することができます Voltage Single-Ended で各電源レールの電圧値を表示できます ボード テスト システム

33 3-22 パワー モニタ UG V CORE 2.5 V VCCIO 1.5 V VCCIO 1.2 V VCC Single-Ended では SENSE_P の電圧のみを表示します LT2990 は サンプリング レジスタ SENSE_P と SENSE_N の差動電圧値も表示します Sample Speed で 5 秒間での Slow または 1 秒間での Fast( デフォルト ) を選択できます Record Log はコンマ区切り値 (CSV) フォーマット ファイル ltc2990.csv を *\examples\board_test_ system ディレクトリに保存します ボード テスト システム

34 UG クロック コントロール 3-23 クロック コントロール MAX 10 FPGA 開発ボードのクロック コントロール アプリケーションは プログラマブル オシレータを 10 MHz から 810 MHz の間の任意の周波数にセットします 周波数は 小数点以下 8 桁の精度をサポートします クロック コントロールは JTAG バスを介してボード上の MAX II デバイスと通信します プログラマブル オシレータは 2 線式シリアル バスを介して MAX II デバイスに接続されています 図 3-12: Si570 タブ コントロール Serial Port Registers Target frequency (MHZ) fxtal Default 周波数コンフィギュレーション向け Si570 レジスタの現在の値を示します クロック周波数を指定できます 有効な値は 10 から 810 MHz の間で 小数点以下 8 桁までの精度で指定できます 例えば は 100 ppm(parts per million) 以内におさまります Target frequency コントロールは Set New Freq コントロールと連携して動作します シリアル ポート レジスタの値に基づいて計算された内蔵の固定周波数水晶発振子を示します アクティブなタブに対応するオシレータの周波数をデフォルト値に戻します ボード電源の再投入によってもデフォルトに戻ります ボード テスト システム

35 3-24 クロック コントロールコントロール Read Set New Freq アクティブなタブに対応するオシレータの現在の周波数設定を読み出します 選択したクロック向けのプログラマブル オシレータの周波数を プログラマブル オシレータの Target frequency コントロールの値に設定します 周波数の変更が有効になるまでに数ミリ秒かかることがあります この期間にクロック グリッチが表示されることがあります アルテラは 周波数を変更した後には FPGA ロジックをリセットすることを推奨します UG 図 3-13: Si5338 タブ コントロール F_vco レジスタ名周波数 (MHz) Disable Read Default 電圧制御発振器で生成される信号の値を表示します 各オシレータの現在の周波数を表示します クロックの周波数を指定できます 必要な場合に各オシレータを無効にできます アクティブなタブに対応するオシレータの現在の周波数設定を読み出します アクティブなタブに対応するオシレータの周波数をデフォルト値に戻します ボード電源の再投入によってもデフォルトに戻ります ボード テスト システム

36 UG クロック コントロール 3-25 Set New Freq コントロール 選択したクロック向けのプログラマブル オシレータの周波数を CLK0~CLK3 コントロールの値に設定します 周波数の変更が有効になるまでに数ミリ秒かかることがあります この期間にクロック グリッチが表示されることがあります アルテラは 周波数を変更した後には FPGA ロジックをリセットすることを推奨します 注意 : Si5338 の CLK0 を変更すると Clock と Power の GUI に影響します CLK0 からのクロックの 1 つは SI570 Si5338 とパワー モニタに接続されている 2 線式シリアル バス インタフェースとしての MAX II デバイスの駆動に使用されます ボード テスト システム

37 ボード コンポーネント 4 UG 更新情報 この章では開発キット ボードの主要なコンポーネントを紹介します 開発ボードの完全な回路図のセット 物理的なレイアウトのデータベース およびガーバー ファイルは開発キットのドキュメント ディレクトリにあります このボードについて この項では MAX 10 FPGA 開発ボードの主要なコンポーネントの一覧を提供します 表 4-1: MAX 10 FPGA ボード コンポーネント ボード リファレンスタイプ 主要なデバイス U1 FPGA MAX 10 FPGA 10M50DAF484C6GES 50K LE F484 パッケージ U13 CPLD MAX II EPM MBGA 2.5 V/3.3 V オンボ ード USB- Blaster II 向け VCCINT U17 電源レギュレータ Enpirion EN2342QI インダクタ統合型 PowerSoC 電圧モード同期降圧コンバータ U22 U23 U27 電源レギュレータ Enpirion EN6337QI インダクタ統合型 PowerSoC DC-DC 降圧コンバータ U26 電源レギュレータ Enpirion EP5358LUI インダクタ統合型 600 ma PowerSoC DC-DC 降圧コンバータ U24 U25 電源レギュレータ Enpirion EP5358HUI インダクタ統合型 600 ma PowerSoC DC-DC 降圧コンバータ コンフィギュレーションおよびセットアップ エレメント J12 オンボード ( エンベデッド )USB-Blaster Blaster II FPGA のプログラミングおよびデバッグ用タイプ B USB コネクタ J14 10 ピン ヘッダ 外部ダウンロード ケーブル向け 10 ピン ヘッダ を介するオプションの JTAG 直接接続 J20 2x10 ピン ヘッダ 16 チャネルの兼用 ADC を接続する 2x10 ヘッダ All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

38 4-2 このボードについて UG ボード リファレンスタイプ SW2 J7 S5 S6 ステータス エレメント コンフィギュレーション / ユーザー DIP スイッチ MAX 10 ADC 向けジャンパ Pulse_nconfig 押しボタン SW2 はブート イメージ JTAG のバイパス および HSMC のバイパスを制御するスイッチを含む ADC へ調整可能な電圧を提供するポテンショメータを接続する nconfig ピンの Low のパルスをエミュレーションすることにより 物理的なピンに作用を与えずにリコンフィギュレーションをトリガする CPU リセット ボタン FPGA ロジックのデフォルト リセット D1 青色電源 LED 12 V の電源が供給されている際に点灯する D2 緑色高速メザニン カード (HSMC)LED HSMC を検出すると点灯する D13 D14 緑色 USB UART LED USB UART トランスミッタおよびレシーバの使用 中に点灯する D20 コンフィギュレーション完了 LED FPGA がコンフィギュレーションされると点灯する D21 D22 D23 電源 LED 3.3 V 2.5 V 1.2 V が正常に供給されていること を示す クロック回路 X1 U2 汎用ユーザー入出力 ADC 向けプログラマブル クロック プログラマブル クロック デフォルト周波数 10 MHz の ADC 向けプログラマブル オシレータ デフォルト周波数 MHz の 4 チャネル プログラマブル オシレータ S1 S2 S3 S4 汎用ユーザー ボタン 押すと Low に駆動するユーザー プッシュ ボタ ン 4 個 D15 D16 D17 D18 D19 ユーザー LED Low に駆動されると点灯するユーザー LED 4 個 SW1 SW2.1 ユーザー DIP スイッチ 4 極ユーザー DIP スイッチ メモリ デバイス U5 U6 U7 通信ポート DDR3 SDRAM A メモリ 64 Mx16 DDR3 SDRAM B メモリ 128 Mx8 QSPI(quad serial peripheral interface) フラッシュ 512 Mb ボード コンポーネント

39 UG 主要なデバイス 4-3 ボード リファレンスタイプ J2 HSMC ポート 84 の CMOS または 17 の LVDS チャネルを HSMC の仕様に応じて提供する U9 U10 J4 J5 J11 ギガビット イーサネ RGMII モードでの FPGA ベースのアルテラ Triple ット ポート 2 個 Speed Ethernet MegaCore ファンクションと Marvell 88E1111 x 2 PHY を介する 10/100/1000 イ イーサネット A( 上 ) ーサネット接続を提供する RJ-45 コネクタ イーサネット B( 下 ) Digilent Pmod コネクタ 2 個 ミニ USB 2.0 UART ポート 低周波数 少ない I/O ピン数のペリフェラル モジュールとの接続に使用する I/O 信号ピン 8 本を含む 12 ピン インタフェース シリアル UART インタフェース向け USB から UART へのブリッジを備える USB コネクタ J12 ミニ USB ポートエンベデッド USB- Blaster II アナログ J18 J19 SMA 入力 FPGA アナログ-デジタル コンバータ (ADC)2 個 J20 ヘッダ 2x10 ADC POT1 ポテンショメータ ADC への入力 J1 SMA 出力 外部 16 ビット デジタル-アナログ コンバータ (DAC) デバイス ビデオおよびディスプレイ ポート U8 HDMI ビデオ出力 ADI(Analog Devices, Inc)PHY を介して最大 1080p の HDMI v1.4 ビデオ出力を提供する 19 ピン HDM コネクタ 電源ユニット J15 DC 入力ジャック許容電圧 DC 12 V SW3 電源スイッチ DC 入力ジャックから電力が供給されている際の ボード電源入切の切り替え 主要なデバイス MAX 10 FPGA 開発ボートは 484 ピン FineLine BGA パッケージの MAX 10 10M50DAF484C6GES デバイス (U1) を搭載しています 表 4-2: MAX 10 FPGA 10M50DAF484C6GES の特性 ALM 数 等価 LE 数 M9K メモリ 数 (Kb) 合計 RAM 数 (Kb) ビット マルチプライヤ数 PLL 数 トランシーバ数 パッケージ タイプ 50, , FineLine BGA 484 ピン ボード コンポーネント

40 4-4 コンフィギュレーション UG コンフィギュレーション MAX 10 FPGA 開発キットは 以下の 2 つのコンフィギュレーション手法をサポートしています.sof ファイルを FPGA にダウンロードすることによるコンフィギュレーション FPGA の電源再投入またはリコンフィギュレーションにより FPGA を白紙状態で立ち上げます.pof ファイルを介したオン ダイ FPGA コンフィギュレーション フラッシュ メモリ (CFM) のプログラミング FPGA の電源再投入またはリコンフィギュレーションにより FPGA をセルフ コンフィギュレーション モードで立ち上げます これは CFM に格納されたファイルを使用します.sof または.pof ファイルのプログラミングには 以下の 2 種類の USB-Blaster ハードウェア コンポーネントを使用できます エンベデッド USB-Blaster II の タイプ B コネクタ (J12) JTAG ヘッダ (J14) 外部 USB-Blaster 外部 USB-Blaster II EthernetBlaster ダウンロード ケーブルを使用します 外部ダウンロード ケーブルは JTAG ヘッダ (J14) を介してボードに接続します Quartus II Programmer の使用 Quartus II Programmer を使用して.sof で FPGA をコンフィギュレーションすることができます FPGA をコンフィギュレーションする前に 以下を確認してください Quartus II Programmer および USB Blaster II ドライバが ホスト コンピュータにインストールされている キットに USB ケーブルが接続されている ボードの電源がオンであり かつ JTAG チェインを使用する他のアプリケーションが動作していない MAX 10 FPGA をコンフィギュレーションするには以下を行います 1. Quartus II Programmer を起動します 2. Add File をクリックし 必要な.sof へのパスを選択します 3. 追加したファイルの Program/Configure オプションをオンにします 4. Start をクリックして 選択したコンフィギュレーション ファイルを FPGA にダウンロードします プログレス バーが 100% に達するとコンフィギュレーションは完了です 内部コンフィギュレーションに使用する.sof ファイルを生成するために Quartus II Convert Programming File(CPF)GUI を使用できます Quartus II ソフトウェア プログラマとダウンロード ケーブルを使用することにより コンフィギュレーション フラッシュ メモリ (CFM) とユーザー フラッシュ メモリ (UFM) を含む MAX 10 デバイスのフラッシュを直接プログラミングできます 内部コンフィギュレーション手法の選択 10M02 デバイスを除く全ての MAX 10 デバイスには 内部コンフィギュレーションで選択できる合計 5 つのモードがあります 内部コンフィギュレーション手法はコンパイルの前に選択する必要があります ボード コンポーネント

41 UG スイッチおよびジャンパの設定 4-5 コンフィギュレーション モードを選択するには以下を行います 1. Quartus II ソフトウェアを開き MAX 10 デバイス ファミリを使用するプロジェクトをロードします 2. Assignments メニューで Settings をクリックします Settings ダイアログ ボックスが表示されます 3. Category リストから Device を選択します Device ページが表示されます 4. Device and Pin Options をクリックします 5. Device and Pin Options ダイアログ ボックスで Configuration タブをクリックします 6. Configuration Scheme リストから Internal Configuration を選択します 7. Configuration Mode リストで 5 つのコンフィギュレーション モードのうちから 1 つを選択します デュアル ブート機能向けには : a. デザインに Dual Boot IP コアが たとえば Qsys コンポーネント内に 含まれている必要があります b. Configuration Mode に Dual Compressed Images (512 Kbits UFM) を選択します c. 上記の 2 つの.sof ファイルを生成し それらを CFM プログラミング用の 1 つの.pof ファイルに変換します 8. 必要に応じて Generate compressed bitstreams をオンにします OK をクリックします スイッチおよびジャンパの設定この項は SW2 のデフォルト ファクトリ設定と機能 および SW1 と J7 について説明します J7 ジャンパは ADC1_CH6 へのポテンショメータ (POT1.2) の出力と接続しています J7 ジャンパがオンであれば ポテンショメータを使用して ADC1_CH6 を介して調整可能な電圧 (0~ 2.5 V) を MAX 10 ADC に供給できます J7 ジャンパがオフであれば ADC1_CH6 はその他の ADC チャネルとして 2x10 ヘッダに接続されます 図 4-1: ボード表側に位置するジャンパ J7( 詳細 ) ANAIN2 POT1 ANAIN1 J7 DACOUT ボード コンポーネント

42 4-6 スイッチおよびジャンパの設定 ボードの裏面に 2 つのスイッチがあります SW1 はユーザー機能向けであり SW2 は これを使用してブート選択およびコンポーネントのバイパスが可能です 図 4-2: ボード裏面に位置するスイッチ ( 詳細 ) スイッチがオンであれば FUNCTION SIGNAL はグランドに接続されています つまり これは LOGIC LOW(0) です スイッチがオフであれば FUNCTION SIGNAL はグランドへの接続が切断されています つまり これは LOGIC HIGH(1) です 注意 : UG 以下の図では リビジョン C ボードにおけるスイッチ名称 およびリビジョン B ボード向けの脚注を示しています SW2.3 の名称の変更は 名称のみの変更であり 機能的修正ではありません リビジョン B で名称が MAX10_BYPASS となっていますが 実際にはこれは VTAP バイパスです USER_DIPSW4 CONFIG_SEL VTAP_BYPASSN HSMC_BYPASSN For Rev. B: 2 = BOOT_SEL 3 = MAX10_BYPASSN OFF = 1 SW2 ON = ON = 0 SW1 OFF = 1 表 4-3: SW2 DIP スイッチの設定 ( ボード裏面 ) スイッチボード ラベル動作デフォルト ポジション 1 USER_DIPSW4 ユーザー定義スイッチ 4 であり スイッチ は SW1 にあります デフォルトの機 能はありません ボード コンポーネント

43 UG ステータス エレメント 4-7 スイッチボード ラベル動作デフォルト ポジション 2 BOOT_SEL(Rev. B ボードでの名称 ) CONFIG_SEL(Rev. C ボードでの名称 ) このピンを使用して デュアル イメージ Low コンフィギュレーションでの最初のブート イメージに CFM0 CFM1 または CFM2 イメージを選択します CONFIG_SEL が Low にセットされていれば 最初のブート イメージは CFM0 イメージです CONFIG_SEL ピンが High にセットされていれば 最初のブート イメージは CFM1 または CFM2 イメージです このピンは ユーザー モードの前と nstatus ピンがアサートされる前に読み出されます 3 VTAP_BYPASSn オンボード USB-Blaster II 内で仮想 JTAG デバイスが提供されており これは診断ハードウェアおよびボード識別情報へのアクセスを提供します このデバイスは JTAG チェインでエクストラ デバイスの ID: 020D10DD として表示されます このスイッチは 仮想 JTAG デバイスを JTAG チェインから削除します 4 HSMC_BYPASSN このピンを使用して HSMC を JTAG チェインからバイパスします この信号のデフォルト値は High であり HSMC は JTAG チェインに含まれています ( しかし 通常は HSMC に接続されたドーターカードがないために これは JTAG マスタによって検出されません ) これを Low にセットすると HSMC はバイパスされます High High ステータス エレメント この項では MAX 10 FPGA 開発ボードのユーザー定義ではないステータス エレメントをリストします 表 4-4: 汎用 LED 信号名 ボード リファレンス信号名 D1 青色電源 LED D2 HSMC_PRSNTn 緑色 LED D13 UART_TXLED USB~UART 向け緑色 LED D14 UART_RXLED USB~UART 向け緑色 LED ボード コンポーネント

44 4-8 設定エレメント 表 4-5: MAX II CPLD LED 信号名 UG ボード リファレンス信号名 I/O 規格 MAX II CPLD ピン番号 D20 MAXII_CONF_DONE 3.3 V W17 D21 3.3V_LED 3.3 V U4 D22 2.5V_LED 3.3 V U5 D23 1.2V_LED 3.3 V U6 設定エレメント 表 4-6: ボード設定 DIP スイッチとジャンパの回路図の信号名 ボード リファレンス 信号名 デバイス / ピン番号 I/O 規格 SW2.1 USER_DIPSW4 MAX 10 / H V SW2.2 CONFIG_SEL MAX 10 / H V SW2.3 VTAP_BYPASSn MAX II / P V SW2.4 HSMC_BYPASSn MAX II / P V J7.1 POT1 2.5 V J7.2 ADC1_CH6 2x10 Header / J V 表 4-7: 汎用プッシュ ボタン信号名 ボード リファレンス 信号名 MAX 10 FPGA ピン番号 I/O 規格 S5 PULSE_NCONFIG H9 3.3 V S6 CPU_RESETn D9 3.3 V 汎用ユーザー入出力 MAX 10 FPGA 開発ボードのユーザー定義 I/O 信号名 FPGA ピン番号 I/O 規格です 表 4-8: ユーザー定義プッシュ ボタン信号名 ボード リファレンス信号名 MAX 10 FPGA I/O 規格 ピン番号 S1 USER_PB0 L V S2 USER_PB1 M V S3 USER_PB2 M V S4 USER_PB3 N V ボード コンポーネント

45 UG クロック回路 4-9 表 4-9: ユーザー定義 DIP スイッチの回路図の信号名 ボード リファレンス信号名 MAX 10 FPGA I/O 規格 ピン番号 SW1.1 USER_DIPSW0 H V SW1.2 USER_DIPSW1 H V SW1.3 USER_DIPSW2 J V SW1.4 USER_DIPSW3 J V SW2.1 USER_DIPSW4 G V 表 4-10: ユーザー LED( 緑色 ) の回路図の信号名 ボード リファレンス信号名 MAX 10 FPGA I/O 規格 ピン番号 D15 USER_LED0 T V D16 USER_LED1 U V D17 USER_LED2 U V D18 USER_LED3 AA V D19 USER_LED4 AA V MAX 10 Development Kit Baseline Pinout デザインについてはアルテラの Design Store を参照してください 関連情報 Altera Design Store (MAX 10 Development Kit) クロック回路 開発ボードは デフォルト周波数が 25 MHz 50 MHz 100 MHz 125 MHz の 4 チャネルのプログラマブル オシレータを含みます またボードは ADC に接続された 10 MHz のプログラマブル オシレータも含みます ボード コンポーネント

46 4-10 オンボード オシレータ オンボード オシレータ 図 4-3: MAX 10 FPGA 開発ボードのクロック UG FA MHz XTAL Cypress CY7C68013A USB Controller USB_CLK MAX II USB Blaster 8Y 25MHz XTAL IN Default 50 MHz CH0 50M_MAXII USB_CLK Default 25 MHz CH1 25M_ENET 10/100/1000 Base T Ethernet PHY 88E1111 x 2 DefaultLVDS 125 MHz CH2 DefaultLVDS 100 MHz CH3 Bank 8 Bank 7 Si M_MAX10 Bank 1A Bank 1B ALTERA MAX 10 Bank 6 100M_DDR3 25M_MAX10 Si 570 CMOS Clock Output Default 10MHz ADC Bank 2 Bank 3 Bank 4 Bank 5 125M_LVDS 表 4-11: オンボード オシレータ ソース 回路図の信号名 周波数 I/O 規格 MAX 10 FPGA ピン番号 X1 CLK_10_ADC MHz 2.5 V CMOS U2 CLK_25_ENET MHz 2.5 V LVDS U2 CLK_25_MAX MHz 2.5 V LVDS N5 適用 ADC 向けデフォルト 10 MHz プログラマブル クロック - イーサネット クロック M8 MAX 10 クロック U2 CLK_50_MAXII MHz 2.5 LVDS - オンボード USB Blaster II 向けクロ ック ボード コンポーネント

47 UG オフボード クロック入出力 4-11 ソース 回路図の信号名 周波数 I/O 規格 MAX 10 FPGA ピン番号 U2 CLK_50_MAX MHz 2.5 V LVDS U2 CLK_DDR3_100_N MHz 2.5 V LVDS U2 CLK_DDR3_100_P MHz 2.5 V LVDS U2 CLK_LVDS_125_N MHz 2.5 V LVDS U2 CLK_LVDS_125_P MHz 2.5 V LVDS M9 N15 N14 R11 P11 適用 MAX 10 クロック DDR3 クロック DDR3 クロック LVDS クロック LVDS クロック オフボード クロック入出力 開発ボードは ボード上で駆動できるクロック入出力を備えています 出力クロックは FPGA デバイスの仕様に応じて異なるレベルと I/O 規格にプログラミング可能です 表 4-12: オフボード クロック入力 ソース 回路図の信号名 I/O 規格 MAX 10 FPGA ピン番号 HSMC HSMC_CLK_IN_N1 2.5 V AB21 装着された HSMC ケー ブルまたはボードからの LVDS 入力 HSMC HSMC_CLK_IN_P1 2.5 V AA20 装着された HSMC ケー ブルまたはボードからの LVDS 入力 HSMC HSMC_CLK_IN_N2 2.5 V V9 装着された HSMC ケー ブルまたはボードからの LVDS 入力 HSMC HSMC_CLK_IN_P2 2.5 V V10 装着された HSMC ケー ブルまたはボードからの LVDS 入力 HSMC HSMC_CLK_IN0 2.5 V N4 装着された HSMC ケー ブルまたはボードからの シングル エンド入力 表 4-13: オフボード クロック出力 ソース 回路図の信号名 I/O 規格 MAX 10 FPGA ピン番号 HSMC HSMC_CLK_OUT_N1 2.5 V R13 LVDS 出力 HSMC HSMC_CLK_OUT_P1 2.5 V P13 LVDS 出力 HSMC HSMC_CLK_OUT_N2 2.5 V V14 LVDS 出力 ボード コンポーネント

48 4-12 コンポーネントとインタフェース UG ソース 回路図の信号名 I/O 規格 MAX 10 FPGA ピン番号 HSMC HSMC_CLK_OUT_P2 2.5 V W15 LVDS 出力 HSMC HSMC_CLK_OUT0 2.5 V AA13 FPGA CMOS 出力 ( また は GPIO) コンポーネントとインタフェース この項では 開発ボードの MAX 10 FPGA デバイスに関係する通信ポートとインタフェース カードについて説明します 10/100/1000 イーサネット PHY MAX 10 FFPGA 開発キットは 10/100/1000 base-t イーサネットをサポートしており これは外部 Marvell 88E1111 PHY およびアルテラの Triple-Speed Ethernet MegaCore MAC ファンクションを使用します 表 4-14: イーサネット PHY A のピン割り当て 回路図の信号名と機能 ボード リファレンス (U9) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U9.8 ENETA_GTX_CLK T5 2.5V CMOS 125 MHz RGMII TX クロック U9.4 ENETA_TX_CLK E10 3.3V LVCMOS 25/2.5 MHz MII TX クロック U9.11 ENETA_TX_D0 R5 2.5V CMOS RGMII TX データ 0 U9.12 ENETA_TX_D1 T1 2.5V CMOS RGMII TX データ 1 U9.14 ENETA_TX_D2 W1 2.5V CMOS RGMII TX データ 2 U9.16 ENETA_TX_D3 W2 2.5V CMOS RGMII TX データ 3 U9.9 ENETA_TX_EN R4 2.5V CMOS RGMII TX イネーブル U9.7 ENETA_TX_ER P4 2.5V CMOS MII TX エラー U9.2 ENETA_RX_CLK P3 2.5V CMOS RGMII RX クロック U9.95 ENETA_RX_D0 N9 2.5V CMOS RGMII RX データ 0 U9.92 ENETA_RX_D1 T1 2.5V CMOS RGMII RX データ 1 U9.93 ENETA_RX_D2 N1 2.5V CMOS RGMII RX データ 2 U9.91 ENETA_RX_D3 T3 2.5V CMOS RGMII RX データ 3 U9.94 ENETA_RX_DV T2 2.5V CMOS RGMII RX 有効 U9.3 ENETA_RX_ER P4 2.5V CMOS MII RX エラー U9.28 ENETA_RESETN V8 2.5V CMOS デバイス リセット U9.23 ENETA_INTn V7 2.5V CMOS 管理バス割り込み ボード コンポーネント

49 UG /100/1000 イーサネット PHY 4-13 ボード リファレンス (U9) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U9.25 ENET_MDC Y6 2.5V CMOS MDI クロック U9.24 ENETA_MDIO Y5 2.5V CMOS MDI データ U9.84 ENETA_RX_CRS N8 2.5V CMOS MII キャリア センス U9.83 ENETA_RX_COL P1 2.5V CMOS MII コリジョン U9.55 CLK_25_ENET 2.5V CMOS 25 MHz リファレンス クロック U9.70 ENETA_LED_ DUPLEX U9.76 ENETA_LED_ LINK10 U9.74 ENETA_LED_ LINK100 U9.73 ENETA_LED_ LINK V CMOS 双方向あるいはコリジョン LED 2.5 V CMOS 10 Mb リンク LED R9 2.5V CMOS 100 Mb リンク LED 2.5V CMOS 1000 Mb リンク LED U ENETA_LED_RX 2.5V CMOS RX データ アクティブ LED U ENETA_LED_TX 2.5V CMOS TX データ アクティブ LED U9.29 ENETA_MDI_P0 2.5V CMOS MDI U9.31 ENETA_MDI_N0 2.5V CMOS MDI U9.33 ENETA_MDI_P1 2.5V CMOS MDI U9.34 ENETA_MDI_N1 2.5V CMOS MDI U9.39 ENETA_MDI_P2 2.5V CMOS MDI U9.41 ENETA_MDI_N2 2.5V CMOS MDI U9.42 ENETA_MDI_P3 2.5V CMOS MDI U9.43 ENETA_MDI_N3 2.5V CMOS MDI 表 4-15: イーサネット PHY B のピン割り当て 回路図の信号名と機能 ボード リファレンス (U10) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U10.8 ENETB_GTX_CLK T6 2.5V CMOS 125 MHz RGMII TX クロック U10.4 ENETB_TX_CLK E11 3.3V LVCMOS 25/2.5 MHz MII TX クロック U10.11 ENETB_TX_D0 U1 2.5V CMOS RGMII TX データ 0 U10.12 ENETB_TX_D1 V1 2.5V CMOS RGMII TX データ 1 U10.14 ENETB_TX_D2 W1 2.5V CMOS RGMII TX データ 2 U10.16 ENETB_TX_D3 U4 2.5V CMOS RGMII TX データ 3 ボード コンポーネント

50 /100/1000 イーサネット PHY UG ボード リファレンス (U10) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U10.9 ENETB_TX_EN V3 2.5V CMOS RGMII TX イネーブル U10.7 ENETB_TX_ER U5 2.5V CMOS MII TX エラー U10.2 ENETB_RX_CLK R3 2.5V CMOS RGMII RX クロック U10.95 ENETB_RX_D0 P8 2.5V CMOS RGMII RX データ 0 U10.92 ENETB_RX_D1 M1 2.5V CMOS RGMII RX データ 1 U10.93 ENETB_RX_D2 M2 2.5V CMOS RGMII RX データ 2 U10.91 ENETB_RX_D3 T3 2.5V CMOS RGMII RX データ 3 U10.94 ENETB_RX_DV R1 2.5V CMOS RGMII RX 有効 U10.3 ENETB_RX_ER R2 2.5V CMOS MII RX エラー U10.28 ENETB_RESETn AB4 2.5V CMOS デバイス リセット U10.23 ENETB_INTn AA3 2.5V CMOS 管理バス割り込み U10.25 ENET_MDC Y6 2.5V CMOS MDI クロック U10.24 ENET_MDIO Y5 2.5V CMOS MDI データ U10.84 ENETB_RX_CRS N3 2.5V CMOS MII キャリア センス U10.83 ENETB_RX_COL N2 2.5V CMOS MII コリジョン U10.55 CLK_25_ENET 2.5V CMOS 25 MHz リファレンス クロック U10.70 ENETB_LED_ DUPLEX U10.76 ENETB_LED_ LINK10 U10.74 ENETB_LED_ LINK100 U10.73 ENETB_LED_ LINK V CMOS 双方向あるいはコリジョン LED 2.5V CMOS 10 Mb リンク LED P9 2.5V CMOS 100 Mb リンク LED 2.5V CMOS 1000 Mb リンク LED U ENETB_LED_RX 2.5V CMOS RX データ アクティブ LED U ENETB_LED_TX 2.5V CMOS TX データ アクティブ LED U10.29 ENETB_MDI_P0 2.5V CMOS MDI U10.31 ENETB_MDI_N0 2.5V CMOS MDI U10.33 ENETB_MDI_P1 2.5V CMOS MDI U10.34 ENETB_MDI_N1 2.5V CMOS MDI U10.39 ENETB_MDI_P2 2.5V CMOS MDI ボード コンポーネント

51 UG デジタル - アナログ コンバータ 4-15 ボード リファレンス (U10) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U10.41 ENETB_MDI_N2 2.5V CMOS MDI U10.42 ENETB_MDI_P3 2.5V CMOS MDI U10.43 ENETB_MDI_N3 2.5V CMOS MDI デジタル - アナログ コンバータ MAX 10 FPGA には SMA 出力付き 16 ビットのデジタル - アナログ コンバータ (DAC) デバイス 1 個が搭載されています MAX 10 FPGA は サンプル レート 1 MSPS の 12 ビット逐次比較レジスタ (SAR)ADC 2 個を有します ポテンショメータ 1 個が ADC1_CH6 に接続されており これはユーザー制御の DC として機能し また これは 2.5 V に接続されています ADC の性能評価を確かなものにするために MAX 10 開発キットは個別のアナログ電源を有し アナログ グランドを分割しています 外部 16 ビット信号チャネル DAC がバンク 7 に接続されており クローズド ループ評価を可能にします DAC は最高 30 MHz のクロック レートで動作する 3 線式シリアル インタフェースを使用します これは標準シリアル ペリフェラル インタフェース (SPI) QSPI Microwire デジタル信号処理 (DSP) インタフェースと互換します 表 4-16: デジタル - アナログ コンバータの信号 ボード リファレンス (U33) 信号名 MAX 10 FPGA ピン番号 I/O 規格 U33.5 DAC_SYNC U1.B V レベル トリガ コントロール 入力 ( アクティブ Low) 入力 データ向けフレーム同期信号 U33.6 DAC_SCLK A7 3.3 V シリアル クロック入力 U33.7 DAC_DIN A8 3.3 V シリアル データ入力 HDMI ビデオ出力 MAX 10 FPGA は HDMI トランスミッタ 1 個と HDMI ソケット 1 個をサポートしています トランスミッタは HDMI v1.4 機能を取り入れており 最高 165 MHz (1080p で 60 Hz UXGA で 60 Hz) の入力データ レートをサポート可能です HDMI トランスミッタと MAX 10 はバンク 7 で接続されており I 2 C インタフェースを介して通信します 表 4-17: HDMI のピン割り当て 回路図の信号名と機能 ボード リファレンス (U8) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U8.62 HDMI_TX_D0 A V HDMI デジタル ビデオ U8.61 HDMI_TX_D1 A V HDMI デジタル ビデオ ボード コンポーネント

52 4-16 HDMI ビデオ出力 UG ボード リファレンス (U8) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U8.60 HDMI_TX_D2 A V HDMI デジタル ビデオ U8.59 HDMI_TX_D3 F V HDMI デジタル ビデオ U8.58 HDMI_TX_D4 A V HDMI デジタル ビデオ U8.57 HDMI_TX_D5 B V HDMI デジタル ビデオ U8.56 HDMI_TX_D6 F V HDMI デジタル ビデオ U8.55 HDMI_TX_D7 B V HDMI デジタル ビデオ U8.54 HDMI_TX_D8 A V HDMI デジタル ビデオ U8.52 HDMI_TX_D9 C V HDMI デジタル ビデオ U8.50 HDMI_TX_D10 C V HDMI デジタル ビデオ U8.49 HDMI_TX_D11 A V HDMI デジタル ビデオ U8.48 HDMI_TX_D12 A V HDMI デジタル ビデオ U8.47 HDMI_TX_D13 H V HDMI デジタル ビデオ U8.46 HDMI_TX_D14 E V HDMI デジタル ビデオ U8.45 HDMI_TX_D15 D V HDMI デジタル ビデオ U8.44 HDMI_TX_D16 C V HDMI デジタル ビデオ U8.43 HDMI_TX_D17 C V HDMI デジタル ビデオ U8.42 HDMI_TX_D18 C V HDMI デジタル ビデオ U8.41 HDMI_TX_D19 B V HDMI デジタル ビデオ ボード コンポーネント

53 UG HSMC 4-17 ボード リファレンス (U8) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U8.40 HDMI_TX_D20 B V HDMI デジタル ビデオ U8.39 HDMI_TX_D21 B V HDMI デジタル ビデオ U8.38 HDMI_TX_D22 C V HDMI デジタル ビデオ U8.37 HDMI_TX_D23 A V HDMI デジタル ビデオ U8.53 HDMI_TX_CLK D6 3.3 V ビデオ クロック U8.63 HDMI_TX_DE C V ビデオ データ有効 U8.64 HDMI_TX_HS A V 垂直同期 U8.2 HDMI_TX_VS J V 水平同期 U8.28 HDMI_TX_INT D V 割り込み信号 U8.35 HDMI_SCL A V HDMI I2C クロック U8.36 HDMI_SDA B V HDMI I2C データ HSMC 高速メザニン カード (HSMC) インタフェースは Samtec の 0.5 mm ピッチに基づく QTH/QSH ファミリの表面実装コネクタです これは フル SPI 4.2 インタフェース (17 LVDS チャネル ) 入力と出力のクロック 3 個 ならびに SMBus と JTAG をサポートするようにデザインされています MAX 10 はトランシーバ チャネルを有さないので HSMC クロック データ リカバリ チャネルは未接続のまま残されています HSMC インタフェースは 2.5 V LVCMOS として使用可能なプログラマブル双方向 I/O ピンを備えており これは 3.3 V LVTTL と互換しています これらの I/O ピンは 最大 17 の全二重チャネルを用いる LVDS mini-lvds RSDS とその他を含むさまざまな差動 I/O 規格として使用できます High Speed Mezzanine Card (HSMC) Specification マニュアルにあるように LVDS とシングル エンド I/O 規格は 汎用シングル エンドのピン配置 または汎用差動式のピン配置どちらかに準じて組み合わされた際にのみ機能が保証されます 信号方式規格 シグナル インテグリティ 適合するコネクタ 機械的情報などの HSMC 仕様について詳しくは High Speed Mezzanine Card (HSMC) Specification マニュアルを参照してください ボード コンポーネント

54 4-18 HSMC 表 4-18: HSMC の回路図の信号名 UG ボード リファレンス (J2) 回路図の信号名 MAX 10 / MAX II ピン番号 I/O 規格 33 HSMC_SDA AA19 2.5V CMOS 入出力 管理シリアル デー タ ライン 34 HSMC_SCL Y18 2.5V CMOS 出力 管理シリアル クロ ック ライン 35 HSMC_JTAG_TCK A9 (MAX II) チェインの一部 JTAG クロック 36 HSMC_JTAG_TMS A8 (MAX II) チェインの一部 JTAG モード選択 37 HSMC_JTAG_TDO A7 (MAX II) チェインの一部 JTAG データ アウト 38 HSMC_JTAG_TDI A6 (MAX II) チェインの一部 JTAG データ イン 39 HSMC_CLK_OUT0 AA13 2.5V CMOS クロック出力クロック出力 0 40 HSMC_CLK_IN0 N4 2.5V CMOS クロック入力クロック入力 0 41 HSMC_D0 Y7 2.5 V CMOS 入出力 42 HSMC_D1 Y8 2.5 V CMOS 入出力 43 HSMC_D2 AB2 2.5 V CMOS 入出力 44 HSMC_D3 AB3 2.5 V CMOS 入出力 47 HSMC_TX_D_P0 W3 2.5 V CMOS 入出力また は LVDS TX チャネル p 48 HSMC_RX_D_P0 (1) V5 2.5 V CMOS 入出力また は LVDS RX チャネル p 49 HSMC_TX_D_N0 W4 2.5 V CMOS 入出力また は LVDS TX チャネル n 50 HSMC_RX_D_N0 (1) V4 2.5 V CMOS 入出力また は LVDS RX チャネル n 53 HSMC_TX_D_P1 U7 2.5 V CMOS 入出力また は LVDS TX チャネル p 54 HSMC_RX_D_P1 (1) Y2 2.5 V CMOS 入出力また は LVDS RX チャネル p 55 HSMC_TX_D_N1 U6 2.5 V CMOS 入出力また は LVDS TX チャネル n 56 HSMC_RX_D_N1 (1) Y1 2.5 V CMOS 入出力また は LVDS RX チャネル n 59 HSMC_TX_D_P2 W6 2.5 V CMOS 入出力また は LVDS TX チャネル p 60 HSMC_RX_D_P2 (1) AA V CMOS 入出力また は LVDS RX チャネル p ボード コンポーネント

55 UG HSMC 4-19 ボード リファレンス (J2) 回路図の信号名 MAX 10 / MAX II ピン番号 I/O 規格 61 HSMC_TX_D_N2 W5 2.5 V CMOS 入出力また は LVDS TX チャネル n 62 HSMC_RX_D_N2 (1) AA1 2.5 V CMOS 入出力また は LVDS RX チャネル n 65 HSMC_TX_D_P3 W8 2.5 V CMOS 入出力また は LVDS TX チャネル p 66 HSMC_RX_D_P3 (1) AB8 2.5 V CMOS 入出力また は LVDS RX チャネル p 67 HSMC_TX_D_N3 W7 2.5 V CMOS 入出力また は LVDS TX チャネル n 68 HSMC_RX_D_N3 (1) AA8 2.5 V CMOS 入出力また は LVDS RX チャネル n 71 HSMC_TX_D_P4 AA V CMOS 入出力また は LVDS TX チャネル p 72 HSMC_RX_D_P4 (1) AB9 2.5 V CMOS 入出力また は LVDS RX チャネル p 73 HSMC_TX_D_N4 Y V CMOS 入出力また は LVDS TX チャネル n 74 HSMC_RX_D_N4 (1) AA9 2.5 V CMOS 入出力また は LVDS RX チャネル n 77 HSMC_TX_D_P5 AA7 2.5 V CMOS 入出力また は LVDS TX チャネル p 78 HSMC_RX_D_P5 (1) AB7 2.5 V CMOS 入出力また は LVDS RX チャネル p 79 HSMC_TX_D_N5 AA6 2.5 V CMOS 入出力また は LVDS TX チャネル n 80 HSMC_RX_D_N5 (1) AB6 2.5 V CMOS 入出力また は LVDS RX チャネル n 83 HSMC_TX_D_P6 P V CMOS 入出力また は LVDS TX チャネル p 84 HSMC_RX_D_P6 (1) Y4 2.5 V CMOS 入出力また は LVDS RX チャネル p 85 HSMC_TX_D_N6 R V CMOS 入出力また は LVDS TX チャネル n 86 HSMC_RX_D_N6 (1) Y3 2.5 V CMOS 入出力また は LVDS RX チャネル n 89 HSMC_TX_D_P7 W V CMOS 入出力また は LVDS TX チャネル p ボード コンポーネント

56 4-20 HSMC UG ボード リファレンス (J2) 回路図の信号名 MAX 10 / MAX II ピン番号 I/O 規格 90 HSMC_RX_D_P7 (1) AB5 2.5 V CMOS 入出力また は LVDS RX チャネル p 91 HSMC_TX_D_N7 W9 2.5 V CMOS 入出力また は LVDS TX チャネル n 92 HSMC_RX_D_N7 (1) AA5 2.5 V CMOS 入出力また は LVDS RX チャネル n 95 HSMC_CLK_OUT_ P1 P V CMOS 入出力または LVDS クロック出力 96 HSMC_CLK_IN_P1 AA V CMOS 入出力また は LVDS クロッ入力 97 HSMC_CLK_OUT_ N1 98 HSMC_CLK_IN_ N1 R13 AB V CMOS 入出力または LVDS クロック出力 2.5 V CMOS 入出力または LVDS クロッ入力 101 HSMC_TX_D_P8 W V CMOS 入出力また は LVDS TX チャネル p 102 HSMC_RX_D_P8 (1) W V CMOS 入出力また は LVDS RX チャネル p 103 HSMC_TX_D_N8 V V CMOS 入出力また は LVDS TX チャネル n 104 HSMC_RX_D_N8 (1) W V CMOS 入出力また は LVDS RX チャネル n 107 HSMC_TX_D_P9 Y V CMOS 入出力また は LVDS TX チャネル p 108 HSMC_RX_D_P9 (1) AB V CMOS 入出力また は LVDS RX チャネル p 109 HSMC_TX_D_N9 Y V CMOS 入出力また は LVDS TX チャネル n 110 HSMC_RX_D_N9 (1) AA V CMOS 入出力また は LVDS RX チャネル n 113 HSMC_TX_D_P10 V V CMOS 入出力また は LVDS TX チャネル p 114 HSMC_RX_D_ P10 (1) Y V CMOS 入出力または LVDS RX チャネル p 115 HSMC_TX_D_N10 U V CMOS 入出力また は LVDS TX チャネル n 116 HSMC_RX_D_ N10 (1) AA V CMOS 入出力または LVDS RX チャネル n クロック出力 1 クロック入力 1 クロック出力 1 クロック入力 1 ボード コンポーネント

57 UG HSMC 4-21 ボード リファレンス (J2) 回路図の信号名 MAX 10 / MAX II ピン番号 I/O 規格 119 HSMC_TX_D_P11 W V CMOS 入出力また は LVDS TX チャネル p 120 HSMC_RX_D_ P11 (1) AA V CMOS 入出力または LVDS RX チャネル p 121 HSMC_TX_D_N11 V V CMOS 入出力また は LVDS TX チャネル n 122 HSMC_RX_D_ N11 (1) AB V CMOS 入出力または LVDS RX チャネル n 125 HSMC_TX_D_P12 V V CMOS 入出力また は LVDS TX チャネル p 126 HSMC_RX_D_ P12 (1) AB V CMOS 入出力または LVDS RX チャネル p 127 HSMC_TX_D_N12 W V CMOS 入出力また は LVDS TX チャネル n 128 HSMC_RX_D_ N12 (1) AB V CMOS 入出力または LVDS RX チャネル n 131 HSMC_TX_D_P13 V V CMOS 入出力また は LVDS TX チャネル p 132 HSMC_RX_D_ P13 (1) Y V CMOS 入出力または LVDS RX チャネル p 133 HSMC_TX_D_N13 V V CMOS 入出力また は LVDS TX チャネル n 134 HSMC_RX_D_ N13 (1) W V CMOS 入出力または LVDS RX チャネル n 137 HSMC_TX_D_P14 P V CMOS 入出力また は LVDS TX チャネル p 138 HSMC_RX_D_ P14 (1) AB V CMOS 入出力または LVDS RX チャネル p 139 HSMC_TX_D_N14 R V CMOS 入出力また は LVDS TX チャネル n 140 HSMC_RX_D_ N14 (1) AB V CMOS 入出力または LVDS RX チャネル n 143 HSMC_TX_D_P15 AA V CMOS 入出力また は LVDS TX チャネル p 144 HSMC_RX_D_ P15 (1) AB V CMOS 入出力または LVDS RX チャネル p 145 HSMC_TX_D_N15 AA V CMOS 入出力また は LVDS TX チャネル n ボード コンポーネント

58 4-22 Pmod コネクタ UG ボード リファレンス (J2) 回路図の信号名 MAX 10 / MAX II ピン番号 I/O 規格 146 HSMC_RX_D_ N15 (1) AB V CMOS 入出力または LVDS RX チャネル n 149 HSMC_TX_D_P16 Y V CMOS 入出力また は LVDS TX チャネル p 150 HSMC_RX_D_ P16 (1) AB V CMOS 入出力または LVDS RX チャネル p 151 HSMC_TX_D_N16 AA V CMOS 入出力また は LVDS TX チャネル n 152 HSMC_RX_D_ N16 (1) AB V CMOS 入出力または LVDS RX チャネル n 155 HSMC_CLK_OUT_ P2 W V CMOS 入出力または LVDS クロック出力 156 HSMC_CLK_IN_P2 V V CMOS 入出力また は LVDS クロッ入力 157 HSMC_CLK_OUT_ N2 158 HSMC_CLK_IN_ N2 V14 V9 2.5 V CMOS 入出力または LVDS クロック出力 2.5 V CMOS 入出力または LVDS クロッ入力 クロック出力 2 クロック入力 2 クロック出力 2 クロック入力 HSMC_PRSNTn AB14 2.5V 存在検知 関連情報 High Speed Mezzanine Card (HSMC) Specification Pmod コネクタ MAX 10 FPGA 開発ボードは Digilent の Pmod と互換するヘッダを 2 個搭載しており これを使用して低周波数 少ない I/O ピン数のペリフェラル モジュールと接続します このキットで使用している 12 ピンの Pmod コネクタは 8 本の I/O 信号ピンを提供します また ペリフェラル モジュール インタフェースには I 2 C インタフェースを使用するタイプ 2 線もしくは 4 線式 MTE も含まれます 表 4-19: Pomd A のピン割り当て 回路図の信号名と機能 回路図の信号名 回路図の共有バス信号名 MAX 10 FPGA ピン番号 I/O 規格 PMODA_D0 PMODA_IO0 C7 3.3V In/Out PMODA_D1 PMODA_IO1 C8 3.3V In/Out (1) MAX 10 は LVDS RX 向けの内部終端を有しません HSMC で LVDS RX をサポートするには 100 オームの抵抗を装着します ボード コンポーネント

59 UG USB - UART 変換器 4-23 回路図の信号名 回路図の共有バス信号名 MAX 10 FPGA ピン番号 I/O 規格 PMODA_D2 PMODA_IO2 A6 3.3V In/Out PMODA_D3 PMODA_IO3 B7 3.3V In/Out PMODA_D4 PMODA_IO4 D8 3.3V In/Out PMODA_D5 PMODA_IO5 A4 3.3V In/Out PMODA_D6 PMODA_IO6 A5 3.3V In/Out PMODA_D7 PMODA_IO7 E9 3.3V In/Out VCC 3.3V 電源 GND GND 表 4-20: Pomd B のピン割り当て 回路図の信号名と機能 回路図の信号名 回路図の共有バス信号名 MAX 10 FPGA ピン番号 I/O 規格 PMODB_D0 PMODB_IO0 E8 3.3V In/Out PMODB_D1 PMODB_IO1 D5 3.3V In/Out PMODB_D2 PMODB_IO2 B5 3.3V In/Out PMODB_D3 PMODB_IO3 C4 3.3V In/Out PMODB_D4 PMODB_IO4 A2 3.3V In/Out PMODB_D5 PMODB_IO5 A3 3.3V In/Out PMODB_D6 PMODB_IO6 B4 3.3V In/Out PMODB_D7 PMODB_IO7 B3 3.3V In/Out VCC 3.3V 電源 GND GND USB - UART 変換器このボードでは USB ベースの UART ブリッジ チップ (FT232R) を使用して Nios あるいは Nios 以外のシステムに対する基本的なソフトウェア デバッグを目的とするホストへの通信を中継します このチップはデータの送信と受信に TXD と RXD を使用します ボード面積を縮小するために ミニ B プラグ ソケットを使用しています 関連する I/O の使用はバンク 4 に実装されています 表 4-21: USB-UART のピン割り当て 回路図の信号名と機能 ボード リファレンス (U11) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U11.2 UART_TX W V 送信非同期データ出力 ボード コンポーネント

60 4-24 メモリ UG ボード リファレンス (U11) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U11.30 UART_RX Y V 受信非同期データ入力 メモリ この項では開発ボードのメモリ インタフェースのサポートと FPGA に関係するそれらの信号名 タイプ および接続性について説明します DDR3 リビジョン B ボード 注意 : ボードのリビジョンは ボードの裏面の下側にあるシリアル番号から確認できます の項でボード裏面の画像を参照してください MAX 10 FPGA は x16 DDR3 300 MHz インタフェースの最高速度でのサポートを 1 Gbit x16 の使用によって提供します さらに MAX 10 は誤り訂正コード (ECC) 機能をサポートしています 注意 : 10M50 F484 デバイスに DDR3 を実装する際に リビジョン B ボードの F18 E19 F20 および F21 の DDR3 アドレス信号が MAX 10 外部メモリ ガイドラインに違反します アルテラは MAX 10 のガイドラインに沿ってボードをデザインし Quartus II ソフトウェアを活用してピン位置がこれに適合しているかを検証することを推奨します リビジョン B キットのデザインで DDR3 のピン位置にエラーが生じた場合には アルテラのサポートにお問い合わせください 表 4-22: DDR3 のピン割り当て 回路図の信号名と機能 ボード リファレンス (U5 - U6) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U5.N3 - U6.K3 DDR3_A0 V20 1.5V SSTL アドレス バス U5.P7 - U6.L7 DDR3_A1 F20 1.5V SSTL アドレス バス上記の注を参照 U5.P3 - U6.L3 DDR3_A2 F18 1.5V SSTL アドレス バス上記の注を参照 U5.N2 - U6.K2 DDR3_A3 U20 1.5V SSTL アドレス バス U5.P8 - U6.L8 DDR3_A4 F21 1.5V SSTL アドレス バス上記の注を参照 U5.P2 - U6.L2 DDR3_A5 F19 1.5V SSTL アドレス バス U5.R8 - U6.M8 DDR3_A6 E21 1.5V SSTL アドレス バス U5.R2 -U6.M2 DDR3_A7 E19 1.5V SSTL アドレス バス上記の注を参照 ボード コンポーネント

61 UG DDR3 リビジョン B ボード 4-25 ボード リファレンス (U5 - U6) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U5.T8 - U6.N8 DDR3_A8 D22 1.5V SSTL アドレス バス U5.R3 - U6.M3 DDR3_A9 E22 1.5V SSTL アドレス バス U5.L7 - U6.H7 DDR3_A10 Y20 1.5V SSTL アドレス バス U5.R7 - U6.M7 DDR3_A11 E20 1.5V SSTL アドレス バス U5.N7 - U6.K7 DDR3_A12 J14 1.5V SSTL アドレス バス U5.T3 - U6.N3 DDR3_A13 C22 1.5V SSTL アドレス バス U5.M2 - U6.J2 DDR3_BA0 V22 1.5V SSTL バンク アドレス バス U5.N8 - U6.K8 DDR3_BA1 N18 1.5V SSTL バンク アドレス バス U5.M3 - U6.J3 DDR3_BA2 W22 1.5V SSTL バンク アドレス バス U5.K3 - U6.G3 DDR3_CASn U19 1.5V SSTL ロウ アドレス バス U5.K9 - U6.G9 DDR3_CKE W20 1.5V SSTL クロック イネーブル U5.J7 - U6.F7 DDR3_CLK_P D18 差動 1.5V SSTL U5.K7 - U6.G7 DDR3_CLK_N E18 差動 1.5V SSTL 差動出力クロック 差動出力クロック U5.L2 - U6.H2 DDR3_CSn Y22 1.5V SSTL チップ選択 U5.E7 DDR3_DM0 J15 1.5V SSTL 書き込みマスク バイト レーン 0 U5.D3 DDR3_DM1 N19 1.5V SSTL 書き込みマスク バイト レーン 1 U6.B7 DDR3_DM2 T18 1.5V SSTL 書き込みマスク バイト レーン 2 U5.E3 DDR3_DQ0 J18 1.5V SSTL バイト レーン 0 U5.F7 DDR3_DQ1 K20 1.5V SSTL バイト レーン 0 U5.F2 DDR3_DQ2 H18 1.5V SSTL バイト レーン 0 U5.F8 DDR3_DQ3 K18 1.5V SSTL バイト レーン 0 U5.H3 DDR3_DQ4 H19 1.5V SSTL バイト レーン 0 U5.H8 DDR3_DQ5 J20 1.5V SSTL バイト レーン 0 U5.G2 DDR3_DQ6 H20 1.5V SSTL バイト レーン 0 U5.H7 DDR3_DQ7 K19 1.5V SSTL バイト レーン 0 U5.D7 DDR3_DQ8 L20 1.5V SSTL バイト レーン 1 U5.C3 DDR3_DQ9 M18 1.5V SSTL バイト レーン 1 U5.C8 DDR3_DQ10 M20 1.5V SSTL バイト レーン 1 U5.C2 DDR3_DQ11 M14 1.5V SSTL バイト レーン 1 U5.A7 DDR3_DQ12 L18 1.5V SSTL バイト レーン 1 U5.A2 DDR3_DQ13 M15 1.5V SSTL バイト レーン 1 ボード コンポーネント

62 4-26 DDR3 リビジョン C ボード UG ボード リファレンス (U5 - U6) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U5.B8 DDR3_DQ14 L19 1.5V SSTL バイト レーン 1 U5.A3 DDR3_DQ15 N20 1.5V SSTL バイト レーン 1 U6.B3 DDR3_DQ16 R14 1.5V SSTL バイト レーン 2 U6.C7 DDR3_DQ17 P19 1.5V SSTL バイト レーン 2 U6.C2 DDR3_DQ18 P14 1.5V SSTL バイト レーン 2 U6.C8 DDR3_DQ19 R20 1.5V SSTL バイト レーン 2 U6.E3 DDR3_DQ20 R15 1.5V SSTL バイト レーン 2 U6.E8 DDR3_DQ21 T19 1.5V SSTL バイト レーン 2 U6.D2 DDR3_DQ22 P15 1.5V SSTL バイト レーン 2 U6.E7 DDR3_DQ23 P20 1.5V SSTL バイト レーン 2 U5.F3 DDR3_DQS_P0 K14 差動 1.5V SSTL U5.G3 DDR3_DQS_N0 K15 差動 1.5V SSTL U5.C7 DDR3_DQS_P1 L14 差動 1.5V SSTL U5.B7 DDR3_DQS_N1 L15 差動 1.5V SSTL U6.C3 DDR3_DQS_P2 R18 差動 1.5V SSTL U6.D3 DDR3_DQS_N2 P18 差動 1.5V SSTL データ ストローブ P バイト レーン 0 データ ストローブ N バイト レーン 0 データ ストローブ P バイト レーン 1 データ ストローブ N バイト レーン 1 データ ストローブ P バイト レーン 2 データ ストローブ N バイト レーン 2 U5.K1 - U6.G1 DDR3_ODT W19 1.5V SSTL On Die Termination イネーブル U5.J3 - U6.F3 DDR3_RASn V18 1.5V SSTL ロウ アドレス選択 U5.T2 - U6.N2 DDR3_RESETn B22 1.5V SSTL リセット U5.L3 - U6.H3 DDR3_WEn Y21 1.5V SSTL 書き込みイネーブル U5.L8 DDR3_ZQ1 1.5V SSTL ZQ インピーダンス キャリブレー ション U6.H8 DDR3_ZQ2 1.5V SSTL ZQ インピーダンス キャリブレー ション 関連情報 1-3 ページの DDR3 リビジョン C ボード 注意 : ボードのリビジョンは ボードの裏面の下側にあるシリアル番号から確認できます ボード コンポーネント

63 UG DDR3 リビジョン C ボード 4-27 MAX 10 FPGA は x16 DDR3 300 MHz インタフェースの最高速度でのサポートを 1 Gbit x16 の使用によって提供します さらに MAX 10 は誤り訂正コード (ECC) 機能をサポートしています 表 4-23: DDR3 のピン割り当て 回路図の信号名と機能 ボード リファレンス (U5 - U6) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U5.N3 - U6.K3 DDR3_A0 V20 1.5V SSTL アドレス バス U5.P7 - U6.L7 DDR3_A1 D19 1.5V SSTL アドレス バス U5.P3 - U6.L3 DDR3_A2 A21 1.5V SSTL アドレス バス U5.N2 - U6.K2 DDR3_A3 U20 1.5V SSTL アドレス バス U5.P8 - U6.L8 DDR3_A4 C20 1.5V SSTL アドレス バス U5.P2 - U6.L2 DDR3_A5 F19 1.5V SSTL アドレス バス U5.R8 - U6.M8 DDR3_A6 E21 1.5V SSTL アドレス バス U5.R2 - U6.M2 DDR3_A7 B20 1.5V SSTL アドレス バス U5.T8 - U6.N8 DDR3_A8 D22 1.5V SSTL アドレス バス U5.R3 - U6.M3 DDR3_A9 E22 1.5V SSTL アドレス バス U5.L7 - U6.H7 DDR3_A10 Y20 1.5V SSTL アドレス バス U5.R7 - U6.M7 DDR3_A11 E20 1.5V SSTL アドレス バス U5.N7 - U6.K7 DDR3_A12 J14 1.5V SSTL アドレス バス U5.T3 - U6.N3 DDR3_A13 C22 1.5V SSTL アドレス バス U5.M2 - U6.J2 DDR3_BA0 V22 1.5V SSTL バンク アドレス バス U5.N8 - U6.K8 DDR3_BA1 N18 1.5V SSTL バンク アドレス バス U5.M3 - U6.J3 DDR3_BA2 W22 1.5V SSTL バンク アドレス バス U5.K3 - U6.G3 DDR3_CASn U19 1.5V SSTL ロウ アドレス バス U5.K9 - U6.G9 DDR3_CKE W20 1.5V SSTL クロック イネーブル U5.J7 - U6.F7 DDR3_CLK_P D18 差動 1.5V SSTL U5.K7 - U6.G7 DDR3_CLK_N E18 差動 1.5V SSTL 差動出力クロック 差動出力クロック U5.L2 - U6.H2 DDR3_CSn Y22 1.5V SSTL チップ選択 U5.E7 DDR3_DM0 J15 1.5V SSTL 書き込みマスク バイト レーン 0 U5.D3 DDR3_DM1 N19 1.5V SSTL 書き込みマスク バイト レーン 1 U6.B7 DDR3_DM2 T18 1.5V SSTL 書き込みマスク バイト レーン 2 U5.E3 DDR3_DQ0 J18 1.5V SSTL バイト レーン 0 U5.F7 DDR3_DQ1 K20 1.5V SSTL バイト レーン 0 ボード コンポーネント

64 4-28 DDR3 リビジョン C ボード UG ボード リファレンス (U5 - U6) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U5.F2 DDR3_DQ2 H18 1.5V SSTL バイト レーン 0 U5.F8 DDR3_DQ3 K18 1.5V SSTL バイト レーン 0 U5.H3 DDR3_DQ4 H19 1.5V SSTL バイト レーン 0 U5.H8 DDR3_DQ5 J20 1.5V SSTL バイト レーン 0 U5.G2 DDR3_DQ6 H20 1.5V SSTL バイト レーン 0 U5.H7 DDR3_DQ7 K19 1.5V SSTL バイト レーン 0 U5.D7 DDR3_DQ8 L20 1.5V SSTL バイト レーン 1 U5.C3 DDR3_DQ9 M18 1.5V SSTL バイト レーン 1 U5.C8 DDR3_DQ10 M20 1.5V SSTL バイト レーン 1 U5.C2 DDR3_DQ11 M14 1.5V SSTL バイト レーン 1 U5.A7 DDR3_DQ12 L18 1.5V SSTL バイト レーン 1 U5.A2 DDR3_DQ13 M15 1.5V SSTL バイト レーン 1 U5.B8 DDR3_DQ14 L19 1.5V SSTL バイト レーン 1 U5.A3 DDR3_DQ15 N20 1.5V SSTL バイト レーン 1 U6.B3 DDR3_DQ16 R14 1.5V SSTL バイト レーン 2 U6.C7 DDR3_DQ17 P19 1.5V SSTL バイト レーン 2 U6.C2 DDR3_DQ18 P14 1.5V SSTL バイト レーン 2 U6.C8 DDR3_DQ19 R20 1.5V SSTL バイト レーン 2 U6.E3 DDR3_DQ20 R15 1.5V SSTL バイト レーン 2 U6.E8 DDR3_DQ21 T19 1.5V SSTL バイト レーン 2 U6.D2 DDR3_DQ22 P15 1.5V SSTL バイト レーン 2 U6.E7 DDR3_DQ23 P20 1.5V SSTL バイト レーン 2 U5.F3 DDR3_DQS_P0 K14 差動 1.5V SSTL U5.G3 DDR3_DQS_N0 K15 差動 1.5V SSTL U5.C7 DDR3_DQS_P1 L14 差動 1.5V SSTL U5.B7 DDR3_DQS_N1 L15 差動 1.5V SSTL U6.C3 DDR3_DQS_P2 R18 差動 1.5V SSTL U6.D3 DDR3_DQS_N2 P18 差動 1.5V SSTL データ ストローブ P バイト レーン 0 データ ストローブ N バイト レーン 0 データ ストローブ P バイト レーン 1 データ ストローブ N バイト レーン 1 データ ストローブ P バイト レーン 2 データ ストローブ N バイト レーン 2 ボード コンポーネント

65 UG フラッシュ 4-29 ボード リファレンス (U5 - U6) 回路図の信号名 MAX 10 FPGA ピン番号 I/O 規格 U5.K1 - U6.G1 DDR3_ODT W19 1.5V SSTL On Die Termination イネーブル U5.J3 - U6.F3 DDR3_RASn V18 1.5V SSTL ロウ アドレス選択 U5.T2 - U6.N2 DDR3_RESETn B22 1.5V SSTL リセット U5.L3 - U6.H3 DDR3_WEn Y21 1.5V SSTL 書き込みイネーブル U5.L8 DDR3_ZQ1 1.5V SSTL ZQ インピーダンス キャリブレー ション U6.H8 DDR3_ZQ2 1.5V SSTL ZQ インピーダンス キャリブレー ション フラッシュ MAX 10 FPGA 開発キットは 512 Mb( メガ ビット ) の QSPI フラッシュ メモリを備えています アルテラ Generic QUAD SPI コントローラ コアは ボード テスト システム (BTS) インストーラのリファレンス デザインで QSPI フラッシュの消去 読み出し 書き込みを行います QSPI フラッシュのプログラミングにパラレル フラッシュ ローダ (PFL) を使用する場合には デバイスをコンフィギュレーションするために.pof(Programmer Object file) を生成する必要があります.pof ファイルを生成するには 以下のステップを実行します 1. 以下の設定を含む バイト オーダーの Quartus.ini ファイルを作成します PGMIO_SWAP_HEX_BYTE_DATA=ON 2..ini ファイルをプロジェクトのルート ディレクトリにコピーし Quartus でプロジェクトを開きます 3. Convert Programming Files ツールを開き.pof ファイルを生成します 表 4-24: 512 Mb QSPI フラッシュのデフォルト メモリ マップ ブロックサイズ (KB) アドレス レンジ ボード テスト システム スクラッチ 512 0x03F x03FF.FFFF ユーザー ソフトウェア x x03F7.FFFF ファクトリ ソフトウェア x x0082.FFFF Zip(html ウェブ コンテンツ ) x x0042.FFFF ボード情報 64 0x x0002.FFFF イーサネット オプション ビット 64 0x x0001.FFFF ユーザー デザイン リセット ベクタ 64 0x x0000.FFFF ボード コンポーネント