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りえぜんじゅう
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1 アナログ / AMS/ / RF 設計者のための次世代シミュレーションシミュレーションソリューション株式会社シルバコシルバコジャパン

2 概要近年の IC/LSI 設計に求められている高速高精度大規模多機能な回路設計に必要となるシミュレーション技術に対し Simucad が提供する回路シミュレータとソリューションをご紹介しますデジアナ混載フルチップで検証したい... 解析精度は落としたくない... 短時間で行いたい

3 Simucadが提案提案するするデザインフロー - 3 -

4 アナログ /AMS/RF シミュレータ - デザインキャプチャ - アナログシミュレータ大規模回路対応高速高精度 RF - RF シミュレータハーモニックバランス Harmony - AMS シミュレータシングルカーネルレイアウト設計へ - 4 -

5 デザインキャプチャフロントエンド設計統合設計統合ツールアナログ /RF/AMSデザインエントリーシミュレータ波形ツールとのシームレスなリンク大規模設計に対応した豊富な機能スクリプト機能 Expert レイアウトエディタとのリンク (SDL NDL) Guardian LVSとのクロスプローブ EDIFによる他社ツールとのデザインエクスチェンジ - 5 -

6 アナログシミュレータ大規模高速化高速化高精度高精度に応える 3 つのキーキーテクノロジ優れた並列分散処理マルチコア, グリッド/ クラスタ大規模回路に対応した行列解法 UFLソルバー寄生 RCを高精度でリダクションするための SパラメータベースRCリダクション - 6 -

7 アナログシミュレータマルチコアテクノロジ同一マシン上の複数 CPU を利用した高速化技術 SIM 時間 [sec] % の時間短縮 SRAM 回路 270 万素子 RedHat Linux E4(64bit) AMD Opteron 16cpu CPU 数 - 7 -

8 アナログシミュレータグリッド / クラスタ環境環境の適用ネットワーク上の複数コンピュータを利用し複数回行なわれるモンテカルロ解析や.ALTER を使ったコーナー解析などを分散処理変数の rmc_hosts 及び ralter_hosts によりリモートのホスト名を指定 rmc_hosts=(a B C D...) ralter_hosts=(a B C D...) host A host B host C host D - 8 -

9 アナログシミュレータソルバーテクノロジ特徴の異なる直接型行列ソルバーを複数搭載 default, UFL, XMS, BRK, SPARSE... Default:UCB SPICE のソルバーをベースに, シルバコが独自の技術改良を行なった直接型ソルバー収束性と高速性の 2 つの特徴を高い次元で達成している最も汎用的で実績のあるソルバー UFL: 米国フロリダ大学の Tim Davis 博士が研究開発した CSPARSE をベースとする直接型ソルバー非常に大規模な回路 ( 数十万 ~ 数百万素子 ) の行列演算で問題となるピボッティング処理を効率よく実行主に, シミュレーションの初期動作点解析に要する時間を劇的に短縮可能 - 9 -

10 アナログシミュレータソルバーベンチマーク SIM 時間 [sec] MOSFET CAP RES Total n/a PS1 PS1 PS4 PS1 PS1 PS4 オプション.option solver = default UFL ソルバーの処理時間モデル計算時間ソルバー計算で用いた CPU 数 P1 P4 P4 P1 P4 P4 モデル計算で用いた CPU 数 Default UFL

11 アナログシミュレータ RC リダクションレイアウト後の寄生 RC を含むポストレイアウトシミュレーションを精度を落とさずに高速化させるためのネットリスト圧縮技術従来外部ツールで行なっていたリダクション処理をに組み込み S パラメータマクロモデリング手法により信号の伝達特性を劣化させることなく高精度な RC 圧縮を実行オプション機能として RC リダクション処理の前後において指定された閾値を下回る抵抗および容量素子の除去が可能

12 アナログシミュレータ RC リダクションの仕組仕組み Node contraction + S-parameter calculation [S 1 ] [S 2 ] [S 3 ] [S 4 ] [S 5 ] Internal node Specified or natural port [S i ] S-Matrix [S 2 ] Calculation of model element values to fit S-Matrix

13 アナログシミュレータ RC リダクションベンチマーク - シミュレーション時間 SRAM: MOSFET=22414 CAP= RES= OS: RedHat 3, 64bit CPU: Xeon 3GHz, 4CPU (*1) 圧縮 &RC 除去 &FAST (*2) S 社ファスト SPICE 圧縮前 41 万素子圧縮後 26 万素子圧縮後 (*1) 16 万素子 S 社 (*2) 14 万素子

14 アナログシミュレータ RC リダクションベンチマーク - 解析精度 Delay 時間圧縮前圧縮後圧縮後 (*1) S 社 (*2) 測定ポイント 1 0% 0.83% 3.98% 4.16% 測定ポイント 2 0% 0.82% 1.79% 3.90% 測定ポイント 3 0% 0.79% 4.79% 3.96% 測定ポイント 4 0% 0.83% 5.29% 3.93% 測定ポイント 5 0% 0.84% 4.28% 4.03% 測定ポイント 6 0% 0.81% 4.35% 4.01% 測定ポイント 7 0% 0.87% 0.53% 4.05% 測定ポイント 8 0% 0.84% 2.68% 3.98% 平均 0% 0.83% 3.46% 4.00%

15 アナログシミュレータ DFM ソリューションモンテカルロ統計解析による動作マージンの確認デバイスに印加される不正バイアスの検出機能他社ツールツールとのとのインターフェースインターフェース互換性 Cadence DFII へのインテグレーション HSPICE Spectreとのネットリスト / データ出力互換

16 アナログシミュレータ SmartView による波形表示豊富なポストプロセス機能 EYE 表示 FFT 解析カルキュレータ

17 RF RF シミュレータマルチ解析手法解析手法を採用採用し多種多様多種多様な RF 回路に適合ハーモニックバランス - 線形回路シューティング - 非線形回路エンベロープ - デジタル変調回路主なアプリケーション LNA PA Mixer VCO VCXO

18 RF RF シミュレータ SCF(Switched Capacitor Filter) 解析の拡張機能拡張機能シューティング法を拡張し異なるクロック位相を含む回路を解析過渡特性ゲイン / 位相特性の評価 Reference : T.Kajita, G.C. Temes and U.-K. Moon Correlated double sampling integrator insensitive to parasitic capacitance IEE 2001, Electric Letters Online No:

19 Harmony AMS シミュレータアナログデジタルデジタル回路回路を混在混在し検証検証することのすることのメリット設計品質の向上が期待できるアナログとデジタルとの接続による機能やタイミングの検証が実現可能仕様検討動作原理の理解仕様検討の際にアナログデジタルの動作構文を用い仕様に基づいて回路動作を記述検証することにより動作原理の理解が可能ミックスドシミュレーションの高速化すでに設計が完了し特性を確認済みの回路を動作モデル化することにより全体検証の高速化バックアノテーションによる詳細シミュレーションデジタル回路には SDF をアナログ回路には R/C 抽出データを加味して実行可能

20 Harmony AMS シミュレータ Harmony とは高精度ハイパフォーマンスのアナログ / ミックスドシグナルシミュレータ Verilog-HDL SPICE Verilog-A Verilog-AMS を組み合わせて記述したネットリストのシミュレーションが可能と SILOS-X とが完全にリンクしたシングルカーネルのアナログ / ミックスドシグナルシミュレータ Harmony SILOS-X Verilog-HDL SPICE Verilog-A Verilog-AMS

21 Harmony AMS シミュレータ Harmonyの入力 / 出力

22 Harmony AMS シミュレータ Harmonyの主な特徴および SILOS-X をシングルカーネルエンジン化することにより最適な Co-Simulation の初期化同期収束精度を実現 Verilog-HDL SPICE Verilog-A Verilog-AMS 入力デッキテストベンチ記述を読み込み適切なレベルに自動的に分割 Accellera 2.2 標準に準拠 :Verilog-AMS Verilog-A IEEE 標準に準拠 :Verilog-HDL PLI(Programming Language Interface) HSPICE 互換 : ネットリスト / ドットコマンド

23 Harmony AMS シミュレータ Harmonyの主な特徴複雑なミックスドシグナルデザインにおいて高精度なシミュレーション結果と優れた収束性を提供アナログ / デジタルの両方の波形を 1 つのウィンドウに表示グラフィックデータアナライザトレースモード階層エクスプローラソースコードエディタを備えた効率的な統合デバッグ環境 CPU 資源を効率的に利用し実行時のパフォーマンスを最適化

24 Harmony AMS シミュレータ Harmony トップダウン設計検証 PLL 開発初期機能検証 CP (Charge Pump) LPF (Loop Filter) VCO (Voltage Control Oscillator) を開発初期の段階では Verilog-A で記述し動作確認 logic_to_elect ロジック値からアナログ値への変換 Verilog Testbench REF FB PD (Verilog-D) up down CP (Verilog-A) LP2 LPF (Verilog-A) feedback clock CLR Divider (Verilog-D) VCO (Verilog-A) VCO input LP2 elect_to_logic アナログ値からロジック値への変換 CKOUTX CKOUT

25 Harmony AMS シミュレータ Harmony トップダウン設計検証 PLL 開発初期機能検証 SPICE 形式トップネットリスト Verilog-AMS 形式トップモジュール.include "../SpiceLib/pll_subckt.inc" XPD REF FB FB UP UP DOWN PLL_PD_V ; Verilog-D XCP UP UP DOWN LP2 PLL_CP ; Verilog-A XLPF LP2 PLL_LPF ; Verilog-A XVCO LP2 CKOUT PLL_VCO_VA ; Verilog-A XINV CKOUTX CKOUT INVERTER2A ; Verilog-D XDIV CLR CKOUT FB FB DIVIDER_V ; Verilog-D VREF REF GND PULSE( n 0n 0.1n 0.1n 4.9n 10n) VCLR CLR GND PWL(0 0 6n 6n 3.3) VD VD VDD GND 3.3.GLOBAL VDD module PLL_TOP_V (REF,CLR); input REF,CLR; electrical REF,FB,UP,DOWN; electrical LP2,CKOUT; PLL_PD_V d0 d0 (REF,FB,UP,DOWN); PLL_CP d1 d1 (UP,DOWN,LP2); PLL_LPF d2 d2 (LP2); PLL_VCO_VA d3 d3 (LP2,CKOUT); INVERTER2A d4 d4 (CKOUTX,CKOUT); DIVIDER_V d5 d5 (CLR,CKOUT,FB); endmodule.tran 1n 1n 1.5u.IC V(LP2)=1.1.PROBE V(REF) V(FB) V(UP) V(DOWN) V(LP2).OPTIONS POST PROBE ACCURATE EXPERT.END

SUBCKT PLL_CP UP DOWN LP2 MP12 NET11 VDD GND GND NM L=0.4U W=6U MP53 NET12 VDD GND GND NM L=0.

26 Harmony AMS シミュレータ Harmony トップダウン設計検証 PLL 各モジュールモジュール開発 CP (Charge Pump) LPF (Loop Filter) VCO (Voltage Control Oscillator) の各モジュールを開発 SPICE ネットリストへ展開回路図エントリーレイアウト設計 SPICE ネットリスト.SUBCKT PLL_CP UP DOWN LP2 MP12 NET11 VDD GND GND NM L=0.4U W=6U MP53 NET12 VDD GND GND NM L=0.4U W=6U... MP47 NET7 UP VDD VDD PM L=0.4U W=12U MP41 VDD NET2 VDD VDD PM L=6U W=12U.ENDS PLL_CP ( もしくはから SPICE ネットリストへ )

27 Harmony AMS シミュレータ Harmony トップダウン設計検証 PLL 最終検証各モジュールのVerilog-A 記述からSPICEネットリストに変更モジュールの端子が同一であれば単純にREPLACEのみで実行可能 logic_to_elect ロジック値からアナログ値への変換 Verilog Testbench REF FB PD (Verilog-D) up down CP (SPICE) LP2 LPF (SPICE) feedback clock CLR Divider (Verilog-D) VCO (SPICE) VCO input LP2 elect_to_logic アナログ値からロジック値への変換 CKOUTX CKOUT

28 Harmony AMS シミュレータ Harmony トップダウン設計検証 PLL 最終検証 SPICE 形式トップネットリスト Verilog-AMS 形式トップモジュール.include "../SpiceLib/pll_subckt.inc" XPD REF FB FB UP UP DOWN PLL_PD_V ; Verilog-D XCP UP UP DOWN LP2 PLL_CP ; Spice XLPF LP2 PLL_LPF ; Spice XVCO LP2 CKOUT PLL_VCO_VA ; Spice XINV CKOUTX CKOUT INVERTER2A ; Spice XDIV CLR CKOUT FB FB DIVIDER_V ; Verilog-D VREF REF GND PULSE( n 0n 0.1n 0.1n 4.9n 10n) VCLR CLR GND PWL(0 0 6n 6n 3.3) VD VD VDD GND 3.3.GLOBAL VDD module PLL_TOP_V (REF,CLR); input REF,CLR; electrical REF,FB,UP,DOWN; electrical LP2,CKOUT; PLL_PD_V d0 d0 (REF,FB,UP,DOWN); PLL_CP d1 d1 (UP,DOWN,LP2); PLL_LPF d2 d2 (LP2); PLL_VCO_VA d3 d3 (LP2,CKOUT); INVERTER2A d4 d4 (CKOUTX,CKOUT); DIVIDER_V d5 d5 (CLR,CKOUT,FB); endmodule.tran 1n 1n 1.5u.IC V(LP2)=1.1.PROBE V(REF) V(FB) V(UP) V(DOWN) V(LP2).OPTIONS POST PROBE ACCURATE EXPERT.END

29 Harmony AMS シミュレータ Harmony グラフィックユーザーユーザーインタフェースアウトプットウィンドウソースコードエディタ階層エクスプローラ波形アナライザ

30 Harmony AMS シミュレータ単一波形ビューワビューワによるによるアナログ / デジタル波形表示波形アナライザではアナログ信号デジタル信号を同時に表示可能 T1 マーカ T2 マーカの採用によりマーカ間の拡大デルタ時間などに対応

31 Harmony AMS シミュレータ階層エクスプローラドラッグ & ドロップ

32 Harmony AMS シミュレータ Verilog エディタ Verilog ソースドラッグ & ドロップ

33 Harmony AMS シミュレータ SPICE エディタ SPICE ネットリストドラッグ & ドロップ

34 Harmony AMS シミュレータ Create.cmm ファイルセーブシミュレーションコマンド Save Simulation コマンドにてシミュレーション終了後のすべてのノードの状態をファイル < プロジェクト名 >.cmm に保存

35 Harmony AMS シミュレータ複雑なプロットプロットに適した SmartView Harmony はアナログサブサーキット内のベクタを保存することにより SmartView の機能を用いてグラフィック解析が可能

36 Harmony AMS シミュレータ Harmony 90days development roadmap Nov2008 Verilog-A におけるメモリーマネージメントと処理速度の向上波形アナライザーのマーカ数を増やし更に使いやすくデジタルの変化点のみにターゲットを絞って SPICE の余計なポイントを減らしパフォーマンスを向上

37 Harmony AMS シミュレータ Harmony 1year development roadmap Nov2008 SPICE における Sweep オプションを追加 64 ビットプラットフォームにおけるビジュアルデバッグ機能を強化 Verilog のコンパイラディレクティブ default_nettype none を採用 VCD アウトプットファイル内に SPICE のノードの電圧を付加 SmartView におけるデジタルデータの表示 Harmony 3year development roadmap Nov2008 コンパイル型のエンジンを採用高速デジタル低速アナログの回路が混在した際に生じるギャップを SPICE を独立して実行することにより回避

38 リアルタイムリミックスリミックスライセンス SIMUCAD EDA トークンライセンスライセンスシステムソフトウェアを使用する際に対応するトークン数を取得契約トークン数内で全てのプロダクトが使用可能ライセンスの稼働率 =ROI を向上

39 リアルタイムリアルタイムリアルタイムリアルタイムリミックスリミックスリミックスリミックスライセンスライセンスライセンスライセンス 1 8 Luminous Luminous Luminous Luminous S-Pisces Pisces Pisces Pisces UTMOST UTMOST UTMOST UTMOSTⅣ Multi Multi Multi Multi CLEVER CLEVER CLEVER CLEVER HIPEX HIPEX HIPEX HIPEX 1 6 Expert Expert Expert Expert GuardianDRC GuardianDRC GuardianDRC GuardianDRC/NET/LVS /NET/LVS /NET/LVS /NET/LVS 2 6 Expert Expert Expert Expert GuardianDRC GuardianDRC GuardianDRC GuardianDRC/NET/LVS /NET/LVS /NET/LVS /NET/LVS-Multi Multi Multi Multi Expert Expert Expert Expert UTMOST UTMOST UTMOST UTMOSTⅣ UTMOST UTMOST UTMOST UTMOSTⅢ 合計合計合計合計 TOKEN TOKEN TOKEN TOKEN JOB JOB JOB JOB TOKEN TOKEN TOKEN TOKEN 運用例運用例運用例運用例 SFLM ライセンスライセンスライセンスライセンス管理管理管理管理 =54 リアルタイムリアルタイムリアルタイムリアルタイムに TOKEN をシェアシェアシェアシェアするこするこするこすることによりとによりとによりとにより各プロダクトプロダクトプロダクトプロダクトの多様多様多様多様な運用運用運用運用が可能可能可能可能 EDA コストコストコストコスト削減削減削減削減 +TAT 短縮短縮短縮短縮合計合計合計合計合計合計合計合計 TOKEN=54 TOKEN=54 内の組み合わせわせわせわせ内の組み合わせわせわせわせはリアルタイムリアルタイムリアルタイムリアルタイムに切り替えがえがえがえが自由自自由自自由自自由自はリアルタイムリアルタイムリアルタイムリアルタイムに切り替えがえがえがえが自由自自由自自由自自由自在在

Microsoft PowerPoint - EDSF2008セミナー_V1_1.ppt

Microsoft PowerPoint - EDSF2008セミナー_V1_1.ppt アナログ / ミックスドシグナル /RF デザインフロー - PDK ベースのシングルベンダソリューション - 株式会社シルバコジャパン Analog/Mixed-Signal/RF デザインフロー製品間のインテグレーションだけでなくフローを構成する各々の製品の機能の充実完成度が重要デザインフロー全体をサポートするPDKが必須ライセンス資産を有効に運用できる柔軟なライセンスシステムの導入も有効