発行日　1997年xx月xx日

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1 発行日 2007 年 5 月 24 日 MR-SHPC-01 V2-F アプリケーションマニュアル Rev 1.06 発行丸文株式会社マーケティング本部主管第 1 部

2 改訂履歴 Rev. 日付番号概要頁 制定 カードスロット側端子 カードデータバス 端子番号 欄に 71 番ピン追加 カードスロット側 CARD_PW_GOOD の I,O,B 欄 "I" を "IPUL*" に変更 誤記の為 部分は使用禁止 Word to Byte 機能 において MODE1 の場合 は使用禁止 SH3システム AC タイミング内 Write Data タイミン 83 グを改訂 ライトテ ータ遅延時間 (t16a,t16b) をセットアッフ 時間へ変更 ENDIAN 端子を bit13 bit14 へ修正 19-1-

3 目次 1. 概要 概要 特徴 7 2. 端子 端子機能一覧 システム側端子 カードスロット側端子 端子配置 回路構成図 制御レジスタ 制御レジスタ機能一覧表 レジスタ機能 モードレジスタ オプションレジスタ カードステータスレジスタ 割り込み要因レジスタ 割り込み制御レジスタ1/ 割り込み制御レジスタ2/ カード電源制御レジスタ1/ カード電源制御レジスタ2/ メモリウィンドウ0コントロールレジスタ メモリウィンドウ1コントロールレジスタ I/Oウィンドウコントロールレジスタ メモリウィンドウ0コントロールレジスタ メモリウィンドウ1コントロールレジスタ I/Oウィンドウコントロールレジスタ カードコントロールレジスタ PCIC 情報レジスタ 32 5 モード設定 概要 モードレジスタ設定方法 機能説明 WAIT/-RDY 信号機能選択 カードアクセス基準クロック (CARD_CLK) の選択 Chip No Rgister 35-2-

4 6 システムメモリ空間 レジスタ空間 機能 レジスタ空間マッピング例 メモリ,I/O 空間 機能 ウィンドウ空間 機能 ライト アクセス リード アクセス 機能 動作 SH CPU I/F 概要 MODE0 基本 4 CKIOサイクル (No WAIT) MODE1 基本 5 CKIOサイクル (No WAIT) MODE0 基本 4 CKIOサイクル (1WAIT) MODE1 基本 5 CKIOサイクル (1WAIT) レジスタ機能 概要 レジスタ構造 リードバッファ 概要 リードバッファ動作 リードバッファHit 条件 割り込み 割り込み要求選択機能 割り込み基本動作 カード電源制御 概要 カード電源制御回路構成 カード電源制御 カード電源制御 CARD_PW_GOOD 端子条件 省電力モード 概要 機能制約 Card I/F Stop Mode SUSPEND Mode Power Down Mode 59-3-

5 7.7 LED, スピーカー 概要 LED スピーカー TEST モード 概要 モード内容 カード I/F 概要 基本メモリサイクル 基本 I/Oサイクル カードアドレス変換 概要 機能 WORD TO BYTE 機能 概要 メモリカード Word to Byte 動作 I/Oカード Word to Byte 動作 カード I/F 端子制御 概要 動作 データ変換制御 システムライトデータ -> カードデータ変換一覧表 カードリードデータ -> システムデータ変換一覧表 DC 特性 最大定格 入力電圧特性 (CVIN) 対応端子名 入力電圧特性 (SVIN) 対応端子名 出力電圧特性 (CVOUT) 対応端子名 出力電圧特性 (SVOUT) 対応端子名 推奨動作条件 推奨動作条件

6 8.2 推奨動作条件 静止電流特性 入力リーク 入力特性 プルアップ抵抗 プルダウン抵抗 システム側出力特性 システム側出力特性 ( オープンドレイン ) カード電源制御出力特性 カード側出力特性 OFF-STATEリーク 入力端子容量 出力端子容量 入出力端子容量 推奨動作条件 静止電流特性 入力リーク 入力特性 プルアップ抵抗 プルダウン抵抗 システム側出力特性 システム側出力特性 ( オープンドレイン ) カード電源制御出力特性 カード側出力特性 OFF-STATEリーク 入力端子容量 出力端子容量 入出力端子容量 AC 特性 システムACタイミング クロック リセットタイミング波形図 クロック リセットタイミングデータ SH2,SH3 システムACタイミング波形図 (MODE0) SH3 システムACタイミング波形図 (MODE1) SH4 システムACタイミング波形図 (MODE1) システムACタイミングデータ 85-5-

7 9.2 カードACタイミング メモリカードACタイミング波形図 I/OカードACタイミング波形図 MODE0 カードACタイミングデータ MODE1 カードACタイミングデータ その他 ACタイミング 割り込み出力タイミング ( パルス ) 割り込み出力タイミング ( レベル ) 割り込み出力タイミング ( IREQ ) 割り込み出力タイミング ( STSCHG ) スピーカー出力タイミング ( ハード ) スピーカー出力タイミング ( ソフト ) LED 出力タイミング ( ハード ) LED 出力タイミング ( ソフト ) 電源制御出力 1タイミング 電源制御出力 2タイミング その他出力 ACタイミングデータ パッケージ外形図 94 注意事項 96-6-

8 1. 概要 1.1 概要 本 LSI は PC Card Standard97 標準規格に準拠した IC メモリカード及び I/O カードとシステムをインターフェイスするコントローラです SH ハ スに本 LSI を接続する事により PC カード 対応システム構築する事が可能です 本 LSI は 1 個のカードスロットに対応しています パッケージは 144 ピン薄形フラットパッケージを使用しています 1.2 特徴 PC Card Standard97 標準規格に準拠した 68 ピンカードスロット一個に対応 SH2,3,4 バスプロトコル対応 ( 16bit Data Bus Mode Only ) 2 枚のメモリウィンドウと1 枚の I/O ウィンドウを内蔵 カードアクセスタイミング調整機能内蔵 1 段のリード / ライトバッファを内蔵 エンディアン制御回路内蔵 5.0V/3.3V カード対応 外付けバッファ不要 割り込みステアリング機能内蔵 パワーダウン機能内蔵 サスペンド機能内蔵 -7-

9 2. 端子 2.1 端子機能一覧 システム側端子 端子名 I,O,B* 機能 備考端子番号リセット時 IOL/IOH ** 電源 I/F レヘ ル SA25 ~ SA0 I システムアドレスバス 94,95,96,97,98, - - SVCC LVTTL 99,100,101,102, 103,104,105,106, 107,108,110,111, 112,113,114,115, 116,117,118,119, 120 SD15 ~ SD0 B システムデータバス 122,123,124,125, Hi-Z 6mA/-6mA SVCC LVTTL 126,128,129,130, 132,133,134,135, 136,137,138,139 -BS I バスストローブ信号 SVCC LVTTL -CS I チップセレクト信号 SVCC LVTTL -SRD I リード信号 SVCC LVTTL -SWE0 I ライト信号 SVCC LVTTL -SWE1 I ライト信号 SVCC LVTTL -WAIT/-RDY TO ウエイト要求信号 / レディー信号 84 Hi-Z 12mA/-12mA SVCC - SIRQ3 ~ 0 O 割り込み要求信号 141,142,143,144 Hi-Z 6mA/-6mA SVCC - SPKR_OUT TO スピーカー信号 82 Hi-Z 6mA/-6mA SVCC - LED_OUT OD LED 点灯用信号 83 Hi-Z 12mA/ - SVCC - CKIO I システムクロック SVCC LVTTL -RESET I システムリセット信号 SVCC LVTTL システム側設定端子 端子名 I,O,B 機能 備考端子番号リセット時 IOL/IOH ** 電源 I/F レヘ ル RA25 ~ RA22 I レジスタ上位アドレス設定信号 86,87,88, SVCC LVTTL ENDIAN I ENDIAN 設定信号 SVCC LVTTL * 詳細は 7.13 データ変換制御 を 参照して下さい TEST IPD テストピン SVCC LVTTL * I = Input, O = Output, B = Bi-Directional, TO = 3-state,OD = Open-Drain, PU = Pull Up 抵抗 (CARD VCC), PD = Pull Down 抵抗 (GND), PUL* = Pull Up 抵抗 (SYSTEM VCC) ** システム側 IOL/IOH の値は SYSTEM VCC=3.3V の場合 -8-

10 2.1.2 カードスロット側端子 端子名 I,O,B* 機能 備考端子番号リセット時 IOL/IOH 電源 I/F レヘ ル CA25 ~ CA0 TO* カードアドレスバス 51,49,47,45,42, Hi-Z 8mA/-8mA CVCC - 40,38,35,33,44, 46,36,34,48,28, 24,30,32,50,52, 54,58,60,62,65, 67 CD15 ~ CD0 B PD* カードデータバス 23,20,17,15,12, Hi-Z 8mA/-8mA CVCC TTL 75,72,71,70,19, 16,13,11,9,74,69 -CCE2 TO* カードイネーブル上位バイト 25 Hi-Z 8mA/-8mA CVCC - -CCE1 TO* カードイネーブル下位バイト 21 Hi-Z 8mA/-8mA CVCC - -CIORD TO* カード I/O リード信号 29 Hi-Z 8mA/-8mA CVCC - -CIOWR TO* カード I/O ライト信号 31 Hi-Z 8mA/-8mA CVCC - -COE TO* カードアウトプットイネーブル 26 Hi-Z 8mA/-8mA CVCC - -CWE_PGM TO* カードライトイネーブル 39 Hi-Z 8mA/-8mA CVCC - CBVD2_SPKR I PU* バッテリ電圧検出 2, スピーカー CVCC TTL CBVD1_STSCHG I PU* バッテリ電圧検出 1, ステータス検出 CVCC TTL -CCD2 I PUL* カード検出 SVCC LVTTL -CCD1 I PUL* カード検出 SVCC LVTTL CRDY_BSY_IREQ I PU* Ready/Busy, 割り込み要求 CVCC TTL -CREG TO* メモリエリア選択信号 64 Hi-Z 8mA/-8mA CVCC - -CWAIT I PU* カードウエイト要求 CVCC TTL CWP_XIOIS16 I PU* ライトプロテクト,16bit サイクル要求 CVCC TTL CRESET TO* カードリセット 57 Hi-Z 8mA/-8mA CVCC - -CINPACK I PU* リードデータ制御信号 CVCC TTL -CVS2 I PUL* カード電源電圧検出 SVCC LVTTL -CVS1 I PUL* カード電源電圧検出 SVCC LVTTL カード電源制御用端子 端子名 I,O,B 機能 備考 端子番号 リセット時 IOL/IOH 電源 I/F レヘ ル CARD_PW_GOOD I PUL* カード電源投入終了検出 SVCC LVTTL -CVCC3 O カードスロット +3.3V 電源制御 mA/-2mA SVCC - -CVCC5 O カードスロット +5.0V 電源制御 mA/-2mA SVCC - CVPP1 O カードスロット VPP1 電源制御 mA/-2mA SVCC - CVPP0 O カードスロット VPP0 電源制御 mA/-2mA SVCC - *I = Input, O = Output, B = Bi-Directional, TO = 3-state,OD = Open-Drain, PU = Pull Up 抵抗 (CARD VCC), PD = Pull Down 抵抗 (GND), PUL* = Pull Up 抵抗 (SYSTEM VCC) カード側 IOL/IOH の値は CARD VCC=5V の場合 CARD VCC=3.3V の場合は 75% の電流値になります -9-

11 2.2 端子配置 端子配列一覧表 1/5 PIN No PIN Name I/O/pw 論理 Input Level Pull Up/Pull Down IOL/IOH(mA) 1 GND PW RESET I 負 LVTTL SRD I 負 LVTTL SWE0 I 負 LVTTL SWE1 I 負 LVTTL BS I 負 LVTTL CS I 負 LVTTL CARD_PW_GOOD I 正 LVTTL System Vcc Pull Up - 9 CD3 B - TTL Pull Down 8* / -8* 10 -CCD1 I 負 LVTTL System Vcc Pull Up - 11 CD4 B - TTL Pull Down 8* / -8* 12 CD11 B - TTL Pull Down 8* / -8* 13 CD5 B - TTL Pull Down 8* / -8* 14 SYSTEM VCC PW CD12 B - TTL Pull Down 8* / -8* 16 CD6 B - TTL Pull Down 8* / -8* 17 CD13 B - TTL Pull Down 8* / -8* 18 GND PW CD7 B - TTL Pull Down 8* / -8* 20 CD14 B - TTL Pull Down 8* / -8* 21 -CCE1 O 負 - - 8* / -8* 22 CARD VCC PW CD15 B - TTL Pull Down 8* / -8* 24 CA10 O * / -8* 25 -CCE2 O 負 - - 8* / -8* 26 -COE O 負 - - 8* / -8* 27 -CVS1 I 負 LVTTL System Vcc Pull Up - 28 CA11 O * / -8* 29 -CIORD O 負 - - 8* / -8* 30 CA9 O * / -8* 31 -CIOWR O 負 - - 8* / -8* 32 CA8 O * / -8* 33 CA17 O * / -8* *: CARD VCC = 3.3v 時は 記述電流値の 75% が電流値になります -10-

12 端子配列一覧表 2/5 PIN No PIN Name I/O/pwr 論理 Input Level Pull Up/Pull Down IOL/IOH(mA) 34 CA13 O * / -8* 35 CA18 O * / -8* 36 CA14 O * / -8* 37 GND PW CA19 O * / -8* 39 -CWE_PGM O 負 - - 8* / -8* 40 CA20 O * / -8* 41 CRDY_XBSY_IREQ I 負 TTL Card Vcc Pull Up - 42 CA21 O * / -8* 43 CARD VCC PW CA16 O * / -8* 45 CA22 O * / -8* 46 CA15 O * / -8* 47 CA23 O * / -8* 48 CA12 O * / -8* 49 CA24 O * / -8* 50 CA7 O * / -8* 51 CA25 O * / -8* 52 CA6 O * / -8* 53 -CVS2 I 負 LVTTL System Vcc Pull Up - 54 CA5 O * / -8* 55 SYSTEM VCC PW GND PW CRESET O 正 - - 8* / -8* 58 CA4 O * / -8* 59 -CWAIT I 負 TTL Card Vcc Pull Up - 60 CA3 O * / -8* 61 -CINPACK I 負 TTL Card Vcc Pull Up - 62 CA2 O * / -8* 63 CARD VCC PW CREG O 負 - - 8* / -8* 65 CA1 O * / -8* 66 CBVD2_SPKR I 正 TTL Card Vcc Pull Up - 67 CA0 O * / -8* *:CARD VCC = 3.3v 時は 記述電流値の 75% が電流値になります -11-

13 端子配列一覧表 3/5 PIN No PIN Name I/O/pwr 論理 Input Level Pull Up/Pull Down IOL/IOH(mA) 68 CBVD1_STSCHG I 正 TTL Card Vcc Pull Up - 69 CD0 B - TTL Pull Down 8* / -8* 70 CD8 B - TTL Pull Down 8* / -8* 71 CD1 B - TTL Pull Down 8* / -8* 72 CD9 B - TTL Pull Down 8* / -8* 73 GND PW CD2 B - TTL Pull Down 8* / -8* 75 CD10 B - TTL Pull Down 8* / -8* 76 CWP_XIOIS16 I 負 TTL Card Vcc Pull Up CCD2 I 負 LVTTL System Vcc Pull Up - 78 CVPP1 O 正 / CVPP0 O 正 / CVCC3 O 負 / CVCC5 O 負 / SPKR_OUT O / LED_OUT O / WAIT/-RDY O 負 / TEST I 正 LVTTL Pull Down - 86 RA25 I - LVTTL RA24 I - LVTTL RA23 I - LVTTL RA22 I - LVTTL SYSTEM VCC PW CKIO I - LVTTL GND PW ENDIAN I - LVTTL SA25 I - LVTTL SA24 I - LVTTL SA23 I - LVTTL SA22 I - LVTTL SA21 I - LVTTL SA20 I - LVTTL SA19 I - LVTTL SA18 I - LVTTL - - *: CARD VCC = 3.3v 時は 記述電流値の 75% が電流値になります -12-

14 端子配列一覧表 4/5 PIN No PIN Name I/O/pwr 論理 Input Level Pull Up/Pull Down IOL/IOH(mA) 102 SA17 I - LVTTL SA16 I - LVTTL SA15 I - LVTTL SA14 I - LVTTL SA13 I - LVTTL SA12 I - LVTTL SA11 I - LVTTL GND PW SA10 I - LVTTL SA9 I - LVTTL SA8 I - LVTTL SA7 I - LVTTL SA6 I - LVTTL SA5 I - LVTTL SA4 I - LVTTL SA3 I - LVTTL SA2 I - LVTTL SA1 I - LVTTL SA0 I - LVTTL GND PW SD15 B - LVTTL - 6 / SD14 B - LVTTL - 6 / SD13 B - LVTTL - 6 / SD12 B - LVTTL - 6 / SD11 B - LVTTL - 6 / SYSTEM VCC PW SD10 B - LVTTL - 6 / SD9 B - LVTTL - 6 / SD8 B - LVTTL - 6 / GND PW SD7 B - LVTTL - 6 / SD6 B - LVTTL - 6 / SD5 B - LVTTL - 6 / SD4 B - LVTTL - 6 /

15 端子配列一覧表 5/5 PIN No PIN Name I/O/pwr 論理 Input Level Pull Up/Pull Down IOL/IOH(mA) 136 SD3 B - LVTTL - 6 / SD2 B - LVTTL - 6 / SD1 B - LVTTL - 6 / SD0 B - LVTTL - 6 / GND PW SIRQ3 O / SIRQ2 O / SIRQ1 O / SIRQ0 O /

16 3. 回路構成図 TEST TEST Mode Decoder Mode チッフ セレクト TEST 内部チッフ セレクト Card Address TEST Selector IRQ3-1/ 内部モニター モニター信号 Card Write Data スヒ ーカ / 内部モニター IRQ0 TEST Selector IRQ/SPKR SH I/F Card Access Command Card Read Data 内部 Card Address Card Data LED Address/-CS/-BS Ready/Busy PC Card I/F Card Command System Data System Wait/Rdy Read/Write Command CKIO Card Status Change Card CLK Card Status Card Enable Card Power Control Card Detect 図 3.1 回路構成図 -15-

17 4. 制御レジスタ 4.1 制御レジスタ機能一覧表 レジスタ名 アドレス 初期値 機能 Reserved *E0h 16 hxxxx 使用不可 Reserved *E2h 16 hxxxx 使用不可 モードレジスタ *E4h 16 h0000 PCIC の動作モードを設定します オプションレジスタ *E6h 16 h000c オプション機能を制御します カードステータスレジスタ *E8h 16 h03bf カードからの入力信号をモニタできます 割り込み要因レジスタ *EAh 16 h0000 割り込み発生要因を示します 割り込み制御レジスタ *ECh 16 h0000 割り込み発生条件などを制御します カード電源制御レジスタ *EEh 16 h0000 カード電源, 低消費電力モードを制御します メモリウィンドウ0 コントロールレジスタ1 *E0h 16 h7fc0 メモリアクセス用システムアドレス空間を制御します メモリウィンドウ1 コントロールレジスタ1 *F2h 16 h7fc0 メモリアクセス用システムアドレス空間を制御します I/O ウィンドウコントロールレジスタ1 *F4h 16 h7fc0 I/Oアクセス用システムアドレス空間を制御します メモリウィンドウ0 *F6h 16 h0000 カードへのアクセス条件を制御します コントロールレジスタ2 メモリウィンドウ1 *F8h 16 h0000 カードへのアクセス条件を制御します コントロールレジスタ2 I/O ウィンドウ *FAh 16 h0000 カードへのアクセス条件を制御します コントロールレジスタ2 カードコントロールレジス *FCh 16 h0000 カードモードを制御します タ チップ情報レジスタ *FEh 16 h5333 Chip Revision 注 )*: 上位アドレス値は 以下のようになります SA25-22 = RA25-22 の設定値 SA21-8 = 3FFFh 固定値 -16-

18 4.2 レジスタ機能 モードレジスタ オプションレジスタ Address E4h bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 R 0 R 0 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 MODE MODE66 Chip No Register SH4 R/W 0 R/W 0 Bit 初期値 Name 説明 5 0 MODE -RDY/-WAIT 信号の機能を選択します SH4 0:-WAIT 信号として動作 1:-RDY 信号として動作 4 0 MODE66 カードサイクルの基準クロック(CARD_CLK) を選択します 0: MODE0 CKIO と1:1のクロック (CKIO = 33Mhz 以下時に選択 ) 1: MODE1 CKIO と1:2のクロック (CKIO = 66Mhz 時に選択 ) Chip No Register 同一 CS 空間に 本 LSI を最大で16 個接続することが可能です 本 LSI を識別するための Chip No をソフトウエアにより自由に設定できる空間です ( 不必要な場合は 設定する必要はありません ) 注 ) 1. 本レジスタは 必ず最初に設定 (Write) して下さい 2. 本レジスタの設定前に データ読み出しを行わないで下さい 3. 動作中又は 本 LSI に搭載されている機能設定後に変更した場合誤動作する場合があります -17-

19 4.2.2 オプションレジスタ オプションレジスタ Address E6h bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 TEST TEST TEST TEST Bit3 Bit2 Bit1 Bit0 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 SOFT SOFT SPKR LED SPKR DATA LED DATA SELECT SELECT R/W - 1 R/W - 1 Bit 初期値 Name 説明 TEST TEST 端子の入力レベルが High の時にモードを決定します Bit SOFT SPKR DATA 2 1 SOFT 1 0 LED DATA SPKR SELECT 0 0 LED SELECT 0000:PC Card I/F 内部信号モニターモード SIRQ1-3 と SPKR_OUT 端子にモニター信号が出力されます ( 通常動作との併用ができます ただしモニターピンにリプレスされているピンの機能は使用できません ) SIRQ3 = 0: Read Buffer Hit 1:Read Buffer No Hit SIRQ2 = 0: Read Buffer Invalid 1:Read Buffer Valid SIRQ1 = 1: PCIC Start ( 0->1->0 Cycle Start ) SPKR_OUT = 0: PCIC I/F Busy 1: PCIC I/F Ready 1111:CA24-0 に内部ウィンドウの CS が出力されます ( 通常動作との併用はできません ) SPKR_OUT 端子に出力するレベルを設定します 0:SPKR_OUT 出力端子レベル 0 1:SPKR_OUT 出力端子レベル 1 LED_OUT 端子に出力するレベルを設定します 0:LED_OUT 出力端子レベル 0 1:LED_OUT 出力端子レベル Z SPKR_OUT 端子に出力する信号を選択します 0: カード側の CBVD2_SPKR 信号 1:Bit3:SOFT SPKR DATA LED_OUT 端子に出力する信号を選択します 0: カード側の CBVD2_SPKR 信号 1:Bit2:SOFT LED DATA 注 )LED_OUT 端子,SPKR_OUT 端子は カードコントロールレジスタ bit2,1を出力モードに設定しない限り出力レベルは Hi-Zのままです -18-

20 4.2.3 カードステータスレジスタ カードステータスレジスタ Address E8h bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 ENDIAN RA25 RA24 RA23 RA22 PCIC VS2 RDY/BSY R - 1 R - 1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 VS1 PW ON RDY/BSY WPS CD2 CD1 BVD2 BVD1 R - 1 R - 1 R - 1 R - 1 R - 1 R - 1 R - 1 Bit 初期値 Name 説 明 14 0 ENDIAN ENDIAN 端子がそのままリードされます 0:Big Endian 1:Little Endian RA25-22 RA25-22 端子がそのままリードされます 9 1 PCIC RDY/BSY カードへのアクセス実行の有無を示します 0: カードに対するアクセス実行中 1: カードに対するアクセスはしていない VS2,1 -CVS2,1 端子の値がそのままリードされます 6 0 PW ON カードへの電源供給の有無を示します 0: カードの電源は供給されていない 1: カードの電源は供給されている 5 1 RDY/BSY CRDY_BSY_IREQ 端子がそのままリードできます ただし I/O カードモード時はこの値は無効です 4 1 WPS CWP_XIOIS16 端子がそのままリードできます ただし I/O カードモード時はこの値は無効です CD2, BVD2,1 -CCD2,1 端子がそのままリードできます -CCD2 = 1, -CCD1 = 1: カード無し -CCD2 = 1, -CCD1 = 0: カード無し -CCD2 = 0, -CCD1 = 1: カード無し -CCD2 = 0, -CCD1 = 0: カードあり CBVD2_SPKR,CBVD1_STSCHT 端子がリードできます CBVD2_SPKR = 1, CBVD1_STSCHT = 1:Battery Good CBVD2_SPKR = 1, CBVD1_STSCHT = 0:Battery Dead CBVD2_SPKR = 0, CBVD1_STSCHT = 1:Battery Warning CBVD2_SPKR = 0, CBVD1_STSCHT = 0:Battery Dead ただし I/O カードモード時はこの値は無効です -19-

21 4.2.4 割り込み要因レジスタ 割り込み要因レジスタ Address EAh bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 STSCHG/ IREQ Card Power CARD RDY BAT BAT RI CHG Good DETECT CHG WARN DEAD Bit 初期値 Name 説明 6 0 STSCHG/ RI 5 0 IREQ CHG 4 0 Card Power Good I/O カードモード時に CBVD1_STSCHG 端子が 1->0 の変化で 1 がセットされます メモリカードモード時は常に 0 I/O カードモード時に CRDY_BUY_IREQ 端子が 1->0 の変化で 1 がセットされます メモリカードモード時は常に 0 CARD_PW_GOOD 端子が 1->0 変化で 1 がセットされます (VCC5,3 端子が 電源供給要求状態で CARD_PW_GOOD 端子が High -> LOW になった場合に要因をセット ) 3 0 CARD DETECT -CCD2,1 端子の変化により 1 がセットされます -CCD2,1 が 00 の状態からどちらかの端子が 1 に変化した場合 -CCD2,1 が共に 00 になった場合 2 0 RDY CHG メモリカードモード時に CRDY_BUY_IREQ 端子が 0->1 の変化で 1 がセットされます I/O カードモード時は常に BAT WARN メモリカードモード時に CBVD1_STSCHG,CBVD2_SPKR 端子が 10 で 1 がセットされます I/O カードモード時は常に BAT DEAD メモリカードモード時に CBVD1_STSCHG 端子が 0 で 1 がセットされます I/O カードモード時は常に 0 注 ) このレジスタの内容は 本レジスタのリードにより自動的にクリア ( 初期値 ) されます 本 LSI にクロックが供給されていない場合は 要因変化が発生してもステータスは セットされません -20-

22 4.2.5 割り込み制御レジスタ 1/2 割り込み制御レジスタ 1 Address ECh bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 PULSE CARD RING SYS IRQ IRQ IRQ bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 MANAGEMENT CPGOOD DETECT RDY BAT WAR BAT DE IRQ ENABLE ENABLE ENABLE ENABLE ENABLE 00 Bit 初期値 Name 説明 14 0 PULSE SYS IRQ SIRQn 端子の出力方法を決定します 設定可能な割り込み要因は カードの状態変化割り込み に有効です その他の割り込み要因は 設定できません 0: レベル割り込み 1: エッジ割り込み CARD IRQ RING IRQ カードからの割り込み要求(IREQ) を SIRQ3-0 端子にステアリングします ただし I/O カードモード時に有効 0XX: ディセーブル 100:SIRQ0にカードからの割り込み要求を出力 101:SIRQ1にカードからの割り込み要求を出力 110:SIRQ2にカードからの割り込み要求を出力 111:SIRQ3にカードからの割り込み要求を出力 カードからのステータスチェンジを SIRQ3-0 端子にステアリングします ただし I/O カードモード時に有効 0XX: ディセーブル 100:SIRQ0にカードからの割り込み要求を出力 101:SIRQ1にカードからの割り込み要求を出力 110:SIRQ2にカードからの割り込み要求を出力 111:SIRQ3にカードからの割り込み要求を出力 -21-

23 4.2.5 割り込み制御レジスタ 2/2 Bit 初期値 Name 説明 MANAGE MENT IRQ カードの状態変化を SIRQ-3-0 端子にステアリングします 0XX: ディセーブル 100:SIRQ0にカードの状態変化割り込み要求を出力 101:SIRQ1にカードの状態変化割り込み要求を出力 110:SIRQ2にカードの状態変化割り込み要求を出力 111:SIRQ3にカードの状態変化割り込み要求を出力 4 0 CPGOOD ENABLE 3 0 DETECT ENABLE 2 0 RDY ENABLE カード電源変化による割り込みを有効にします 0: ディセーブル ( 要因ステータスと割り込み信号をマスク ) 1: イネーブル カードの挿抜割り込みを有効にします 0: ディセーブル ( 要因ステータスと割り込み信号をマスク ) 1: イネーブル CRDY_BSY_IREQ 端子の割り込みを有効にします 0: ディセーブル ( 要因ステータスと割り込み信号をマスク ) 1: イネーブル I/O カードモード時は無視され 割り込みは発生しません 1 0 BAT WAR バッテリワーニング割り込みを有効にします ENABLE 0: ディセーブル ( 要因ステータスと割り込み信号をマスク ) 1: イネーブル I/O カードモード時は無視され 割り込みは発生しません 0 0 BAT DE ENABLE バッテリデッド割り込みを有効にします 0: ディセーブル ( 要因ステータスと割り込み信号をマスク ) 1: イネーブル I/O カードモード時は無視され 割り込みは発生しません Management IRQ は 割り込み要因レジスタ bit4-0 の要因による割り込み出力を設定します -22-

24 4.2.6 カード電源制御レジスタ 1/2 カード電源制御レジスタ Address EEh bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 CardPower CARD POWER Mask RESET DOWN bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 SUSPEND CARD AUTO VCC VCC5V VCC3V VPP1 VPP0 ENABLE POWER POWER Bit 初期値 Name 説明 10 0 Card CARD_PW_GOOD 端子をマスクします 9 0 Power Mask CARD RESET 8 0 POWER Down 0: イネーブル 1: マスク (CARD_PW_GOOD 入力信号を High 固定にします ) カードのリセット信号を制御します 0: カードリセットアサート 1: カードリセットネゲートカード抜去時は クリア ( 初期値 ) されます 消費電力を最少にします 0: 通常モード 1: パワーダウンモード ( 内部レジスタの状態は保持されます ) 1 カードへの電源供給を停止します 2 カード側出力ポートをディセーブルになります 3 内部クロックを停止し 全機能動作を停止します ただし 電源制御レジスタへのアクセスは可能です注 ) パワーダウンモードに移行した場合 カード内部のコンフィギュレーション値は失われます 7 0 SUSPEND 0: 通常モード 1: サスペンドモード ( カード出力ポート, カード電源制御はサスペンドモードへの移行前の状態が保持されます ) 1 内部クロックを停止し全機能動作を停止します ただし 電源制御レジスタへのアクセスは可能です 2 IREQ,STSCHG 信号をシステムに ステアリングする事は可能です -23-

25 4.2.6 カード電源制御レジスタ 2/2 Bit 初期値 Name 説明 6 0 CARD カードへの出力信号と入力信号を制御します ENABLE 5 0 AUTO 4 0 POWER VCC POWER 0: 出力 =Hi-z, 入力 = 内部レベル固定 1: 出力 = 出力, 入力 = 内部レベル固定解除カード抜去時は クリア ( 初期値 ) されます カードの挿抜検出により自動的に電源制御端子を制御します 0: カード挿抜検出を無視し設定値 (bit3-0) を出力 1: カードの挿抜検出で設定値 (bit3-0) 出力を制御注 1)bit4: Vcc Power が 1 に設定されている場合にカードの挿抜により設定値を出力します 注 2)CARD_PW_GOOD 端子機能を使用していない場合は挿入検出による自動電源制御機能は使用しないで下さい カード電源のON/OFFを設定します 0:OFF 1: 設定値 (bit3-0) を出力注 )Auto Power が設定されている場合は カードが挿入されている場合に設定値を出力します 3 0 VCC5V -CVCC5 端子の出力値を設定する -CVCC5 端子には 設定値の反転が出力されます 0:-CVCC5=1 1:-CVCC5=0 2 0 VCC3V -CVCC3 端子の出力値を設定する -CVCC3 端子には 設定値の反転が出力されます 0:-CVCC3=1 1:-CVCC3=0 1 0 VPP1 CVPP1 端子の出力値を設定する 0:CVPP1=0 1:CVPP1=1 0 0 VPP0 CVPP0 端子の出力値を設定する 0:CVPP0=0 1:CVPP0=1-24-

26 4.2.7 メモリウィンドウ 0 コントロールレジスタ 1 メモリウィンドウ 0 コントロールレジスタ 1 Address F0h bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 WIN WIDTH4 WIDTH3 WIDTH2 WIDTH1 WIDTH0 HOLD1 HOLD0 EN R/W - 1 R/W - 1 R/W - 1 R/W - 1 R/W - 1 R/W - 1 R/W - 1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 SETUP1 SETUP0 SA25 SA24 SA23 SA22 SA21 SA20 R/W - 1 R/W - 1 Bit 初期値 Name 説明 WINEN ウィンドウをイネーブルにします : ディセーブル 1: イネーブル カード抜去時は クリア ( 初期値 ) されます WIDTH コマンドパルス幅時間をクロック単位で設定します (WIDTH 値 + 2) CARD_CLK 周期 + CARD_CLK 周期 = WIDTH 時間 HOLD カードアドレス対コマンド立ち下がり時間をクロック単位で 設定します HOLD 値 CARD_CLK 周期 + CARD_CLK 周期 = HOLD 時間 SETUP コマンド立ち上がり対カードアドレス時間をクロック単位で 設定します SETUP 値 CARD_CLK 周期 + CARD_CLK 周期 = SETUP 時間 SA25-20 ウィンドウスタートアドレスセットシステムメモリ空間の1MB 境界アドレスを設定します その他のウィンドウと設定メモリ空間が重なった場合誤動作を しますので注意して下さい -25-

27 4.2.8 メモリウィンドウ 1 コントロールレジスタ 1 メモリウィンドウ 1 コントロールレジスタ 1 Address F2h bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 WIN WIDTH4 WIDTH3 WIDTH2 WIDTH1 WIDTH0 HOLD1 HOLD0 EN R/W - 1 R/W - 1 R/W - 1 R/W - 1 R/W - 1 R/W - 1 R/W - 1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 SETUP1 SETUP0 SA25 SA24 SA23 SA22 SA21 SA20 R/W - 1 R/W - 1 Bit 初期値 Name 説明 WINEN ウィンドウをイネーブルにします : ディセーブル 1: イネーブル カード抜去時は クリア ( 初期値 ) されます WIDTH コマンドパルス幅時間をクロック単位で設定します (WIDTH 値 + 2) CARD_CLK 周期 + CARD_CLK 周期 = WIDTH 時間 HOLD カードアドレス対コマンド立ち下がり時間をクロック単位で 設定します HOLD 値 CARD_CLK 周期 + CARD_CLK 周期 = HOLD 時間 SETUP コマンド立ち上がり対カードアドレス時間をクロック単位で 設定します SETUP 値 CARD_CLK 周期 + CARD_CLK 周期 = SETUP 時間 SA25-20 ウィンドウスタートアドレスセットシステムメモリ空間の1MB 境界アドレスを設定します その他のウィンドウと設定メモリ空間が重なった場合誤動作を しますので注意して下さい -26-

28 4.2.9 I/O ウィンドウコントロールレジスタ 1 I/O ウィンドウコントロールレジスタ 1 Address F4h bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 WIN WIDTH4 WIDTH3 WIDTH2 WIDTH1 WIDTH0 HOLD1 HOLD0 EN R/W - 1 R/W - 1 R/W - 1 R/W - 1 R/W - 1 R/W - 1 R/W - 1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 SETUP1 SETUP0 SA25 SA24 SA23 SA22 SA21 SA20 R/W - 1 R/W - 1 Bit 初期値 Name 説明 WINEN ウィンドウをイネーブルにします : ディセーブル 1: イネーブル カード抜去時は クリア ( 初期値 ) されます WIDTH コマンドパルス幅時間をクロック単位で設定します (WIDTH 値 + 2) CARD_CLK 周期 + CARD_CLK 周期 = WIDTH 時間 HOLD カードアドレス対コマンド立ち下がり時間をクロック単位で 設定します HOLD 値 CARD_CLK 周期 + CARD_CLK 周期 = HOLD 時間 SETUP コマンド立ち上がり対カードアドレス時間をクロック単位で 設定します (SETUP 値 + 1) CARD_CLK 周期 + CARD_CLK 周期 = SETUP 時間 SA25-20 ウィンドウスタートアドレスセットシステムメモリ空間の1MB 境界アドレスを設定します その他のウィンドウと設定メモリ空間が重なった場合誤動作を しますので注意して下さい -27-

29 メモリウィンドウ 0 コントロールレジスタ 2 メモリウィンドウ 0 コントロールレジスタ 2 Address F6h bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 SWAP Write SIZE REG Pro bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 CA25 CA24 CA23 CA22 CA21 CA20 CA19 CA18 Bit 初期値 Name 説 明 11 0 SWAP カードへの 16bit ワードアクセス時のデータスワップを制御します 0:SWAPあり 1:SWAP 無し * 詳細は 7.13 データ変換一覧表 を参照して下さい 10 0 Write Pro ウィンドウに対するライトアクセスを許可します 0: ライト許可 1: ライト不可 ( カードへのライトサイクルは発生しません ) 9 0 SIZE カードアクセス時のカード側基本データバス幅を設定します 0: 8bit 1:16bit 8 0 REG -CREG 端子出力信号を設定します 0:-CREG=0( アトリビュートメモリ )1:-CREG=1( コモンメモリ ) CA25-18 カードアドレスセット カードへ出力する上位アドレスを決定します 下位アドレスは システム側アドレスがそのまま出力されます -28-

30 メモリウィンドウ 1 コントロールレジスタ 2 メモリウィンドウ 1 コントロールレジスタ 2 Address F8h bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 SWAP Write SIZE REG Pro bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 CA25 CA24 CA23 CA22 CA21 CA20 CA19 CA18 Bit 初期値 Name 説 明 11 0 SWAP カードへの 16bit ワードアクセス時のデータスワップを制御します 0:SWAPあり 1:SWAP 無し * 詳細は 7.13 データ変換一覧表 を参照して下さい 10 0 Write Pro ウィンドウに対するライトアクセスを許可します 0: ライト許可 1: ライト不可 ( カードへのライトサイクルは発生しません ) 9 0 SIZE カードアクセス時のカード側基本データバス幅を設定します 0: 8bit 1:16bit 8 0 REG -CREG 端子出力信号を設定します 0:-CREG=0( アトリビュートメモリ )1:-CREG=1( コモンメモリ ) CA25-18 カードアドレスセット カードへ出力する上位アドレスを決定します 下位アドレスは システム側アドレスがそのまま出力されます -29-

31 I/O ウィンドウコントロールレジスタ 2 I/O ウィンドウコントロールレジスタ 2 Address FAh bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 SWAP Write SIZE AUTO Pro SIZE bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 CA25 CA24 CA23 CA22 CA21 CA20 CA19 CA18 Bit 初期値 Name 説 明 11 0 SWAP カードへの 16bit ワードアクセス時のデータスワップを制御します 0:SWAPあり 1:SWAP 無し * 詳細は 7.13 データ変換一覧表 を参照して下さい 10 0 Write Pro ウィンドウに対するライトアクセスを許可します 0: ライト許可 1: ライト不可 ( カードへのライトサイクルは発生しません ) 9 0 SIZE カードアクセス時のカード側基本データバス幅を設定します 0: 8bit 1:16bit 8 0 Auto Size CWP_XIOIS16 信号によりデータバスサイズを決定します 0:bit9 - Size によりカードデータバス幅を決定します 1: カードからの XIOIS16 でカードデータバスを決定します CA25-18 カードアドレスセット カードへ出力する上位アドレスを決定します 下位アドレスは システム側アドレスがそのまま出力されます -30-

32 カードコントロールレジスタ カードコントロールレジスタ Address FCh bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 CARD IS LED SPKR INPACK I/O ENABLE ENABLE ENABE Bit 初期値 Name 説明 3 0 CARD IS I/O 2 0 LED ENABLE 1 0 SPKR ENABLE 0 0 INPACK ENABE カードモードを選択します 0: メモリカード I/F 1:I/O カード I/F & メモリカード I/F 注 )I/Oカードモードに設定した場合 メモリカードI/Fで使用する信号の一部がリプレスされます LED_OUT 端子をイネーブルにします 0:LED_OUT 端子ディセーブル 1:CBVD2_SPKR 信号を LED_OUT 端子に出力しますメモリーカード時は無効ですカード抜去時は クリア ( 初期値 ) されます SPKR_OUT 端子をイネーブルにします 0:SPKR 端子ディセーブル 1:CBVD2_SPKR 信号を SPKR_OUT 端子に出力しますメモリカード時は無効ですカード抜去時は クリア ( 初期値 ) されます -CINPACK 信号の有効無効を設定します 0:-CINPACK 信号無視 1:-CINPACK 信号有効 -31-

33 PCIC 情報レジスタ PCIC 情報レジスタ Address FEh bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 ascll1_7 ascll1_6 ascll1_5 ascll1_4 ascll1_3 ascll1_2 ascll1_1 ascll1_0 R - 1 R - 1 R - 1 R - 1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 ascll2_7 ascll2_6 ascll2_5 ascll2_4 ascll2_3 ascll2_2 ascll2_1 ascll2_0 R - 1 R - 1 R 1 R - 1 Bit 初期値 Name 説明 h ascll word1 アスキーコード 1 ワード目 S h ascll word2 アスキーコード 2 ワード目 3-32-

34 5 モード設定 5.1 概要 本 LSI は SH2,3 と SH4 のバスサイクルをサポートするため以下の2つのモードと Chip No 設定機能を搭載しました この機能は モードレジスタ E4h を設定する事により使用可能になります 1 -WAIT/-RDY 信号機能の選択 2 最大周波数 66Mhz への対応 3 Chip No の設定機能 ( ソフトウエア用 ) 5.2 モードレジスタ設定方法 モードレジスタは その他のレジスタとは異なり特殊な意味を持っています このため以下の手順により確実に設定する必要があります 1 システムリセット後 本 LSI への最初のアクセス前までに本 LSI が接続されている CS 空間のソフトウエアウエイト数を 2 以上 (33Mhz 以下時 ) 又は3 以上 (66Mhz 以下時 ) に設定して下さい 2 モードレジスタの設定が必要な場合本 LSI への最初のアクセスがモードレジスタへのライトアクセスである必要があります 任意の設定値をモードレジスタにライトして下さい モードレジスタへのライト後 動作上の制約はありません モードレジスタの設定が不必要な場合動作上の制約はありません 3 モードレジスタの設定は ハードウエアリセット後以外に変更しないで下さい 変更した場合 誤動作の原因になりますのでご注意下さい -33-

35 5.3 機能説明 WAIT/-RDY 信号機能選択 モードレジスタの Bit5:MODE SH4 の設定値と -WAIT/-RDY 端子の関係を図 に示します -WAIT/-RDY 端子は3ステート出力となっています モードレジスタ Bit5:MODE SH4 の設定により Hi-Z からの遷移状態を決定することができます この設定により SH2,3 の -WAIT 信号機能か SH4 の -RDY 信号機能を選択する事が可能です MODE SH4 タイミング波形図 ハードウエア接続例 MR-SHPC-01 V2 0 ( 初期値 ) CKIO -WAIT -WAIT MR-SHPC-01 V2 1 CKIO -RDY -RDY 図 WAIT/-RDY 端子動作 -34-

36 5.3.2 カードアクセス基準クロック (CARD_CLK) の選択 モードレジスタの Bit4:MODE66 の設定値によりカードアクセス基準クロック (CARD_CLK) を選択する事ができます 主にこの機能は クロック入力最大周波数が 33Mhz を越える場合に必ず設定します 以下にモードレジスタ Bit4:MODE66 の設定値とカードアクセス基準クロック (CARD_CLK) の関係を図 に示します MODE66 タイミング波形図 0 ( 初期値 ) CKIO CARD_CLK 1 CKIO CARD_CLK 図 CARD_CLK 基本動作図 以後 モードレジスタ Bit4:MODE66 が 0 の場合 MODE0 とし 1 の場合 MODE1 とします Chip No Rgister モードレジスタの Bit3-Bit0 に Chip No 設定します 本 LSI が 2 個以上搭載されるシステムに置いてソフトウエアによる本 LSI の識別を補助する為のレジスタです ソフトウエアで本 Bit を使用しない場合は 初期値のままでご使用下さい ( 任意の値を設定しても動作上問題はありません ) -35-

37 Register 32Byte 文書番号 Rev システムメモリ空間 6.1 レジスタ空間 機能 本 LSI は 図 6.1 に示すようにレジスタ空間をシステムのメモリ空間の 4MB 境界に自由にマッピングする事ができます レジスタ空間のマッピングには RA25-22 入力端子を設定する事により設定されたシステムアドレス境界の上位空間にレジスタ空間がマッピングされます レジスタ空間は 16Bit 固定データのため必ず 16Bit 幅で Read/Write を実行して下さい レジスタ空間は 32Byte の空間が存在します レジスタ空間マッピング例 RA25-22を 0000 に設定した場合のレジスタ空間アドレスは以下のようになります マッピング位置 (4MB 境界 )SA25-22 SA25-22 = RA25-22 = 0h レジスタアドレス空間 SA21-0 SA21-0 = 3FFFE0h~3FFFFFh レジスタ空間アドレスは マッピング位置とレジスタアドレスを合成した値 SA25-0 = 03FFFE0h~03FFFFFh になります システムメモリ空間 MSB 4MB 境界 4MB 境界 4MB 境界 4MB 境界 LSB Register Start Address 4MB - 31B (Register 空間 - 1) 0B 図 6.1 レジスタアクセス空間メモリマップ システムアト レス上位 RA25-RA22 を外部入力ヒ ンで設定する事により 指定された 4MB 空間の上位空間にレシ スタ空間をマッヒ ンク する事が可能 -36-

38 Memory 1MB 文書番号 Rev メモリ,I/O 空間 機能 本 LSI は 図 6.2 に示すようにメモリウィンドウ空間と I/Oウィンドウ空間をシステムのメモリ空間の1MB 境界に自由にマッピングする事ができます 各ウィンドウ空間は レジスタのスタートアドレスを設定する事によりシステムのメモリ空間に1MBにウィンドウを自動的に開きます システムメモリ空間 MSB 1MB 境界 1MB 境界 1MB 境界 1MB 境界 1MB 境界 1MB 境界 I/O 1MB 2 システムアト レスの SA25-SA20 をレシ スタに設定する事により システムメモリ空間の 1MB 境界へマッヒ ンク が可能 LSB 図 6.2 メモリ I/O アクセス空間メモリマップ -37-

39 6.3 ウィンドウ空間 機能 各ウィンドウは 図 6.3 に示すように4つの空間に区別され各空間のサイズは256KBになっています この4つの空間は リード アクセス時とライト アクセス時で動作が異なって来ます ライト アクセス カードへのライトアクセス時は 各空間共に同一空間として扱われます ライトアクセスでは 256KBの空間がライト空間となりどの Write 空間 0~3にライトアクセスを実行しても カードライトアクセスの結果は同じになります この機能は リード アクセスとライト アクセスを交互に行うような場合システムアドレスの移動を 最小限に押さえる事ができます MSB 256KB Write 空間 3 256KB Write 空間 2 1MB Card 256KB 空間 256KB Write 空間 1 256KB Write 空間 0 LSB 図 各ウィンドウ空間マップ -38-

40 6.3.3 リード アクセス Dummy 空間 と Real 空間 は 内蔵されているリードバッファを使用する為の空間です リードバッファを使用しない場合は Real 空間 を使用したリード アクセスを行うことでカードデータをリードする事が可能です SH シリーズでは リード時に要求データサイズを識別する事ができません このため 図 に示すように Byte 空間と Word 空間を設け アクセスされた空間により要求リードデータサイズを識別します 以下にリード アクセス時の各空間機能を説明します Dummy Byte 空間カードの Even,Odd Byte Read Data を Read Buffer に先読みさせる空間です Dummy Word 空間カードの Word Read Data を Read Buffer に先読みさせる空間です Real Byte 空間カードの Even,Odd Byte Read Data を直接リードするための空間です Read Buffer で先読みさせたデータもこの空間でリードします Real Word 空間カードの Word Read Data を直接リードするための空間です Read Buffer で先読みさせたデータもこの空間でリードします MSB 256KB Dummy Byte 空間 256KB Dummy Word 空間 1MB Card 256KB 空間 256KB Real Byte 空間 256KB Real Word 空間 LSB 図 各ウィンドウ空間マップ -39-

41 7. 機能 動作 7.1 SH CPU I/F 概要本 LSI の基本アクセスサイクルは 4 CKIO と 5 CKIO で構成されます (MODE0=4 CKIO,MODE1=5 CKIO) また サイクルを延長するため本 LSI は -WAIT/-RDY 信号をアサートします MODE0 基本 4 CKIO サイクル (No WAIT) 1 TW1 Cycle の立ち上がりクロック により -BS 信号を検出し システムサイクルの開始を検知します 2 TW2 Cycle の立ち上がりクロック により Address,Command, Data を検出し 本 LSI の動作を決定します 3 TW2 Cycle の立ち下がりクロック により Read Data の出力を開始します 4 -SRD のネゲートにより Read Data 出力を Hi-Z にします 以下に MODE0 基本 4 CKIO サイクル (No WAIT) 波形図を示します CKIO T1 TW1 TW2 T SA25-0 -CS -BS -SWE1,0 -SRD -WAIT/-RDY Write Data Hi-Z Read Data 図 基本サイクル 1 波形図 (NO WAIT) -40-

42 7.1.3 MODE1 基本 5 CKIO サイクル (No WAIT) 1 TW1 Cycle の立ち上がりクロック により -BS 信号を検出し システムサイクルの開始を検知します 2 TW3 Cycle の立ち上がりクロック により Address,Command, Data を検出し 本 LSI の動作を決定します 3 TW3 Cycle の立ち下がりクロック により Read Data の出力を開始します 4 -SRD のネゲートにより Read Data 出力を Hi-Z にします 以下に MODE1 基本 5 CKIO(No WAIT) サイクル波形図を示します CKIO T1 TW1 TW2 TW3 T SA25-0 -CS -BS -SWE1,0 -SRD -WAIT/-RDY Write Data Hi-Z Read Data 図 基本サイクル 2 波形図 (NO WAIT) -41-

43 7.1.4 MODE0 基本 4 CKIO サイクル (1WAIT) 1 TW1 Cycle の立ち上がりクロック により -BS 信号を検出し システムサイクルの開始を検知します 2 TW2 Cycle の立ち上がりクロック により Address,Command, Data を検出し 本 LSI の動作を決定します このタイミングで -WAIT/-RDY 信号をアサートします 3 TWn *1 Cycle の立ち上がりクロック により -WAIT/-RDY 信号をネゲートします *1 TWn Cycle は -WAIT/-RDY により挿入された延長サイクルです 4 TWn *1 Cycle の立ち下がりクロック により Read Data の出力を開始します 5 T2 Cycle の立ち上がりクロック により -WAIT/-RDY 信号を Hi-Z にします 6 -SRD のネゲートにより Read Data 出力を Hi-Z にします 以下に MODE0 基本 4 CKIO サイクル波形図を示します CKIO T1 TW1 TW2 Twn T SA25-0 -CS -BS -SWE1,0 -SRD -WAIT/-RDY Hi-Z Hi-Z -WAIT/-RDY Hi-Z Hi-Z Write Data Read Data 図 基本サイクル 3 波形図 (1WAIT) -42-

44 7.1.5 MODE1 基本 5 CKIO サイクル (1WAIT) 1 TW1 Cycle の立ち上がりクロック により -BS 信号を検出し システムサイクルの開始を検知します 2 TW3 Cycle の立ち上がりクロック により Address,Command, Data を検出し 本 LSI の動作を決定します このタイミングで -WAIT/-RDY 信号をアサートします 3 TWn *1 Cycle の立ち上がりクロック により -WAIT/-RDY 信号をネゲートします *1 TWn Cycle は -WAIT/-RDY により挿入された延長サイクルです 4 TWn *1 Cycle の立ち下がりクロック により Read Data の出力を開始します 5 T2 Cycle の立ち上がりクロック により -WAIT/-RDY 信号を Hi-Z にします 6 -SRD のネゲートにより Read Data 出力を Hi-Z にします 以下に MODE1 基本 5 CKIO サイクル波形図を示します CKIO T1 TW1 TW2 TW3 Twn T SA25-0 -CS -BS -SWE1,0 -SRD -WAIT/-RDY Hi-Z Hi-Z -WAIT/-RDY Hi-Z Hi-Z Write Data Read Data 図 基本サイクル 4 波形図 (1WAIT) -43-

45 7.2 レジスタ機能 概要本 LSI は内蔵機能を制御するためのレジスタを内蔵しています 内蔵レジスタへの Read/Write は 16bit ワードアクセス固定になっています バックグランドでカードサイクルを実行している場合もレジスタへの Read/Write 動作は可能です ( モードレジスタを除く ) レジスタアクセス時は -WAIT/-RDY をアサートしません レジスタ構造 図 に示すように1 段の Register Write Buffer と 1 段の Real Register で構成されています ( モードレジスタを除く ) カードサイクル実行中の Write アクセスは一旦データを Buffer に貯えておき カードサイクル終了後に Real Register にデータをシフトします この構造により カードアクセス中にレジスタの設定値が変更されなくなり実行中カードサイクルとレジスタ設定値の不整合が発生しなくなります リードデータは常に Real Register の設定値がリードされます カードサイクル発生中にレジスタライトリードを実行した場合は ライトデータとリードデータが異なる場合が有ります カード電源制御レジスタ Bit9:CARD RESET は 例外としてカードサイクル実行の有無にかかわらず 常に Real Register に Write されます これにより カードがどのような状態であってもリセットをかけることが可能です SD15-0(Input) Buffer Data Register Data Register Read Data Register Real Data Register Write Write Buffer Register Selector PC Card I/F Ready CKIO 図 レジスタ構造図 -44-

46 7.3 リードバッファ 概要 本 LSI はシステムバスとのパフォーマンスを向上させるため 1 段のリードバッファを内蔵しています この機能は 各ウィンドウの Dummy(Word,Byte) 空間をリードアクセスする事によりカードデータを本 LSI に貯える事ができます Dummy(Word,Byte) 空間へのアクセスは No WAIT で動作します ただし すでにカードサイクルが発生している場合はこの限りでは有りません また Dummy(Word,Byte) 空間にリードアクセスした場合は システムにリードデータを返送しません ( 図 ) Dummy(Word,Byte) 空間をリードアクセスした事により リードバッファに貯えられたデータは Dummy(Word,Byte) 空間をリードした時と同じ条件で Real(Word,Byte) 空間をリードアクセスする事によりリードバッファのデータをリードする事ができます *1 ( 図 ) *1: この状態を HIT とします System System Dummy Read Access MR-SHPC-01 V2 Card Read Access PC Card System Read Data Card Read Data Read Buffer 図 Dummy Read 動作概略図 System System Real Read Access MR-SHPC-01 V2 Card Read Access PC Card System Read Data HIT Read Buffer 図 Real Read 動作概略図 -45-

47 7.3.2 リードバッファ動作 図 にリードバッファ機能の動作フロチャートを示します START Read/Write Write Write Hit No Read Yes Dummy/Real Dummy Card Data Data Invalid Real Data Valid Buffer Data Data Valid Data Invalid Card Out Read Hit No Yes Read Buffer Data Latch Card Data Latch Buffer Data Change Buffer Data Clear Quit 図 動作フロチャート 図 のフロチャートでは システムからのアクセスに対しリードバッファの状態を判断し リードデータの制御とリードバッファデータの管理を行っています リードバッファは Dummy 空間へのリードアクセスによりデータを保持し Real 空間をリードする事により リードバッファのデータがリードできます リードバッファデータの整合性を保つため リードバッファのデータと同じ領域へのカードライト動作が発生した場合 リードバッファのデータをクリアします カードが抜去された場合 リードバッファデータはクリアされます -46-

48 7.3.3 リードバッファ Hit 条件 リードバッファの Real Read Access 時と Write Access 時の Hit 条件を 図 と図 に示します Read Buffer Condition System Access Condition I/O or Memory Access (1bit) CA25-0 (26bit) SWAP (1bit) REG (1bit) 16bit Access (1bit) 8bit Access (1bit) I/O or Memory Access (1bit) CA25-0 (26bit) SWAP (1bit) REG (1bit) 16bit Access (1bit) 8bit Access (1bit) HIT Buffer Data = VALID (1bit) 図 リアルリードアクセスの Hit 決定比較データ Read Buffer Condition System Access Condition I/O or Memory Access (1bit) CA25-1 (25bit) REG (1bit) I/O or Memory Access (1bit) CA25-1 (25bit) REG (1bit) Write HIT Write Hit リードバッファのデータをクリアします 図 ライトアクセス時の Hit 決定比較データ -47-

49 7.4 割り込み 割り込み要求選択機能 割り込み制御レジスタの Bit13-5 の設定値と SIRQ3-0 の関係を表 に示します Card IRQ:Bit13,RING IRQ:Bit10,Management IRQ:Bit7 が全て 0 に設定されている場合は SIRQ3-0 がすべて Hi-Z になります 表 割り込みステアリング一覧表 1/3 X = High or Low 要因 3 要因 2 要因 1 割り込み出力端子 Card RING Management SIRQ3 SIRQ2 SIRQ1 SIRQ0 IRQ IRQ IRQ Bit13-11 Bit10-8 Bit7-5 0 X X 0 X X 0 X X Hi-Z Hi-Z Hi-Z Hi-Z X X 0 X X Hi-Z Hi-Z Hi-Z 要因 X X 0 X X Hi-Z Hi-Z 要因 3 Hi-Z X X 0 X X Hi-Z 要因 3 Hi-Z Hi-Z X X 0 X X 要因 3 Hi-Z Hi-Z Hi-Z 0 X X X X Hi-Z Hi-Z Hi-Z 要因 2 0 X X X X Hi-Z Hi-Z 要因 2 Hi-Z 0 X X X X Hi-Z 要因 2 Hi-Z Hi-Z 0 X X X X 要因 2 Hi-Z Hi-Z Hi-Z 0 X X 0 X X Hi-Z Hi-Z Hi-Z 要因 1 0 X X 0 X X Hi-Z Hi-Z 要因 1 Hi-Z 0 X X 0 X X Hi-Z 要因 1 Hi-Z Hi-Z 0 X X 0 X X 要因 1 Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z 要因 3&2&1 0 X X Hi-Z Hi-Z Hi-Z 要因 2& Hi-Z Hi-Z 要因 3 要因 2& Hi-Z 要因 3 Hi-Z 要因 2& 要因 3 Hi-Z Hi-Z 要因 2&1-48-

50 表 割り込みステアリング一覧表 2/3 1/3 X = High or Low 要因 3 要因 2 要因 1 割り込み出力端子 Card IRQ Bit13-11 RING IRQ Bit10-8 Management IRQ Bit7-5 SIRQ3 SIRQ2 SIRQ1 SIRQ0 0 X X Hi-Z Hi-Z 要因 2&1 Hi-Z Hi-Z Hi-Z 要因 2&1 要因 Hi-Z Hi-Z 要因 3&2&1 Hi-Z Hi-Z 要因 3 要因 2&1 Hi-Z 要因 3 Hi-Z 要因 2&1 Hi-Z 0 X X Hi-Z 要因 2&1 Hi-Z Hi-Z Hi-Z 要因 2&1 Hi-Z 要因 Hi-Z 要因 2&1 要因 3 Hi-Z Hi-Z 要因 3&2&1 Hi-Z Hi-Z 要因 3 要因 2&1 Hi-Z Hi-Z 0 X X 要因 2&1 Hi-Z Hi-Z Hi-Z 要因 2&1 Hi-Z Hi-Z 要因 要因 2&1 Hi-Z 要因 3 Hi-Z 要因 2&1 要因 3 Hi-Z Hi-Z 要因 3&2&1 Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z 要因 3&2& X X Hi-Z Hi-Z Hi-Z 要因 3& Hi-Z Hi-Z 要因 1 要因 3& Hi-Z 要因 1 Hi-Z 要因 3& 要因 1 Hi-Z Hi-Z 要因 3& X X Hi-Z Hi-Z 要因 3&2 Hi-Z Hi-Z Hi-Z 要因 3&2 要因 Hi-Z Hi-Z 要因 3&2&1 Hi-Z Hi-Z 要因 1 要因 3&2 Hi-Z 要因 1 Hi-Z 要因 3&2 Hi-Z X X Hi-Z 要因 3&2 Hi-Z Hi-Z Hi-Z 要因 3&2 Hi-Z 要因 Hi-Z 要因 3&2 要因 1 Hi-Z Hi-Z 要因 3&2&1 Hi-Z Hi-Z -49-

51 表 割り込みステアリング一覧表 3/3 X = High or Low 要因 3 要因 2 要因 1 割り込み出力端子 Card RING Management SIRQ3 SIRQ2 SIRQ1 SIRQ0 IRQ IRQ IRQ Bit13-11 Bit10-8 Bit 要因 1 要因 3&2 Hi-Z Hi-Z X X 要因 3&2 Hi-Z Hi-Z Hi-Z 要因 3&2 Hi-Z Hi-Z 要因 要因 3&2 Hi-Z 要因 1 Hi-Z 要因 3&2 要因 1 Hi-Z Hi-Z 要因 3&2&1 Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z Hi-Z 要因 3&2& X X Hi-Z Hi-Z Hi-Z 要因 3& Hi-Z Hi-Z 要因 2 要因 3& Hi-Z 要因 2 Hi-Z 要因 3& 要因 2 Hi-Z Hi-Z 要因 3& X X Hi-Z Hi-Z 要因 3&1 Hi-Z Hi-Z Hi-Z 要因 3&1 要因 Hi-Z Hi-Z 要因 3&2&1 Hi-Z Hi-Z 要因 2 要因 3&1 Hi-Z 要因 2 Hi-Z 要因 3&1 Hi-Z X X Hi-Z 要因 3&1 Hi-Z Hi-Z Hi-Z 要因 3&1 Hi-Z 要因 Hi-Z 要因 3&1 要因 2 Hi-Z Hi-Z 要因 3&2&1 Hi-Z Hi-Z 要因 2 要因 3&1 Hi-Z Hi-Z X X 要因 3&1 Hi-Z Hi-Z Hi-Z 要因 3&1 Hi-Z Hi-Z 要因 要因 3&1 Hi-Z 要因 2 Hi-Z 要因 3&1 要因 2 Hi-Z Hi-Z 要因 3&2&1 Hi-Z Hi-Z Hi-Z 注 ) 各要因を SIRQn に重ねて設定する場合は 必ず各要因の割り込みレベル (Pulse/Level) を 同じ設定にして下さい 異なった設定にし場合 割り込み要求がシステムに受け付けられない場合があります -50-

52 7.4.2 割り込み基本動作 カードの状態変化によるシステム割り込み要求発生基本動作を 図 に示します Card Status Change SIRQn (Pulse) SIRQn (Level) MODE0 : CKIO 4 MODE1 : CKIO 8 要因レジスタリード Pulse と Level の切り替えは 割り込み制御レジスタ1:Bit14 の設定により選択可能 図 カードの状態変化による割り込み発生 カードの IREQ によるシステム割り込み要求発生基本動作を図 に示します IREQ は そのまま SIRQn にステアリングされます IREQ SIRQn 図 IREQ による割り込み発生 カードの STSCHG によるシステム割り込み要求発生基本動作を図 に示します STSCHG 割り込みは そのまま SIRQn にステアリングされます STSCHG SIRQn 図 STSCHG による割り込み発生 -51-

53 以下の条件の場合に 本 LSI はカードの状態変化割り込みをステアリングする事ができません 1 本 LSI に クロック (CKIO) が供給されていない場合 2 カードが挿入されていない場合 ( カードの挿抜は除きます ) 3 カードが挿入されていて カード電源制御レジスタ が以下の設定値でない場合 ( 割り込み制御レジスタ1 は含みません ) Bit8 : Power Down = 0 Bit7 : Suspend = 0 Bit6 : Card Enable = 1 Bit4 : VCC Power = 1 Bit3 : VCC5V or Bit2 : VCC3V = 1 注 )CARD_PW_GOOD 端子が 1 である必要が有ります 以下の条件の場合に 本 LSI はカードの IREQ 割り込みをステアリングする事ができません 1 カードが挿入されていない場合 2 カードが挿入されていて カード電源制御レジスタ が以下の設定値でない場合 ( 割り込み制御レジスタ1 は含みません ) Bit8 : Power Down = 0 Bit6 : Card Enable = 1 Bit4 : VCC Power = 1 Bit3 : VCC5V or Bit2 : VCC3V = 1 注 )CARD_PW_GOOD 端子が 1 である必要が有ります 以下の条件の場合に 本 LSI はカードの STSCHG 割り込みをステアリングする事ができません 1 カードが挿入されていない場合 2 カードが挿入されていて カード電源制御レジスタ が以下の設定値でない場合 ( 割り込み制御レジスタ1 は含みません ) Bit8 : Power Down = 0 Bit6 : Card Enable = 1 Bit4 : VCC Power = 1 Bit3 : VCC5V or Bit2 : VCC3V = 1 注 )CARD_PW_GOOD 端子が 1 である必要が有ります -52-

54 SHシステムバス文書番号 Rev カード電源制御 概要本 LSI は 電源制御回路を制御するための制御端子を4 本搭載しています この4 本の制御端子は 内部レジスタを設定する事により自由に設定をする事ができます カードの電源監視用ピン CARD_PW_GOOD を搭載しています この監視用ピンは外部の電源電圧監視回路からのステータスを検出するための端子のため 直接電源電圧を監視する事はできません カード電源制御回路構成 本 LSI を含むカード電源制御構成を図 に示します カードの電源制御は 本 LSI の外部に電源制御回路を必要とします この電源制御回路により本 LSI カード I/F への電源供給とカードへの電源供給を制御します システムハ ス I/F SYSTEM VCC MR-SHPC-01 -CVCC3 -CVCC5 CVPP0 CVPP1 CARD_PW_GOOD PC カート ハ ス I/F CARD VCC Card SLOT +3.3V +5.0V +12V 電源制御回路 Vcc( +5.0 / +3.3 / 0 V) Vpp( +12/ +5.0/ +3.3/ 0V ) 図 カード電源制御概略図 -53-

55 7.5.3 カード電源制御 表 に 電源制御レジスタ の設定値と 電源制御端子との関係を示します 表 電源制御端子動作一覧表 電源制御レジスタ -CCD2 -CCD1 電源制御端子出力 bit8 bit5 bit4 Card In Power Down Auto Power VCC Power or -CVCC5 -CVCC3 CVPP1 CVPP0 Card Out 1 X X X Inactive high Inactive high Inactive low Inactive low 0 X 0 X Inactive high Inactive high Inactive low Inactive low X bit3:vcc5v bit2:vcc3v bit1:vpp1 bit0:vpp Card In bit3:vcc5v bit2:vcc3v bit1:vpp1 bit0:vpp Card Out Inactive high Inactive high Inactive low Inactive low 表 に電源監視端子と Power On Status との関係を示します 表 パワーオンステータス動作一覧表 電源制御 カード電源 電源制御端子 カードステータス レジスタ 監視端子 レジスタ bit10 CARD_PW_ bit6 CARD POWER MASK GOOD -CVCC5 -CVCC3 POWER ON X X Inactive high Inactive high Power Off = Inactive high Active low Power Off = Inactive high Active low Power On = Active low Inactive high Power Off = Active low Inactive high Power On = Active low Active low Power Off = Active low Active low Power On = Inactive high Active low Power On = Inactive high Active low Power On = Active low Inactive high Power On = Active low Inactive high Power On = Active low Active low Power On = Active low Active low Power On = 1-54-

56 7.5.4 CARD_PW_GOOD 端子条件 CARD_PW_GOOD 端子と CARD VCC との関係を図 , 図 に示します CARD_PW_GOOD 端子は High = Card Power On, Low = Card Power Off と判断します 図 , 図 に示す電源電圧を検出し CARD_PW_GOOD 端子にステータスを入力して下さい カード側電源電圧の監視ができない場合は CARD_PW_GOOD 端子は High 固定にして下さい CARD_PW_GOOD 端子を High 固定にした場合 Auto Power Mode 使用時にソフトウエアにより電源制御サポートが必要になります CARD VCC 4.5V or 3.0V CARD_PW_GOOD Min 0ns 図 カード電源電圧投入対 CARD_PW_GOOD 端子タイミング CARD VCC 4.5V or 3.0V CARD_PW_GOOD Min 0ns 図 カード電源電圧遮断対 CARD_PW_GOOD 端子タイミング -55-

57 7.6 省電力モード 概要 本 LSI は 3つの省電力モードを搭載しています 消費電力電力は 以下の順に低くなります Normal Mode > Card I/F Stop Mode > SUSPEND Mode > Power Down Mode 各省電力モードは 各機能ブロックへ供給されているクロックを機能ブロック毎に停止する事により 消費電力を抑えています SUSPEND Mode, Power Down Mode では 機能制約を受けます 各省電力モード共通で 省電力モードへ移行した場合の内部状態は省電力モード移行前の状態で保持されます ただし 停止していない機能はこの限りでは有りません 機能制約 表 に各省電力モード移行時の機能制約を示します 表 各モード移行時の機能制約一覧表 機 能 Card I/F Stop Mode SUSPEND Mode Power Down Mode カードサイクル変換 ( カードへのアクセス ) 不可能 不可能 不可能 カード状態変化割り込みステアリング 不可能 不可能 不可能 IREQ 割り込みステアリング 不可能 可能 不可能 STSCHG 割り込みステアリング 不可能 可能 不可能 割り込み要因セット 不可能 不可能 不可能 レジスタアクセス ( 電源制御レジスタ ) 可能 可能 可能 レジスタアクセス ( 割り込み要因レジスタ ) 可能 可能 不可能 レジスタアクセス ( その他レジスタ ) 可能 可能 不可能 カード電源制御 可能 可能 不可能 カード電源制御信号値 保持 保持 強制 OFF LED 点灯 可能 (SOFT) 可能 不可能 スピーカー出力 可能 (SOFT) 可能 不可能 ライトバッファ データ保持 データ保持 データ保持 リードバッファ データ保持 データ保持 データ保持 -56-

58 7.6.3 Card I/F Stop Mode Card I/F Stop Mode は 電源制御レジスタ bit6:card Enable の設定値を自動認識し Card I/F へのクロックを制御します 電源制御レジスタ bit6:card Enable が 0 に設定されることにより自動的に Card I/F Stop Mode へ移行し 1 を設定することにより Card I/F Stop Mode を解除します Card I/F Stop Mode は 自動で制御されているため Card I/F Stop Mode への移行や解除を任意に行うことは出来ません 図 に MODE0, 図 に MODE1 で使用した場合の 電源制御レジスタ bit6:card Enable とクロックとの関係を示します 電源制御レジスタ bit6:card Enable が Disable( bit6 = 0 ) に設定されている場合 Card I/F ブロックのクロックは発振しません このためカードへのアクセス要求が発生した場合本 LSI はシステムサイクルを最短 (CKIO 4 又は CKIO 5) で終了させ カードサイクルは発生しません ( システムサイクルは無効です ) CKIO -CARD_ENABLE CARD_CLK 図 MODE0 Card I/F Clock Stop Timing CKIO -CARD_ENABLE CARD_CLK 図 MODE1 Card I/F Clock Stop Timing -57-

59 7.6.4 SUSPEND Mode SUSPEND Mode は 電源制御レジスタ bit7:suspend に 1 を設定する事により SUSPEND Mode に移行します SUSPEND Mode では 各機能ブロックへのクロックを停止し消費電力を節約します 図 に MODE0, 図 に MODE1 で使用した場合の 電源制御レジスタ bit7:suspend とクロックとの関係を示します CKIO SUSPEND SH I/F CLK CARD_CLK 図 MODE0 SUSPEND Mode Clock Stop Timing CKIO SUSPEND SH I/F CLK CARD_CLK 図 MODE1 SUSPEND Mode Clock Stop Timing -58-

60 7.6.5 Power Down Mode Power Down Mode は 電源制御レジスタ bit8:power Down に 1 を設定する事により Power Down Mode に移行します Power Down Mode では 電源制御レジスタ へのアクセスを除くすべての機能と カード側の出力を Hi-Z にし消費電力を最少にします 図 に MODE0, 図 に MODE1 で使用した場合の 電源制御レジスタ bit8:power Down とクロックとの関係を示します Power Down Mode に移行した場合カードへの電源制御端子は Inactive 状態になり カード側の出力を Hi-Z にし入力信号レベルを内部回路で固定します カードへの電源供給がされなくなるためカードの設定内容は消滅します Power Down Mode からの復帰後は必ずカードを再設定して下さい ( 再設定は 設定可能なカードに限ります ) CKIO Power Down SH I/F CLK CARD_CLK 図 MODE0 Power Down Mode Clock Stop Timing CKIO SUSPEND SH I/F CLK CARD_CLK 図 MODE1 Power Down Mode Clock Stop Timing -59-

61 7.7 LED, スピーカー 概要 本 LSI はカードからの入力信号 CBVD2_SPKR を I/O カードモード時に SPKR_OUT, LED_OUT 出力端子に出力する事ができます また 内部レジスタを設定する事によりカードからの入力信号 CBVD2_SPKR とは無関係に SSPKR_OUT, SLED_OUT 出力端子に任意の値を出力する事が可能です LED LED_OUT 出力は Open-Drain 出力になっています このため直接 LED を接続する事が可能です LED_OUT 出力の制御は カードからの入力信号 CBVD2_SPKR とレジスタの設定値の2 種類から選択が可能です 表 に LED_OUT への信号選択を示します 表 LED_OUT 信号選択一覧表 カードコントロールレジスタオプションレジスタ CBVD2_SPKR LED_OUT bit3 bit2 bit0 bit2 Card is LED LED SOFT LED 入力レベル 出力レベル I/O Enable SELECT Data 0 X X X X Hi-Z 1 0 X X X Hi-Z X X 1 Hi-Z X X Hi-Z -60-

62 7.7.3 スピーカー SPKR_OUT 出力の制御は カードからの入力信号 CBVD2_SPKR とレジスタの設定値の2 種類から選択が可能です 表 に SPKR_OUT への信号選択を示します 表 SPKR_OUT 信号選択一覧表 カードコントロールレジスタオプションレジスタ CBVD2_SPKR SPKR_OUT bit3 bit1 bit1 bit3 Card is SPKR SPKR SOFT SPKR 入力レベル 出力レベル I/O Enable SELECT Data 0 X X X X Hi-Z 1 0 X X X Hi-Z X X X X TEST モード 概要 本 LSI の動作確認を容易にするために 内部回路状態のモニターができます このテストモードは TEST 入力端子を High に設定しオプションレジスタ bit11-8 を設定する事によりテストモードに移行します モード内容 表 にテストモード一覧表を示します 内部信号モニタモード1は モニター信号が出力される外部出力端子をシステムで使用していない場合は 通常動作と併用する事ができます 内部信号モニタモード2は 通常動作との併用はできません -61-

63 表 テストモード動作一覧表 TEST オプションレジスタ 内 容 端子 bit11 bit10 bit9 bit8 0 X X X X 通常動作 内部信号モニタモード1 SIRQ3 = 0: Read Buffer Hit 1:Read Buffer No Hit SIRQ2 = 0: Read Buffer Invalid 1:Read Buffer Valid SIRQ1 = 1: PCIC Start ( 0->1->0 Cycle Start ) SSPKR_OUT = 0: PCIC I/F Busy 1: PCIC I/F Ready 内部信号モニタモード2 内部メモリウィンドウ選択信号が CA24-0 に出力されます ( 選択信号は全て負論理です ) CA24 = Memory Window0 Word Real 空間選択信号 CA23 = Memory Window0 Byte Real 空間選択信号 CA22 = Memory Window0 Word Dummy 空間選択信号 CA21 = Memory Window0 Byte Dummy 空間選択信号 CA20 = Memory Window1 Word Real 空間選択信号 CA19 = Memory Window1 Byte Real 空間選択信号 CA18 = Memory Window1 Word Dummy 空間選択信号 CA17 = I/O Window Byte Dummy 空間選択信号 CA16 = I/O Window Word Real 空間選択信号 CA15 = I/O Window Byte Real 空間選択信号 CA14 = I/O Window Word Dummy 空間選択信号 CA13 = I/O Window Byte Dummy 空間選択信号 CA12 = オプションレジスタ空間選択信号 CA11 = カードステータスレジスタ空間選択信号 CA10 = 割り込み要因レジスタ空間選択信号 CA9 = 割り込み制御レジスタ空間選択信号 CA8 = カード電源制御レジスタ空間選択信号 CA7 = メモリウィンドウ0 コントロールレジスタ1 空間選択信号 CA6 = メモリウィンドウ 1 コントロールレジスタ1 空間選択信号 CA5 = I/O ウィンドウコントロールレジスタ2 空間選択信号 CA4 = メモリウィンドウ 0 コントロールレジスタ2 空間選択信号 CA3 = メモリウィンドウ 1 コントロールレジスタ2 空間選択信号 CA2 = I/O ウィンドウコントロールレジスタ2 空間選択信号 CA1 = カードコントロールレジスタ空間選択信号 CA0 = チップ情報レジスタ空間選択信号 予約 ( 通常モードです )

64 7.9 カード I/F 概要 本 LSI は カード I/F タイミングを任意に設定できる機能を内蔵しています この機能は 内蔵のレジスタを設定する事で各ウィンドウ毎にクロック単位で自由にカードアクセスタイミングの設定ができます 基本メモリサイクル メモリサイクルのタイミング調整は 図 の Setup, Width, Hold のタイミングが調整可能です このタイミング調整は 表 に示すレジスタの各ビットを設定しクロック単位で調整します 図 の1のタイミング (Width 設定値 +2 クロック目の立ち上がり ) でカードウエイトをサンプリングし 延長サイクル挿入の有無を決定します 図 の2のタイミング (Width 設定値 +3 クロック目の立ち上がり又は CardWait 解除後のクロックの立ち上がり ) でリードデータをラッチします 表 メモリタイミング調整レジスタ一覧表 レジスタ名 Setup Width Hold bit7 bit6 bit14 bit13 bit12 bit11 bit10 bit9 bit8 メモリウィンドウ 0 MAX MAX MAX コントロールレジスタ 1 CARD_CLK 4 CARD_CLK 32 CARD_CLK 4 メモリウィンドウ 1 MAX MAX MAX コントロールレジスタ 1 CARD_CLK 4 CARD_CLK 32 CARD_CLK 4 -CWAIT Sampling Read Data Latch CARD_CLK 1 2 CA25-0 -CCE2,1 -COE/-CWE_PGM Write Data setup width hold 図 メモリカード基本アクセスタイミング -63-

65 7.9.3 基本 I/O サイクル I/O サイクルのタイミング調整は 図 の Setup, Width, Hold のタイミングが調整可能です このタイミング調整は 表 に示すレジスタの各ビットを設定しクロック単位で調整します 図 の1のタイミング (Setup 設定値 +1 クロック目立ち上がりクロック ) で-IOIS16 をサンプリングし カードバスサイズを自動決定します (I/O ウィンドウコントロールレジスタ bit8 が 1 に設定されている場合に有効になります ) 図 の2のタイミング (Width 設定値 +1 クロック目立ち上がりクロック ) で-CINPACK をサンプリングし リードデータの有効 / 無効を決定します ( カードコントロールレジスタ bit0 が 1 に設定されている場合に有効になります ) 図 の3のタイミング (Width 設定値 +2 クロック目立ち上がりクロック ) でカードウエイトをサンプリングし 延長サイクル挿入の有無を決定します 図 の4のタイミング (Width 設定値 +3 クロック目立ち上がりクロック ) でリードデータをラッチします 表 I/O タイミング調整レジスタ一覧表 レジスタ名 Setup Width Hold bit7 bit6 bit14 bit13 bit12 bit11 bit10 bit9 bit8 I/O ウィンドウ MAX MAX MAX コントロールレジスタ 1 CARD_CLK 4 CARD_CLK 32 CARD_CLK 4-64-

66 -IOIS16 Sampling -CINPACK Sampling -CWAIT Sampling Read Data Latch CARD_CLK CA25-0 -CCE2 -CCE1 -CIORD/-CIOWR Write Data setup width hold 図 I/O カード基本アクセスタイミング -65-

67 7.10 カードアドレス変換 概要 本 LSI は カードへの基本アクセス空間 256KB を拡張するために内蔵レジスタによりカードへの上位アドレス CA25~CA18 を任意に設定する事ができます 図 にカードアドレス変換概略図を示します カードアドレスは レジスタにより設定された CA25-18 とシステムアドレス SA17-0 を合成して CA25-0 を作り出しています 図 は システムメモリ空間とカード空間のマッピング図です Register SA17-0 Register Data CA25-18 System Address SA17-0 CA25-0 図 カードアドレス変換概略図 カード空間 I/O 空間最大 64MB コモンメモリ空間最大 64MB システムメモリ空間最大 64MB 256KB アトリビュートメモリ空間最大 64MB 256KB 図 カード空間マッピング概略図 256KB 256 枚 -66-

68 機能 カードアドレス CA0 の決定は リードとライトで異なっています 表 に CA0 の決定条件一覧表を示します カードへのライトアクセス時の CA0 は -SWE1,2 により決定されリードアクセス時は システムアドレス SA0 がそのまま出力されます カードアドレス CA0 は Word to Byte 機能により決定される場合が有ります 詳細は 7.11 Word to Byte を参照して下さい 表 CA0 決定条件一覧表 ENDIAN -SWE1 -SWE0 -SRD SA0 CA0 備考 X 0 Bus Size により異なります * X X X 0 Bus Size により異なります * X X 0 - X アクセス空間により異なります *1 X *1:Word to Byte 機能により CA0 は 変更されます -67-

69 7.11 Word to Byte 機能 概要 システムデータバス幅とカードデータバス幅を自動調整する機能を内蔵しています この機能は メモリカードへのアクセスと I/O カードへのアクセスで動作が異なります MODE1の場合は使用出来ません メモリカード Word to Byte 動作 表 にメモリカード時の Word to Byte を示します Word to Byte 機能は カードデータバスサイズが 8bit 幅で カードへのアクセス要求が 16bit 幅の場合に自動的に 8bit カードサイクルを 2 回発生させます このときカードアドレス CA0 は EVEN(0) -> ODD(1) と変化します 表 メモリカードアクセス Word to Byte 動作一覧表 -SWE1 -SWE0 -SRD 空間 Window Size *1 SA0 CA0 Cycle Word to Byte all 8bit X 0 1st ON 1 2nd all 16bit X 0 1st OFF Word 8bit X 0 1st ON 1 2nd Word 16bit X 0 1st OFF *1 メモリウィンドウ 1,0 コントロールレジスタ-bit9:Size 1st 8bit Card Access 2nd 8bit Card Access CA25-0 Even ( CA0 = 0 ) Odd ( CA0 = 1 ) -CCE2 -CCE1 -COE/-CWE_PGM Write Data Read Data 図 メモリカード Word to Byte アクセスタイミング -68-

70 I/O カード Word to Byte 動作 表 に I/O カード時の Word to Byte を示します Word to Byte 機能は カードデータバスサイズが 8bit 幅で カードへのアクセス要求が 16bit 幅の場合に自動的に 8bit カードサイクルを 2 回発生させます このときカードアドレス CCA0 は EVEN(0) -> ODD(1) と変化します 表 I/O カードアクセス Word to Byte 動作一覧表 -SWE1 -SWE0 -SRD 空間 Auto Size *1 Window Size *2 -IOIS16 SA0 CCA0 Cycle Word to Byte all 0 8bit X X 0 1 1st 2nd ON all 0 16bit X X 0 1st OFF all 1 X 0 X 0 1st OFF all 1 X 1 X Word 0 8bit X X 0 1 1st 2nd 1st 2nd ON ON Word 0 16bit X X 0 1st OFF Word 1 X 0 X 0 1st OFF Word 1 X 1 X 0 1 *1 I/O ウィンドウコントロールレジスタ-bit8: Auto Size *2 I/O ウィンドウコントロールレジスタ-bit9:Size 1st 2nd ON 1st 8bit Card Access 2nd 8bit Card Access CA25-0 Even ( CCA0 = 0 ) Odd ( CCA0 = 1 ) -CCE2 -CCE1 -CIORD/-CIOWR Write Data Read Data 図 I/O カード Word to Byte アクセスタイミング -69-