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しょうこますはら
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2011 年後学期アウトオブオーダ実行プロセッサの命令パイプライン Instruction Fetch Decode Rename Dispatch 計算機アーキテクチャ第二 (O) Issue Register Read Execute Commit データ値予測, データフロー実行モデル 1 The Alpha 21264 Microprocessor Architecture R E

によって発明されたこの手法では命令が必要とするオペランドがいつ利用できるかを探知し RAW ハザードを最尐化レジスタリネーミングを導入して WAW ハザードと WAR ハザードを回避近年のプロセッサではこの手法のさまざまなバリエーションが採用されているがこれら 2 つの重要な概念は共通の特徴 IBM 360/91 の浮動小数点ユニットでは

1 2011 年後学期アウトオブオーダ実行プロセッサの命令パイプライン Instruction Fetch Decode Rename Dispatch 計算機アーキテクチャ第二 (O) Issue Register Read Execute Commit データ値予測, データフロー実行モデル 1 The Alpha Microprocessor Architecture R E Kessler, E J McLellan, and D A Webb, Compaq Computer Corporation 2 命令発行機構 : Tomasulo のアプローチ命令発行機構 : Tomasulo のアプローチ 1967 IBM 360/91 の浮動小数点ユニットではアウトオブオーダ実行を行う洗練された方式が採用されていた Robert Tomasulo によって発明されたこの手法では命令が必要とするオペランドがいつ利用できるかを探知し RAW ハザードを最尐化レジスタリネーミングを導入して WAW ハザードと WAR ハザードを回避近年のプロセッサではこの手法のさまざまなバリエーションが採用されているがこれら 2 つの重要な概念は共通の特徴 IBM 360/91 の浮動小数点ユニットではアウトオブオーダ実行のための洗練された方式が採用されていた Robert Tomasulo によって発明されたこの手法では (1) レジスタリネーミングを導入して WAW ハザードと WAR ハザード ( 偽のデータ依存 ) を排除 (2) 命令が必要とするオペランドがいつ利用できるかを探知し,RAW(Read after Write) ハザードを最尐化近年のプロセッサでは, この手法のさまざまなバリエーションが採用されているが, これら 2 つの重要な概念は共通の特徴 3 4 研究の背景マルチレベルストライ値予測機構による命令レベル並列性の向上 (JSPP 1999) 真のデータ依存関係が命令レベル並列性を制限生産者から消費者へのデータの流れを解消する技術として値予測 1

2 Correct Prediction Ratio of Multi-Stride 研究の背景真のデータ依存関係が命令レベル並列性を制限生産者から消費者へのデータの流れを解消する技術として値予測 Time Producer Producer Value Predictor Data Dependency Consumer Consumer Misprediction Recovery 関連研究 : 値生成のアルゴリズム Last-value 予測最も近い過去に得られた値を予測値ストライド値予測最も近い過去に得られた2 回の値の差分 Stride と Lastvalue の和を予測値 2レベル値予測過去のn 個の履歴の中からひとつを選択ハイブリッド値予測複数のアルゴリズムから選択ストライド値予測機構ストライド値予測機構 (cont) Predicted Value = Last-value + Stride Value History Table (VHT) Instruction Address Tag Value Stride State Tag Index VHT miss/ Update value Init [Don t predict] Any stride/ Update value and stride Transient [Don t predict] Same stride/ Update value Steady [Predict] Same stride/ Update value + Predicted Data Value Different stride/ Update value and stride Different stride/ Update value and stride = Prediction Valid State フィールドの推移と予測アルゴリズムストライド値予測機構 (cont) 1~5 の値を繰り返す下の例 Value : Stride: Result: NP NP NP H H M NP NP H H State : I T S S S T T S S S NP=No Predict, H=Hit, M=Miss I=Initial, T=Transient, S=Steady 短い間隔でストライドが変化する場合に予測精度が低下予測成功率 40% 11 Multi-stride 値予測の予測成功率 100% 90% 80% 70% 60% 50% 40% 30% 20% 10% 0% cc1 compress go m88ksim perl xlisp Branch, Store, Floating No prediction Two-level stride Stride Last-value 12 2

値予測ミスの回数とミス率 Range of a Wire in One Clock Cycle Program Last-value Stride 2-level Str cc1 10734(05%) 33591(77%) 13287(68%) compress 2679(02%) 3094(05%) 1489(01%) go 1934(01%) 4827(37%)

Technical Staff Member IBM TJ Watson Research Center Lecture Slide, Kenji KISE TokyoTech 14 配線遅延の克服タイルアーキテクチャとはクロックサイクルの間に信号が伝わるチップ内の範囲 8 FO4 を 1 クロック 20 x 20mm のチップ 35nm のテクノロジ

同じ構成のタイルを複製して, 設計と検証の作業の簡略化配線遅延を考慮して方式を検討 [1] SW Keckler, Doug Burger, CR Moore, R Nagarajan, K Sankaralingam, V Agarwal, MS Hrishikesh, N Ranganathan, and P Shivakumar, A Wire-Delay

スーパースカラの Pentium 4 プロセッサと, タイルアーキテクチャの Raw プロセッサ Lecture Slide, Kenji KISE TokyoTech 16 タイル TRIPS プロセッサ壁または床などに張る小片状の薄板陶磁器が一般的広辞苑 Tiles are flat, square pieces of baked clay, carpet,

3 値予測ミスの回数とミス率 Range of a Wire in One Clock Cycle Program Last-value Stride 2-level Str cc (05%) 33591(77%) 13287(68%) compress 2679(02%) 3094(05%) 1489(01%) go 1934(01%) 4827(37%) 593(11%) m88ksim 16262(04%) 43832(20%) 29041(53%) perl 1245(01%) 1544(11%) 2950(01%) xlisp 1904(02%) 2950(24%) 9(05%) 13 MICRO-36 (2003, San Diego, CA) Keynote Kerry Bernstein Senior Technical Staff Member IBM TJ Watson Research Center Lecture Slide, Kenji KISE TokyoTech 14 配線遅延の克服タイルアーキテクチャとはクロックサイクルの間に信号が伝わるチップ内の範囲 8 FO4 を 1 クロック 20 x 20mm のチップ 35nm のテクノロジ 1クロックで信号を伝達可能な範囲は全体の1% 距離の離れた2 点間では, 数十サイクルの遅延小さいサイズの機能ブロック ( タイル ) を規則的に敷きつめることで高速なプロセッサを構成する方式タイルのサイズを小さくすることで, タイルの内部で発生する配線遅延の問題を軽減近くに配置されているタイル間でのみデータの送受信をおこなうことで, タイル間の通信遅延を軽減同じ構成のタイルを複製して, 設計と検証の作業の簡略化配線遅延を考慮して方式を検討 [1] SW Keckler, Doug Burger, CR Moore, R Nagarajan, K Sankaralingam, V Agarwal, MS Hrishikesh, N Ranganathan, and P Shivakumar, A Wire-Delay Scalable Microprocessor Architecture for High Performance Systems, International Solid-State Circuits Conference (ISSCC), pp , February 2003 Lecture Slide, Kenji KISE TokyoTech 15 スーパースカラの Pentium 4 プロセッサと, タイルアーキテクチャの Raw プロセッサ Lecture Slide, Kenji KISE TokyoTech 16 タイル TRIPS プロセッサ壁または床などに張る小片状の薄板陶磁器が一般的広辞苑 Tiles are flat, square pieces of baked clay, carpet, cork, or other substance, which are fixed as a covering onto a floor or wall Collins COBUILD English Dictionary テキサス大学におけるタイルプロセッサ単純な構成の計算ノード独自の実行モデル挑戦的 Lecture Slide, Kenji KISE TokyoTech 17 Lecture Slide, Kenji KISE TokyoTech 18 3

Explicit Dataflow Graph Execution (EDGE) Block Compilation Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 19 Lecture note for CS352

Lecture Slide, Kenji KISE TokyoTech 21 Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 22 TRIPS Block Format TRIPS Tile-level

4 Explicit Dataflow Graph Execution (EDGE) Block Compilation Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 19 Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 20 Block Mapping TRIPS Block Example Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 21 Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 22 TRIPS Block Format TRIPS Tile-level Microarchitecture Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 23 Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 24 4

4 4 の計算ノードを持つ TRIPS プロセッサ, 計算ノード構成 TRIPS Processor Tiles Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 25 Lecture note for CS352 Computer

Slide, Kenji KISE TokyoTech 27 Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 28 Processor Performance TRIPS Tile-level Microarchitecture

5 4 4 の計算ノードを持つ TRIPS プロセッサ, 計算ノード構成 TRIPS Processor Tiles Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 25 Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 26 Block Fetch Block Execution Timeline Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 27 Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 28 Processor Performance TRIPS Tile-level Microarchitecture Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 29 Lecture note for CS352 Computer Systems Architecture by Prof SW Keckler Lecture Slide, Kenji KISE TokyoTech 30 5

2011 年後学期 Growth in clock rate of microprocessors 計算機アーキテクチャ第二 (O) マルチコア, メニーコアへ 31 From CAQA 5 th edition 32 Growth in processor performance ムーアの法則によるトランジスタ数の増加ムーアの法則チップで利用できるトランジスタの数は 2 年間で 2

6 2011 年後学期 Growth in clock rate of microprocessors 計算機アーキテクチャ第二 (O) マルチコア, メニーコアへ 31 From CAQA 5 th edition 32 Growth in processor performance ムーアの法則によるトランジスタ数の増加ムーアの法則チップで利用できるトランジスタの数は 2 年間で 2 倍に増加するプロセッサ出荷年トランジスタ数 , , , , , processor , DX processor ,180,000 Pentium processor ,100,000 Pentium II processor ,500,000 Pentium III processor ,000,000 Pentium 4 processor ,000,000 ムーアの法則に従ってトランジスタ数が増加してきた今後も同様の増加が見込まれる出典 : Intel 社, From CAQA 5 th edition Tomasulo のアプローチポラックの法則プロセッサの性能は, 複雑性の平方根に比例する

7 マルチコア (2 個 ~ 数 10 個 ) からメニーコアへアナウンスコンピュータ (PC) チップマルチコアプロセッサデスクトップ PC 等に搭載される高性能汎用プロセッサのアーキテクチャは, 今後, 数百個のコアを搭載するメニーコアプロセッサの時代へ Dual core 現在今後 Many-core processor ( メニーコアプロセッサ ) Quad core 講義スライド, 講義スケジュール wwwarchcstitechacjp

Microsoft PowerPoint - Lec ppt [互換モード]

Microsoft PowerPoint - Lec ppt [互換モード] 2012 年後学期アウトオブオーダ実行プロセッサの命令パイプライン Instruction Fetch Decode Rename Dispatch 計算機アーキテクチャ第二 (O) Issue Register Read Execute Commit データ値予測, データフロー実行モデル 1 The Alpha 21264 Microprocessor Architecture R E Kessler,