2-2 デザインガイドライン表 2-1: 容量と分配 A10-MEMORY タイプ Arria 10 GX Arria 10 GT Arria 10 SX 製品ラインブロック数 M20K RAM ビット数 (Kb) ブロック数 MLAB RAM ビット数 (Kb) トータル RAM ビット数

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1 2 A10-MEMORY 署名デバイス内のエンベデッドメモリブロックには柔軟性がありデザイン要件に合った最適な小規模メモリアレイおよび大規模メモリアレイを提供できるようデザインされています関連情報 Arria 10 Device Handbook: Known Issues >Arria 10 Device Handbook の章にて予定される更新をリストしますエンベデッドメモリのタイプ Arria 10 デバイスには以下の 2 タイプのメモリブロックが含まれています 20 Kb M20K ブロック専用メモリリソースのブロック M20K ブロックはより大きなメモリアレイに最適であると同時に独立した多数のポートを提供注 : > Arria 10 デバイスでは Resource Property Editor と TimeQuest Timing Analyzer は割り当て可能な位置が >M20K_ X<number>_Y<number>_N<number> であっても M20K ブロックの位置を >EC_X<number>_Y<number>_N<number> とレポートします Embedded Cell(EC) は M20K ブロックのサブロケーションです 640 ビットのメモリロジックアレイブロック (MLAB) 兼用ロジックアレイブロック (LAB) からコンフィギュレーションされるエンハンストメモリブロック MLAB は幅が広く深さがないメモリアレイのために理想的 MLAB はデジタル信号処理 (DSP) アプリケーション幅が広く深さがない FIFO バッファおよびフィルタのディレイラインに使用するシフトレジスタの実装向けに最適化されている各 MLAB は 10 個のアダプティブロジックモジュール (ALM) から構成される Arria 10 デバイスではこれらの ALM を各 MLAB につき 1 つの 32 x 20 シンプルデュアルポート SRAM ブロックを提供する 10 個の 32 x 2 ブロックとしてコンフィギュレーションすることが可能関連情報エンベデッドセル (EC) エンベデッドセルに関する情報容量 All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001: Innovation Drive, San Jose, CA 95134

2 2-2 デザインガイドライン表 2-1: 容量と分配 A10-MEMORY タイプ Arria 10 GX Arria 10 GT Arria 10 SX 製品ラインブロック数 M20K RAM ビット数 (Kb) ブロック数 MLAB RAM ビット数 (Kb) トータル RAM ビット数 (Kb) GX ,800 1,680 1,050 9,850 GX ,760 2,932 1,833 13,593 GX ,000 3,922 2,451 17,451 GX ,820 4,582 2,864 20,684 GX 480 1,438 28,760 7,046 4,404 33,164 GX 570 1,800 36,000 8,153 5,096 41,096 GX 660 2, ,260 5,788 48,448 GX 900 2,423 48,460 15,017 9,386 57,846 GX ,713 54,260 20,774 12,984 67,244 GT 900 2,423 48,460 15,017 9,386 57,846 GT ,713 54,260 20,774 12,984 67,244 SX ,800 1,680 1,050 9,850 SX ,760 2,932 1,833 13,593 SX ,000 3,922 2,451 17,451 SX ,820 4,582 2,864 20,684 SX 480 1,438 28,760 7,046 4,404 33,164 SX 570 1,800 36,000 8,153 5,096 41,096 SX 660 2, ,260 5,788 48,448 デザインガイドラインデザインを確実に作成するにはいくつか考慮すべき事項があります特に注記のない限りこれらのデザインガイドラインはこのデバイスファミリのすべてのバリアントに適用されますメモリブロックの選択 Quartus II ソフトウェアはデザインの速度とサイズの制約を考慮してユーザー定義のメモリを自動的にメモリブロック内に分割しますたとえば Quartus II ソフトウェアはデザインの性能を向上させるためにメモリを複数の使用可能なメモリブロックに分割しますメモリを手動で特定のブロックサイズに割り当てるには MegaWizard Plug-In Manager で RAM メガファンクションを使用します

3 A10-MEMORY ガイドライン : 外部の競合解決を実装する 2-3 MLAB では Quartus II ソフトウェアのエミュレーションを介してシングルポート SRAM を実装することができますエミュレーションによって追加で使用するロジックリソースが最小限に抑えられます MLAB は兼用アーキテクチャであるためブロック内ではデータ入力レジスタ出力レジスタおよび書き込みアドレスレジスタのみが使用可能ですなお MLAB は ALM から読み取りアドレスレジスタを取得しますガイドライン : 外部の競合解決を実装するトゥルーデュアルポート RAM モードでは同じメモリ位置に 2 つの書き込み動作を実行することができますただしメモリブロックは内部に競合解決回路を有しませんアドレスに未知のデータが書き込まれることを防ぐにはメモリブロックに外部の競合解決ロジックを実装しますガイドライン :Read-During-Write 動作をカスタマイズするデザイン要件に合うようメモリブロックの Read-During-Write 動作をカスタマイズします図 2-1: Read-During-Write データフロー次の図は使用可能な 2 つのタイプ ( 同一ポートと混合ポート ) の Read-During-Write 動作における違いを表しています Port A data in FPGA Device Port B data in Port A data out Port B data out Mixed-port data flow Same-port data flow 同一ポートの Read-During-Write モード同一ポートの Read-During-Write モードはシングルポート RAM またはトゥルーデュアルポート RAM の同一ポートに適用します表 2-2: 同一ポート Read-During-Write モードでのエンベデッドメモリブロックの出力モード次の表は同一ポート Read-During-Write モードのエンベデッドメモリブロックを選択する場合に使用可能な出力モードをリストしています出力モードメモリタイプ説明 "new data" ( フロースルー ) M20K 新しいデータが書き込まれるのと同じクロックサイクルの立ち上がりエッジで新しいデータが使用可能です "don't care" M20K MLAB RAM は Read-During-Write 動作で "don't care" の値を出力します

4 2-4 混合ポートの Read-During-Write モード図 2-2: 同一ポートの Read-During-Write:New Data モード A10-MEMORY 次の図は new data モードの同一ポート Read-During-Write 動作のサンプル機能波形を表しています clk_a address rden wren 0A 0B byteena data_a q_a (asynch) A123 B456 C789 DDDD EEEE FFFF 11 A123 B456 C789 DDDD EEEE FFFF 混合ポートの Read-During-Write モード混合ポートの Read-During-Write モードは 2 つのポートが同じクロックを使用して同じメモリアドレスで読み取りおよび書き込み動作を実行する ( 一方のポートがアドレスから読み取り他方のポートがアドレスに書き込む ) シンプルおよびトゥルーデュアルポート RAM モードに適用します表 2-3: 混合ポート Read-During-Write モードでの RAM の出力モード出力モードメモリタイプ説明 "new data" MLAB 異なるポートへの Read-During-Write 動作は MLAB のレジスタ済み出力を生じさせデータが MLAB メモリに書き込まれた後次の立ち上がりエッジで new data を反映しますこのモードは出力が登録済みの場合にのみ使用可能です "old data" M20K MLAB 異なるポートへの Read-During-Write 動作により RAM 出力は特定のアドレスにある old data の値を反映します MLAB ではこのモードは出力が登録済みの場合にのみ使用可能です

5 A10-MEMORY 混合ポートの Read-During-Write モード 2-5 出力モードメモリタイプ説明 "don't care" M20K MLAB RAM は don t care または unknown の値を出力します M20K メモリでは Quartus II ソフトウェアは書き込み動作と読み取り動作間のタイミングを分析しません MLAB では Quartus II ソフトウェアはデフォルトで書き込み動作と読み取り動作間のタイミングを分析しますこの動作をディセーブルするには Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time オプションをオンにします "constrained don't care" MLAB RAM は don t care または unknown の値を出力します Quartus II ソフトウェアは MLAB で書き込み動作と読み取り動作間のタイミングを分析します図 2-3: 混合ポートの Read-During-Write:New Data モード次の図は new data モードの混合ポート Read-During-Write 動作のサンプル機能波形を表しています clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b q_b (synch) XXXX A0 AAAA BBBB CCCC DDDD EEEE FFFF A1

6 2-6 混合ポートの Read-During-Write モード図 2-4: 混合ポートの Read-During-Write:Old Data モード A10-MEMORY 次の図は old data モードの混合ポート Read-During-Write 動作のサンプル機能波形を表しています clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (asynch) A0 (old data) AAAA BBBB A1 (old data) DDDD EEEE 図 2-5: 混合ポートの Read-During-Write:Don t Care または Constrained Don t Care モード次の図は don t care または constrained don t care モードの混合ポート Read-During-Write 動作のサンプル機能波形を表しています clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF rden_b address_b A0 A1 q_b (asynch) XXXX (unknown data) デュアルポート RAM モードでは入力レジスタが同じクロックを有する場合に混合ポートの Read-During-Write 動作がサポートされます関連情報内部メモリ (RAM および ROM) のユーザーガイド Read-During-Write 動作を制御する RAM メガファンクションについての詳細を提供します

7 A10-MEMORY ガイドライン : パワーアップ状態およびメモリの初期化 2-7 ガイドライン : パワーアップ状態およびメモリの初期化初期パワーアップ値を評価するロジックをデザインしている場合次の表にリストしているように異なるタイプのメモリブロックのパワーアップ状態を考慮します表 2-4: エンベデッドメモリブロックの初期パワーアップ値メモリタイプ出力レジスタパワーアップ値 MLAB M20K Used ゼロ ( クリア ) Bypassed メモリの内容を読み取る Used ゼロ ( クリア ) Bypassed ゼロ ( クリア ) デフォルトでは.mif を指定しない限り Quartus II ソフトウェアは Arria 10 デバイスの RAM セルを 0 に初期化しますすべてのメモリブロックは.mif による初期化をサポートしますデザインでメモリをインスタンス化する際 Quartus II ソフトウェアで.mif ファイルを生成し RAM メガファンクションでそれらの使用を指定することができますメモリが事前に初期化される ( たとえば.mif を使用して ) 場合でも出力がクリアされた状態でパワーアップします関連情報内部メモリ (RAM および ROM) のユーザーガイド >.mif ファイルについての詳細を提供します Quartus II ハンドブック >.mif ファイルについての詳細を提供しますガイドライン : クロッキングをコントロールして消費電力を削減するデザイン内の各メモリブロックの AC 消費電力を削減します Arria 10 メモリブロックのクロックイネーブルを使用して各メモリブロックのクロッキングを制御します読み取りイネーブル信号を使用して必要なときにのみ読み取り動作が実行されるようにします Read-During-Write が不要なデザインの場合書き込み動作中またはメモリ動作が実行されていない期間に読み取りイネーブル信号をディアサートすることによって消費電力を削減することができます Quartus II ソフトウェアを使用して未使用のメモリブロックを自動的に低消費電力モードにしスタティック消費電力を削減します

8 2-8 エンベデッドメモリ機能 A10-MEMORY エンベデッドメモリ機能表 2-5: Arria 10 デバイスのメモリ機能次の表はエンベデッドメモリブロックでサポートされる機能を示しています機能 M20K MLAB 最大動作周波数 730 MHz 700 MHz トータル RAM ビット数 ( パリティビットを含む ) 20, パリティビットサポートありサポートありバイトイネーブルサポートありサポートありパックモードサポートありアドレスクロックイネーブルサポートありサポートありシンプルデュアルポートの異なるデータ幅トゥルーデュアルポートの異なるデータ幅サポートありサポートあり FIFO バッファの異なるデータ幅サポートありメモリ初期化ファイル (.mif) サポートありサポートあり混合クロックモードサポートありサポートあり完全同期メモリサポートありサポートあり非同期メモリフロースルー読み取りメモリ動作向けパワーアップステート非同期クリア書き込み / 読み取り動作のトリガ同一ポートの Read-During-Write 出力ポートはクリアされます出力レジスタと出力ラッチ立ち上がりクロックエッジ出力ポートは "new data" または "don't care" に設定されます登録済みの出力ポートクリア未登録の出力ポートメモリ内容の読み取り出力レジスタと出力ラッチ立ち上がりクロックエッジ出力ポートは "don't care" に設定されます

9 A10-MEMORY エンベデッドメモリコンフィギュレーション 2-9 機能 M20K MLAB 混合ポートの Read-During-Write 出力ポートは "old data" または "don't care" に設定されます出力ポートは "old data" "new data" "don't care" または "constrained don't care" に設定されます ECC サポート Quartus II ソフトウェアを使用してソフト IP をサポートします Quartus II ソフトウェアを使用してソフト IP をサポートします x32 ビット幅シンプルデュアルポートモードのビルトインサポートを有します関連情報内部メモリ (RAM および ROM) のユーザーガイドエンベデッドメモリ機能についての詳細を提供しますエンベデッドメモリコンフィギュレーション表 2-6: Arria 10 デバイス向けにサポートされるエンベデットメモリブロックのコンフィギュレーション次の表はエンベデットメモリブロック向けにサポートされる最大のコンフィギュレーションをリストしていますこの情報はシングルポート RAM および ROM モードのみに適用されますメモリブロック深度 ( ビット ) プログラム可能な幅 MLAB 32 x16 x18 または x20 64 (1) x8 x9 x x40 x32 M20K 1K x20 x16 2K x10 8 4K x5 x4 8K x2 16K x1 幅の異なるポートのコンフィギュレーション幅の異なるポートのコンフィギュレーションはシンプルデュアルポート RAM およびトゥルーデュアルポート RAM のメモリモードでサポートされます (1) ソフトウェアエミュレーションによって使用可能になり追加の MLAB ブロックを消費します

10 2-10 M20K ブロックの幅の異なるコンフィギュレーション注 : MLAB は幅の異なるポートのコンフィギュレーションをサポートしません A10-MEMORY 関連情報内部メモリ (RAM および ROM) のユーザーガイドデュアルポート混合幅のサポートについての詳細を提供します M20K ブロックの幅の異なるコンフィギュレーション次の表はシンプルデュアルポート RAM モードでの M20K ブロックの幅の異なるコンフィギュレーションをリストしています表 2-7: M20K ブロックの幅の異なるコンフィギュレーション ( シンプルデュアルポート RAM モード ) 読み取りポート 16K x 1 8K x 2 4K x 4 4K x 5 2K x 8 2K x 10 1K x 16 1K x x x 40 書き込みポート 16K x 1 8K x 2 4K x 4 4K x 5 2K x 8 2K x 10 1K x 16 1K x x x 40 ありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありありあり次の表はトゥルーデュアルポートモードでの M20K ブロックの幅の異なるコンフィギュレーションをリストしています

11 A10-MEMORY エンベデッドメモリモード 2-11 表 2-8: M20K ブロックの幅の異なるコンフィギュレーション ( トゥルーデュアルポートモード ) ポート A 16K x 1 ポート B 16K x 1 8K x 2 4K x 4 4K x 5 2K x 8 2K x 10 1K x 16 1K x 20 ありありありありあり 8K x 2 ありありありありあり 4K x 4 ありありありありあり 4K x 5 ありありあり 2K x 8 ありありありありあり 2K x 1 0 1K x 1 6 1K x 2 0 ありありありありありありありありありありありエンベデッドメモリモード注意 : メモリ内容の破損を防ぐには読み取りまたは書き込み動作中セットアップに違反したりメモリブロック入力レジスタのホールドタイムに違反しないでくださいこれはシングルポート RAM シンプルデュアルポート RAM トゥルーデュアルポート RAM または ROM モードでメモリブロックを使用する場合に適用できます表 2-9: エンベデッドメモリブロックでサポートされるメモリモード次の表では Arria 10 のエンベデッドメモリブロックでサポートされるメモリモードをリストし説明していますメモリモードシングルポート RAM M20K サポート MLAB サポート説明ありあり読み取りまたは書き込み動作は 1 度にどちらか 1 回だけ実行することができます書き込み動作中は読み取りイネーブルポートを使用して RAM の出力ポートの動作を制御します直近のアクティブ読み取りイネーブル中に保持していた以前の値を継続して保持する読み取りイネーブルポートを作成し読み取りイネーブルポートがディアサートされた状態で書き込み動作を実行します同じアドレス位置で Read-During-Write が実行される際新しく書き込まれているデータアドレスにある古いデータまたは "Don't Care" の値を表示する読み取りイネーブル信号を作成しないかあるいは書き込み動作中に読み取りイネーブルを有効にします

12 2-12 エンベデッドメモリモード A10-MEMORY メモリモードシンプルデュアルポート RAM トゥルーデュアルポート RAM シフトレジスタ M20K サポート MLAB サポート説明ありあり書き込み動作がポート A で実行され読み取り動作がポート B で実行される別のロケーションに読み取りおよび書き込み動作を 1 度ずつ同時に実行することができますあり 2 つの異なるクロック周波数で 2 つのポート動作の任意の組み合わせ (2 つの読み取り 2 つの書き込みまたは 1 つの読み取りと 1 つの書き込み ) を実行することができますありありメモリブロックをシフトレジスタブロックとして使用してロジックセルと配線リソースを節約することができますこれは有限インパルス応答 (FIR) フィルタ擬似ランダム数発生器マルチチャネルフィルタリング自己相関関数および相互相関関数などローカルデータストレージを必要とする DSP アプリケーションで有用です従来ローカルデータストレージは標準的なフリップフロップで実装されていたため大きなシフトレジスタのために多数のロジックセルを消費していました入力データ幅 (w) タップの長さ (m) およびタップの数 (n) によってシフトレジスタの容量 (w m n) を決定しますより大きなシフトレジスタを実装するためにメモリブロックをカスケード接続することができます ROM ありあり ROM としてメモリブロックを使用することができます.mif または.hex を使用してメモリブロックの ROM の内容を初期化します ROM のアドレスラインは M20K ブロックでレジスタされますが MLAB ではレジスタされない場合があります出力はレジスタすることもしないことも可能です出力レジスタは非同期クリア可能です ROM の読み取り動作はシングルポート RAM コンフィギュレーションにおける読み取り動作と同じです

13 A10-MEMORY エンベデッドメモリのクロッキングモード 2-13 メモリモード M20K サポート MLAB サポート説明 FIFO ありあり FIFO バッファとしてメモリブロックを使用することができます SCFIFO および DCFIFO メガファンクションを使用してデザイン内にシングルクロック非同期 FIFO バッファおよびデュアルクロック非同期 FIFO バッファを実装します小規模で浅い FIFO バッファを多数有するデザインでは MLAB は FIFO モードに最適ですただし MLAB は混合幅の FIFO モードをサポートしません関連情報内部メモリ (RAM および ROM) のユーザーガイドメモリモードについての詳細を提供します RAM ベースシフトレジスタ (ALTSHIFT_TAPS) メガファンクションのユーザーガイドシフトレジスタモードの実装についての詳細を提供します SCFIFO および DCFIFO メガファンクションのユーザーガイド FIFO バッファの実装についての詳細を提供しますエンベデッドメモリのクロッキングモードこの項では Arria 10 メモリブロックのクロッキングモードについて説明します注意 : メモリ内容の破損を防ぐには読み取りまたは書き込み動作中セットアップに違反したりメモリブロック入力レジスタのホールドタイムに違反しないでください各メモリモードのクロッキングモード表 2-10: 各メモリモードでサポートされるメモリブロックのクロッキングモードクロッキングモードシングルクロックモード読み取り / 書き込みクロックモード入力 / 出力クロックモードシングルポートシンプルデュアルポートメモリモードトゥルーデュアルポート ROM FIFO ありありありありありありありありありありあり独立クロックモードありあり

14 2-14 シングルクロックモード注 : MLAB ブロックの書き込みアドレスバイトイネーブルおよびデータ入力レジスタではクロックイネーブル信号はサポートされませんシングルクロックモードシングルクロックモードではシングルクロックはクロックイネーブルと併用してメモリブロックのすべてのレジスタを制御します読み取り / 書き込みクロックモード読み取り / 書き込みクロックモードでは各読み取りポートと書き込みポートに個別のクロックが使用できます読み取りクロックはデータ出力読み取りアドレスおよび読み取りイネーブルレジスタを制御します書き込みクロックはデータ入力書き込みアドレス書き込みイネーブルおよびバイトイネーブルレジスタを制御します入力 / 出力クロックモード入力 / 出力クロックモードでは各入力ポートと出力ポートに個別のクロックが使用できます入力クロックはデータアドレスバイトイネーブル読み取りイネーブルおよび書き込みイネーブルを含むメモリブロックへのデータ入力に関係するすべてのレジスタを制御します出力クロックはデータ出力レジスタを制御します独立クロックモード独立クロックモードでは各ポート (A および B) に個別のクロックが使用できますクロック A はポート A 側のすべてのレジスタを制御しますクロック B はポート B 側のすべてのレジスタを制御します注 : 消費電力を節約するために異なる入力および出力レジスタに独立クロックイネーブルを作成し特定のレジスタのシャットダウンを制御することができます使用する独立クロックイネーブルを設定するにはパラメータエディタで More Options( クロックイネーブルオプションの隣 ) をクリックしますクロッキングモードにおける非同期クリア非同期クリアはすべてのクロッキングモードで出力ラッチと出力レジスタにのみ使用できますなお独立クロックモードでは非同期クリアは両ポートに適用可能です同時の読み取り / 書き込みにおける出力読み取りデータ読み取り / 書き込みクロックモードを使用して同じアドレス位置に同時に読み取り / 書き込みを実行する場合出力読み取りデータは未知の値となります出力読み取りデータが既知の値として必要な場合はシングルクロックモードまたは入力 / 出力クロックモードを使用して MegaWizard Plug-In Manager で適切な Read-During-Write 動作を選択しますクロッキングモードにおける独立クロックイネーブル独立クロックイネーブルは次のクロッキングモードでサポートされます A10-MEMORY 読み取り / 書き込みクロックモード読み取りおよび書き込みクロックの両方でサポートされます独立クロックモード両ポートのレジスタでサポートされます

15 A10-MEMORY メモリブロックのパリティビット 2-15 消費電力を節約するにはクロックイネーブルを使用して特定のレジスタのシャットダウンを制御することができます関連情報 2-7 ページのガイドライン : クロッキングをコントロールして消費電力を削減するメモリブロックのパリティビット表 2-11: エンベデッドメモリブロックにおけるパリティビットのサポート次の表はメモリブロックのパリティビットのサポートについて説明しています M20K MLAB パリティビットはデータ幅 ( ビットおよび 39) の各 4 データビットに関連付けられた 5 番目のビットです非パリティデータ幅では読み取りまたは書き込み動作中パリティビットはスキップされますパリティ機能はパリティビット上で実行されませんパリティビットは各バイトに関連付けられている 9 番目のビットです 9 番目のビットはパリティビットを格納したり追加のビットとして機能させることができますパリティ機能はパリティビット上で実行されませんエンベデッドメモリブロックにおけるバイトイネーブルエンベデッドメモリブロックはバイトイネーブルコントロールをサポートしますバイトイネーブルコントロールはデータの特定のバイトのみが書き込まれるよう入力データをマスクします書き込まれないバイトは以前に書き込まれた値を保持します書き込みイネーブル (wren) 信号はバイトイネーブル ( byteena) 信号と共に RAM ブロック上の書き込み動作を制御しますデフォルトでは byteena 信号は High( イネーブル ) となっており書き込み動作は wren 信号によってのみ制御されますバイトイネーブルレジスタは clear ポートを有しませんパリティビットを使用している場合 M20K ブロックではバイトイネーブル機能は 8 データビットと 2 パリティビットを制御します MLAB ではバイトイネーブル機能は最も広いモードで 10 ビットすべてを制御しますバイトイネーブルは 1 ホット形式で動作します byteena 信号の LSB はデータバスの LSB に対応しますバイトイネーブルはアクティブ High ですメモリブロックにおけるバイトイネーブルコントロール表 2-12: x20 データ幅の byteena コントロール byteena[1:0] 書き込まれるデータビット 11 ( デフォルト ) [19:10] [9:0]

16 2-16 データバイト出力 A10-MEMORY byteena[1:0] 書き込まれるデータビット 10 [19:10] 01 [9:0] 表 2-13: x40 データ幅の byteena コントロール byteena[3:0] 書き込まれるデータビット 1111 ( デフォルト ) [39:30] [29:20] [19:10] [9:0] 1000 [39:30] 0100 [29:20] 0010 [19:10] 0001 [9:0] 注 : M20K ブロックで ECC 機能を使用する場合バイトイネーブル機能を使用することはできませんデータバイト出力 M20K ブロックまたは MLAB では書き込みサイクルの間にバイトイネーブルビットがディアサートされると対応するデータバイト出力が don't care 値あるいは現在のデータとしてその位置に現れますユーザーは Quartus II ソフトウェアを使用して M20K ブロックまたは MLAB でマスクされたバイトの出力値を制御することができます

17 A10-MEMORY RAM ブロックの動作 2-17 RAM ブロックの動作図 2-6: バイトイネーブル機能の波形この図は wren 信号と byteena 信号が RAM ブロックの動作を制御する方法を図示しています inclock wren address an a0 a1 a2 a3 a4 a0 data XXXXXXXX ABCDEF12 XXXXXXXX byteena XXXX XXXX contents at a0 FFFFFFFF ABFFFFFF contents at a1 contents at a2 FFFFFFFF FFFFFFFF FFCDFFFF FFFFEFFF contents at a3 contents at a4 FFFFFFFF FFFFFFFF FFFFFF12 ABCDEF12 don t care: q (asynch) doutn ABXXXXXX XXCDXXXX XXXXEFXX XXXXXX12 ABCDEF12 ABFFFFFF current data: q (asynch) doutn ABFFFFFF FFCDFFFF FFFFEFFF FFFFFF12 ABCDEF12 ABFFFFFF メモリブロックのパックモードサポート M20K メモリブロックはパックモードをサポートしますパックモード機能は独立した 2 つのシングルポート RAM ブロックを 1 つのメモリブロックにパックします Quartus II ソフトウェアは物理 RAM ブロックをトゥルーデュアルポートモードにしアドレスの MSB を使用して 2 つの論理 RAM ブロックを区別することによって必要に応じてパックモードを自動的に実装しますなお独立した各シングルポート RAM の容量はターゲットブロックの容量の半分以下でなければなりませんメモリブロックのアドレスクロックイネーブルサポートエンベデッドメモリブロックはアドレスクロックイネーブルをサポートし信号がイネーブルされている間前のアドレス値を保持します (addressstall = 1) メモリブロックがデュアルポートモードでコンフィギュレーションされると各ポートは独自の独立したアドレスクロックイネーブルを有しますアドレスクロックイネーブル信号のデフォルト値は Low( ディセーブル ) です

18 2-18 メモリブロックのアドレスクロックイネーブルサポート図 2-7: アドレスクロックイネーブル A10-MEMORY この図はアドレスクロックイネーブルのブロック図を示していますアドレスクロックイネーブルはポート名 addressstall で参照されます address[0] 1 0 address[0] register address[0] address[n] 1 0 address[n] register address[n] addressstall clock 図 2-8: 読み取りサイクル中のアドレスクロックイネーブルの波形この図は読み取りサイクル時のアドレスクロックイネーブルの波形を示しています inclock rdaddress rden a0 a1 a2 a3 a4 a5 a6 addressstall latched address (inside memory) q (synch) an a0 a1 a4 a5 doutn-1 doutn dout0 dout1 dout4 q (asynch) doutn dout0 dout1 dout4 dout5

19 A10-MEMORY メモリブロックの非同期クリア 2-19 図 2-9: 書き込みサイクル中のアドレスクロックイネーブルの波形この図は書き込みサイクル時のアドレスクロックイネーブルの波形を示しています inclock wraddress a0 a1 a2 a3 a4 a5 a6 data wren addressstall latched address (inside memory) contents at a0 contents at a1 contents at a2 contents at a3 contents at a4 contents at a5 an a0 a1 a4 a5 XX XX XX XX XX XX 05 メモリブロックの非同期クリア M20K メモリブロックは出力ラッチおよび出力レジスタの非同期クリアをサポートします RAM が出力レジスタを使用していない場合でも出力ラッチの非同期クリアを使用して RAM 出力をクリアしますこのクリアは非同期信号であり任意の時点で生成されますクリアパルスは内部ロジックによって出力クロックの次の立ち上がりエッジまで拡張されますクリアがアサートされると出力がクリアされ次の読み取りサイクルまでクリアされたままです

20 2-20 メモリブロックの誤り訂正コードサポート図 2-10: Arria 10 デバイスにおける出力ラッチのクリア ( 非 ECC モード ) A10-MEMORY clk rden aclr clr at latch out D 0 D 1 D 2 図 2-11: Arria 10 デバイスにおける出力ラッチのクリア (ECC モード ) cken clk rden aclr clr at latch out D 0 D 0 D 1 D 2 メモリブロックの誤り訂正コードサポート ECC はメモリの出力時にデータのエラーを検出し訂正することを可能にします ECC は 32 ビットワードでシングルエラー訂正ダブル隣接エラー訂正およびトリプル隣接エラー検出を実行することができますただし ECC は 4 つ以上のエラーを検出することはできません x32 ビット幅シンプルデュアルポートモードのとき M20K ブロックは ECC のビルトインサポートを有します

21 A10-MEMORY 誤り訂正コードの真理値表 2-21 ECC が有効のとき M20K は非 ECC シンプルデュアルポートモードよりも低速で実行しますただしレイテンシの 1 サイクルを犠牲にして非パイプライン ECC モードより高いパフォーマンスを達成するために出力デコーダ前にオプションの ECC パイプラインレジスタをイネーブルすることができます M20K の ECC ステータスは 2 つの ECC ステータスフラグ信号すなわち e( エラー ) と ue ( 訂正不可能なエラー ) と通信されますステータスフラグはメモリブロックからの通常の出力の一部です ECC が有効のとき ECC ステータスフラグは 2 つのパリティビットを置き換えるためこれらのパリティビットにアクセスすることはできません誤り訂正コードの真理値表表 2-14: ECC ステータスフラグの真理値表 e( エラー ) eccstatus[1] ue( 訂正不可能なエラー ) eccstatus[0] ステータス 0 0 エラーなし 0 1 無効 1 0 訂正可能なエラーが発生しエラーは出力で訂正されましたただしメモリアレイは更新されていません 1 1 訂正不可能なエラーが発生し出力に訂正不可能なデータが表示されます ECC を有効にする場合バイトイネーブル機能を使用することはできません Read-During-Write の古いデータモードはサポートされません図 2-12: M20K メモリの ECC のブロック図 Status Flag Generation Input Register 32 ECC Encoder 32 8 Memory Array 40 Optional 40 Pipeline Register 40 ECC Decoder 40 Output Register 改訂履歴

22 2-22 改訂履歴 A10-MEMORY 日付バージョン変更内容 2014 年 8 月 ECC モードの出力ラッチのクリアに新しいタイミング図を追加 Arria 10 デバイスでは Resource Property Editor と TimeQuest タイミングアナライザが M20K ブロックの位置を EC_X<number> _Y<number>_N<number> としてレポートすることを明確化するために注を追加 Arria 10 GX 660 および Arria 10 SX 660 の M20K ブロック内の RAM ビット値を更新 2013 年 12 月初版

Cyclone III デバイス・ファミリのメモリ・ブロック

Cyclone III デバイス・ファミリのメモリ・ブロックこの資料は英語版を翻訳したもので内容に相違が生じる場合には原文を優先しますこちらの日本語版は参考用としてご利用ください設計の際には最新の英語版で内容をご確認ください Cyclone III デバイスファミリ (Cyclone III および Cyclone III LS デバイス ) はアルテラの Cyclone III デバイスファミリのデザインのオンチップメモリの要件に対応するエンベデッド

2-2 デザイン ガイドライン 表 2-1: 容量と分配 A10-MEMORY タイプ Arria 10 GX Arria 10 GT Arria 10 SX 製品ライン ブロック数 M20K RAM ビット数 (Kb) ブロック数 MLAB RAM ビット数 (Kb) トータル RAM ビット数

2-2 デザインガイドライン表 2-1: 容量と分配 A10-MEMORY タイプ Arria 10 GX Arria 10 GT Arria 10 SX 製品ラインブロック数 M20K RAM ビット数 (Kb) ブロック数 MLAB RAM ビット数 (Kb) トータル RAM ビット数