AD8400/AD8402/AD /2-/4-Channel Digital Potentiometers Data Sheet (Rev. D)

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1 /2/4チャンネル デジタル ポテンショメータ AD4/AD42/AD43 特 長 機 能 ブロック 図 256 ポジションの 可 変 抵 抗 デバイス 個 2 個 または 4 個 のポテンショメータを 置 き 換 え 可 能 kω kω 5 kω kω 電 源 シャットダウン 5 μa 以 下 3 線 式 SPI 互 換 のシリアル データ 入 力 更 新 データ ロード レート: MHz 2.7 V~5.5 V の 単 電 源 動 作 アプリケーション 機 械 式 ポテンショメータの 置 き 換 え プログラマブルなフィルタ 遅 延 時 定 数 ボリュームのコントロールとプランニング V DD DGND SDI CLK CS AD43 DAC SELECT 2 3 A, A 4 2 -BIT SERIAL LATCH D CK Q RS -BIT LATCH CK RS -BIT LATCH CK RS -BIT LATCH CK RS -BIT LATCH CK RS RDAC SHDN RDAC2 SHDN RDAC3 SHDN RDAC4 SHDN A W B AGND A2 W2 B2 AGND2 A3 W3 B3 AGND3 A4 W4 B4 AGND4 ライン インピーダンスの 整 合 電 源 調 整 SDO 図. RS SHDN 92- 概 要 AD4/AD42/AD43 は チャンネル 2 チャンネル 4 チャ ンネルの 256 ポジション デジタル 制 御 可 能 な 可 変 抵 抗 (VR)デバ イスであり 機 械 式 ポテンショメータまたは 可 変 抵 抗 と 電 気 的 に 同 じ 調 整 機 能 を 実 行 します AD4 は 個 の 可 変 抵 抗 を 内 蔵 し 小 型 な SOIC- パッケージを 採 用 しています AD42 は 2 個 の 独 立 な 可 変 抵 抗 を 内 蔵 し 省 スペースの SOIC-4 表 面 実 装 パッケージ を 採 用 しています AD43 は 4 個 の 独 立 な 可 変 抵 抗 を 内 蔵 し 24 ピンの PDIP SOIC または TSSOP パッケージを 採 用 しています 各 デバイスにはワイパー 接 点 付 きの 固 定 抵 抗 が 内 蔵 されています このワイパー 接 点 は 制 御 しているシリアル 入 力 レジスタにロー ドされたデジタル コードにより 決 定 されるポイントで 固 定 抵 抗 値 を 分 割 して 取 り 出 します ワイパーと 固 定 抵 抗 の 端 点 との 間 の 抵 抗 は VR ラッチに 転 送 されたデジタル コードに 比 例 して 変 化 します A ピンとワイパーの 間 または B ピンとワイパーの 間 は プログラマブルな 値 の 抵 抗 になります A ピンと B ピンの 間 の 固 定 抵 抗 は kω kω 5 kω または kω であり チャンネル 間 マッチング 偏 差 は±%で 公 称 温 度 係 数 は 5 ppm/ C です 独 自 なスイッチング 回 路 の 採 用 により 従 来 型 スイッチ 抵 抗 デザイ ンで 固 有 に 発 生 する 大 きなグリッチを 小 さく 抑 えて メーク ビ フォー ブレーク 動 作 またはブレーク ビフォー メーク 動 作 を 防 止 します (3 ページへ 続 く) R WA (D), R WB (D) (% of Nominal R AB ) R WA R WB CODE (Decimal) 図 2.コード 対 R WA および R WB 92-2 用 語 デジタル ポテンショメータ VR RDAC は 同 じ 意 味 で 使 います アナログ デバイセズ 社 は 提 供 する 情 報 が 正 確 で 信 頼 できるものであることを 期 していますが その 情 報 の 利 用 に 関 して あるいは 利 用 によって 生 じる 第 三 者 の 特 許 やその 他 の 権 利 の 侵 害 に 関 して 一 切 の 責 任 を 負 いません また アナログ デバイセズ 社 の 特 許 または 特 許 の 権 利 の 使 用 を 明 示 的 または 暗 示 的 に 許 諾 するものでもありません 仕 様 は 予 告 なく 変 更 される 場 合 があります 本 紙 記 載 の 商 標 および 登 録 商 標 は 各 社 の 所 有 に 属 します 日 本 語 データシートは REVISION が 古 い 場 合 があります 最 新 の 内 容 については 英 語 版 をご 参 照 ください 25 Analog Devices, Inc. All rights reserved. 本 社 / 5-69 東 京 都 港 区 海 岸 -6- ニューピア 竹 芝 サウスタワービル 電 話 3(542)2 大 阪 営 業 所 / 大 阪 府 大 阪 市 淀 川 区 宮 原 新 大 阪 トラストタワー 電 話 6(635)66

2 AD4/AD42/AD43 目 次 特 長... アプリケーション... 概 要... 機 能 ブロック 図... 改 訂 履 歴...2 仕 様...4 電 気 的 特 性 kωバージョン...4 電 気 的 特 性 5 kω kωバージョン...6 電 気 的 特 性 kωバージョン... 電 気 的 特 性 全 バージョン... タイミング 図... 絶 対 最 大 定 格... シリアル データのフォーマット... ESDの 注 意... ピン 配 置 およびピン 機 能 説 明...2 代 表 的 な 性 能 特 性...4 テスト 回 路...9 動 作 原 理...2 可 変 抵 抗 のプログラミング...2 ポテンショメータ 分 圧 器 のプログラミング...2 デジタル インターフェース...2 アプリケーション...24 アクティブ フィルタ...24 外 形 寸 法...26 オーダー ガイド...2 改 訂 履 歴 /5 Rev. C to Updated Format...Universal Changes to Features... Changes to Table... 4 Changes to Table Changes to Table 3... Changes to Table 5... Added Figure Replaced Figure Changes to Theory of Operation Section... 2 Changes to Applications Section Updated Outline Dimensions Changes to Ordering Guide... 2 / Rev. B to Rev. C Addition of new Figure... Edits to Specifications...2 Edits to Absolute Maximum Ratings...6 Edits to TPCs,, 2, 6, 2, 24, Edits to the Programming the Variable Resistor Section...3-2/29 -

3 AD4/AD42/AD43 概 要 ( ページからの 続 き) 各 VR には 専 用 の VR ラッチが 内 蔵 されており プログラミング 抵 抗 値 を 保 持 します これらの VR ラッチは SPI 互 換 の 内 部 シリア ル/パラレル 変 換 シフトレジスタから 更 新 されます このシフトレ ジスタは 標 準 の 3 線 式 シリアル 入 力 デジタル インターフェー スを 経 由 してロードされます データ ワードは ビットで シ リアル 入 力 レジスタに 入 力 されます データ ワードがデコードされて 先 頭 の 2 ビットはロード 対 象 VR ラッチのアドレスを 指 定 し 最 後 の ビットがデータとなりま す シリアル レジスタの 反 対 側 にあるシリアル データ 出 力 ピ ンを 使 うと 複 数 の VR を 使 用 するアプリケーションで 外 付 け デコーディング ロジックなしで 容 易 にディジーチェーン 接 続 を 構 成 することができます リセット ピン(RS)は VR ラッチに H をロードして 強 制 的 に ワイパーをミッド スケール ポジションに 設 定 します SHDN ピンは A ピンをオープン 状 態 にし ワイパーと B ピンを 短 絡 し て 消 費 電 力 がマイクロ ワットのシャットダウン 状 態 を 実 現 し ます SHDNをロジック ハイに 戻 すと 前 のラッチ 設 定 値 を 使 って ワイパーをシャットダウンの 前 の 同 じ 抵 抗 設 定 値 に 戻 しま す シャットダウン 状 態 でもデジタル インターフェースは 動 作 しているため デバイスがシャットダウンから 抜 け 出 したときに 新 しいワイパー 位 置 を 決 定 するためのコード 変 更 を 行 うことがで きます AD4 は SOIC- 表 面 実 装 パッケージを 採 用 しています AD42 は 4 ピン 表 面 実 装 (SOIC-4)パッケージまたは PDIP パ ッケージを 採 用 し AD43 はナロー ボディ 24 ピン PDIP パッケ ージまたは 24 ピン 表 面 実 装 パッケージを 採 用 しています また AD42/AD43 は PCMCIA アプリケーション 向 けに. mm の 薄 型 TSSOP-4/TSSOP-24 パッケージでも 提 供 しています これら すべてのデバイスの 仕 様 は 工 業 用 拡 張 温 度 範 囲 -4 C~+25 C で 規 定 しています - 3/29 -

4 AD4/AD42/AD43 仕 様 電 気 的 特 性 kωバージョン 特 に 指 定 がない 限 り V DD = 3 V ± %または 5 V ± % V A = V DD V B = V 4 C T A +25 C 表. Parameter Symbol Conditions Min Typ Max Unit DC CHARACTERISTICS RHEOSTAT MODE (Specifications Apply to All VRs) Resistor Differential NL 2 R-DNL R WB, V A = no connect ±/4 + LSB Resistor Nonlinearity 2 R-INL R WB, V A = no connect 2 ±/2 +2 LSB Nominal Resistance 3 R AB T A = 25 C, model: AD4XYY 2 kω Resistance Tempco ΔR AB /ΔT V AB = V DD, wiper = no connect 5 ppm/ C Wiper Resistance R W V DD = 5V, I W = V DD /R AB 5 Ω R W V DD = 3V, I W = V DD /R AB 2 Ω Nominal Resistance Match ΔR/R AB CH to CH 2, CH 3, or CH 4, V AB = V DD, T A = 25 C.2 % DC CHARACTERISTICS POTENTIOMETER DIVIDER (Specifications Apply to All VRs) Resolution N Bits Integral Nonlinearity 4 INL 2 ±/2 +2 LSB Differential Nonlinearity 4 DNL V DD = 5 V ±/4 + LSB DNL V DD = 3 V, T A = 25 C ±/4 + LSB DNL V DD = 3 V, T A = 4 C to +5 C.5 ±/2 +.5 LSB Voltage Divider Tempco ΔV W /ΔT Code = H 5 ppm/ C Full-Scale Error V WFSE Code = FF H 4 2. LSB Zero-Scale Error V WZSE Code = H.3 2 LSB RESISTOR TERMINALS Voltage Range 5 V A, B, W V DD V Capacitance 6 Ax, Capacitance Bx C A, B f = MHz, measured to GND, code = H 75 pf Capacitance 6 Wx C W f = MHz, measured to GND, code = H 2 pf Shutdown Current 7 I A_SD V A = V DD, V B = V, SHDN =. 5 µa Shutdown Wiper Resistance R W_SD V A = V DD, V B = V, SHDN =, V DD = 5 V 2 Ω DIGITAL INPUTS AND OUTPUTS Input Logic High V IH V DD = 5 V 2.4 V Input Logic Low V IL V DD = 5 V. V Input Logic High V IH V DD = 3 V 2. V Input Logic Low V IL V DD = 3 V.6 V Output Logic High V OH R L = 2.2 kω to V DD V DD. V Output Logic Low V OL I OL =.6 ma, V DD = 5 V.4 V Input Current I IL V IN = V or 5 V, V DD = 5 V ± µa Input Capacitance 6 C IL 5 pf POWER SUPPLIES Power Supply Range V DD range V Supply Current (CMOS) I DD V IH = V DD or V IL = V. 5 µa Supply Current (TTL) I DD V IH = 2.4 V or. V, V DD = 5.5 V.9 4 ma Power Dissipation (CMOS) 9 P DISS V IH = V DD or V IL = V, V DD = 5.5 V 27.5 µw Power Supply Sensitivity PSS V DD = 5 V ± %.2. %/% PSS V DD = 3 V ± %.6.3 %/% - 4/29 -

5 AD4/AD42/AD43 Parameter Symbol Conditions Min Typ Max Unit 6, DYNAMIC CHARACTERISTICS Bandwidth 3 db BW_ K R = kω 6 khz Total Harmonic Distortion THD W V A = V rms + 2 V dc, V B = 2 V dc, f = khz.3 % V W Settling Time t S V A = V DD, V B = V, ±% error band 2 µs Resistor Noise Voltage e NWB R WB = 5 kω, f = khz, RS = 9 nv/ Hz Crosstalk C T V A = V DD, V B = V 65 db Typ 値 は 25 C および V DD = 5 V での 平 均 測 定 値 2 抵 抗 ポジション 非 直 線 性 誤 差 R-INL は 最 大 抵 抗 ワイパー ポジションと 最 小 抵 抗 ワイパー ポジションとの 間 で 測 定 された 理 論 値 からの 差 を 表 します R-DNL は 連 続 タップ ポジション 間 での 理 論 値 からの 相 対 的 ステップ 変 化 を 表 します 部 品 の 単 調 性 は 保 証 されています 図 3 のテスト 回 路 を 参 照 してください V DD = 3 V で I W = 5μA V DD = 5 V で I W = 4μA ( kω バージョン) 3 V AB = V DD wiper (V W ) = 接 続 なし 4 INL と DNL は RDAC を 電 圧 出 力 D/A コンバータと 同 じポテンショメータ 分 圧 器 として 構 成 して V W で 測 定 V A = V DD かつ V B = V 最 大 ± LSB の DNL 仕 様 規 定 値 は 単 調 動 作 状 態 を 保 証 図 37 のテスト 回 路 を 参 照 してください 5 抵 抗 ピン A 抵 抗 ピン B 抵 抗 ピン W の 極 性 は 相 対 的 に 制 約 されません 6 設 計 上 保 証 しますが 出 荷 テストは 行 いません 抵 抗 ピン 間 容 量 テストは 測 定 ピンの 2.5 V バイアスで 測 定 しています 残 りの 抵 抗 ピンはオープンにしていま す 7 Ax ピンで 測 定 すべての Ax ピンはシャットダウン モードでオープン 入 力 のロジック 入 力 レベルを 2.4 V に 設 定 したとき ワーストケースの 電 源 電 流 が 消 費 されます これは CMOS ロジックの 標 準 特 性 ロジック 電 圧 対 I DD のプロット については 図 2 を 参 照 してください 9 P DISS は (I DD V DD )から 計 算 CMOS ロジック レベル 入 力 は 最 小 消 費 電 力 になります すべてのダイナミック 特 性 では V DD = 5 V を 使 用 隣 接 V W ピンでフル スケール 電 圧 変 化 を 行 わせて V W ピンを 測 定 - 5/29 -

6 AD4/AD42/AD43 電 気 的 特 性 5 kω kωバージョン 特 に 指 定 がない 限 り V DD = 3 V ± %または 5 V ± % V A = V DD V B = V 4 C T A +25 C 表 2. Parameter Symbol Conditions Min Typ Max Unit DC CHARACTERISTICS RHEOSTAT MODE (Specifications Apply to All VRs) Resistor Differential NL 2 R-DNL R WB, V A = No Connect ±/4 + LSB Resistor Nonlinearity 2 R-INL R WB, V A = No Connect 2 ±/2 +2 LSB Nominal Resistance 3 R AB T A = 25 C, Model: AD4XYY kω R AB T A = 25 C, Model: AD4XYY 7 3 kω Resistance Tempco ΔR AB /ΔT V AB = V DD, Wiper = No Connect 5 ppm/ C Wiper Resistance R W V DD = 5V, I W = V DD /R AB 5 Ω R W V DD = 3V, I W = V DD /R AB 2 Ω Nominal Resistance Match ΔR/R AB CH to CH 2, CH 3, or CH 4, V AB = V DD, T A = 25 C.2 % DC CHARACTERISTICS POTENTIOMETER DIVIDER (Specifications Apply to All VRs) Resolution N Bits Integral Nonlinearity 4 INL 4 ± +4 LSB Differential Nonlinearity 4 DNL V DD = 5 V ±/4 + LSB DNL V DD = 3 V, T A = 25 C ±/4 + LSB DNL V DD = 3 V, T A = 4 C to +5 C.5 ±/2 +.5 LSB Voltage Divider Tempco ΔV W /ΔT Code = H 5 ppm/ C Full-Scale Error V WFSE Code = FF H.25 LSB Zero-Scale Error V WZSE Code = H +. + LSB RESISTOR TERMINALS Voltage Range 5 V A, V B, V W V DD V Capacitance 6 Ax, Bx C A, C B f = MHz, measured to GND, code = H 5 pf Capacitance 6 Wx C W f = MHz, measured to GND, code = H pf Shutdown Current 7 I A_SD V A = V DD, V B = V, SHDN =. 5 µa Shutdown Wiper Resistance R W_SD V A = V DD, V B = V, SHDN =, V DD = 5 V 2 Ω DIGITAL INPUTS AND OUTPUTS Input Logic High V IH V DD = 5 V 2.4 V Input Logic Low V IL V DD = 5 V. V Input Logic High V IH V DD = 3 V 2. V Input Logic Low V IL V DD = 3 V.6 V Output Logic High V OH R L = 2.2 kω to V DD V DD. V Output Logic Low V OL I OL =.6 ma, V DD = 5 V.4 V Input Current I IL V IN = V or 5 V, V DD = 5 V ± µa Input Capacitance 6 C IL 5 pf POWER SUPPLIES Power Supply Range V DD range V Supply Current (CMOS) I DD V IH = V DD or V IL = V. 5 µa Supply Current (TTL) I DD V IH = 2.4 V or. V, V DD = 5.5 V.9 4 ma Power Dissipation (CMOS) 9 P DISS V IH = V DD or V IL = V, V DD = 5.5 V 27.5 µw Power Supply Sensitivity PSS V DD = 5 V ± %.2. %/% PSS V DD = 3 V ± %.6.3 %/% - 6/29 -

7 AD4/AD42/AD43 Parameter Symbol Conditions Min Typ Max Unit 6, DYNAMIC CHARACTERISTICS Bandwidth 3 db BW_5 K R = 5 kω 25 khz BW_ K R = kω 7 khz Total Harmonic Distortion THD W V A = V rms + 2 V dc, V B = 2 V dc, f = khz.3 % V W Settling Time t S _5 K V A = V DD, V B = V, ±% error band 9 µs t S _ K V A = V DD, V B = V, ±% error band µs Resistor Noise Voltage e NWB _5 K R WB = 25 kω, f = khz, RS = 2 nv/ Hz e NWB _ K R WB = 5 kω, f = khz, RS = 29 nv/ Hz Crosstalk C T V A = V DD, V B = V 65 db Typ 値 は 25 C および V DD = 5 V での 平 均 測 定 値 2 抵 抗 ポジション 非 直 線 性 誤 差 R-INL は 最 大 抵 抗 ワイパー ポジションと 最 小 抵 抗 ワイパー ポジションとの 間 で 測 定 された 理 論 値 からの 差 を 表 します R-DNL は 連 続 タップ ポジション 間 での 理 論 値 からの 相 対 的 ステップ 変 化 を 表 します 部 品 の 単 調 性 は 保 証 されています 図 3 のテスト 回 路 を 参 照 してください V DD = 3 V または 5 V で I W = V DD /R (5 kω と kω バージョン) 3 V AB = V DD wiper (V W ) = 接 続 なし 4 INL と DNL は RDAC を 電 圧 出 力 D/A コンバータと 同 じポテンショメータ 分 圧 器 として 構 成 して VW で 測 定 V A = V DD かつ V B = V 最 大 ± LSB の DNL 仕 様 規 定 値 は 単 調 動 作 状 態 を 保 証 図 37 のテスト 回 路 を 参 照 してください 5 抵 抗 ピン A 抵 抗 ピン B 抵 抗 ピン W の 極 性 は 相 対 的 に 制 約 されません 6 設 計 上 保 証 しますが 出 荷 テストは 行 いません 抵 抗 ピン 間 容 量 テストは 測 定 ピンの 2.5 V バイアスで 測 定 しています 残 りの 抵 抗 ピンはオープンにしていま す 7 Ax ピンで 測 定 すべての Ax ピンはシャットダウン モードでオープン 入 力 の 全 ロジック 入 力 レベルを 2.4 V に 設 定 したとき ワーストケースの 電 源 電 流 が 消 費 されます これは CMOS ロジックの 標 準 特 性 ロジック 電 圧 対 I DD のプロッ トについては 図 2 を 参 照 してください 9 P DISS は (I DD V DD )から 計 算 CMOS ロジック レベル 入 力 は 最 小 消 費 電 力 になります すべてのダイナミック 特 性 では V DD = 5 V を 使 用 隣 接 V W ピンでフル スケール 電 圧 変 化 を 行 わせて V W ピンを 測 定 - 7/29 -

8 AD4/AD42/AD43 電 気 的 特 性 kωバージョン 特 に 指 定 がない 限 り V DD = 3 V ± %または 5 V ± % V A = V DD V B = V 4 C T A +25 C 表 3. Parameter Symbol Conditions Min Typ Max Unit DC CHARACTERISTICS RHEOSTAT MODE (Specifications Apply to All VRs) Resistor Differential NL 2 R-DNL R WB, V A = no connect 5 +3 LSB Resistor Nonlinearity 2 R-INL R WB, V A = no connect 4 ±.5 +4 LSB Nominal Resistance 3 R AB T A = 25 C, model: AD4XYY..2.6 kω Resistance Tempco ΔR AB /ΔT V AB = V DD, wiper = no connect 7 ppm/ C Wiper Resistance R W V DD = 5V, I W = V DD /R AB 53 Ω R W V DD = 3V, I W = V DD /R AB 2 Ω Nominal Resistance Match ΔR/R AB CH to CH 2, V AB = V DD, T A = 25 C.75 2 % DC CHARACTERISTICS POTENTIOMETER DIVIDER (Specifications Apply to All VRs) Resolution N Bits Integral Nonlinearity 4 INL 6 ±2 +6 LSB Differential Nonlinearity 4 DNL V DD = 5 V LSB DNL V DD = 3 V, T A = 25 C LSB Voltage Divider Temperature Coefficient ΔV W /ΔT Code = H 25 ppm/ C Full-Scale Error V WFSE Code = FF H 2 2 LSB Zero-Scale Error V WZSE Code = H 6 LSB RESISTOR TERMINALS Voltage Range 5 V A, V B, V DD V V W Capacitance 6 Ax, Bx C A, C B f = MHz, measured to GND, code = H 75 pf Capacitance 6 Wx C W f = MHz, measured to GND, code = H 2 pf Shutdown Supply Current 7 I A_SD V A = V DD, V B = V, SHDN =. 5 µa Shutdown Wiper Resistance R W_SD V A = V DD, V B = V, SHDN =, V DD = 5 V 5 Ω DIGITAL INPUTS AND OUTPUTS Input Logic High V IH V DD = 5 V 2.4 V Input Logic Low V IL V DD = 5 V. V Input Logic High V IH V DD = 3 V 2. V Input Logic Low V IL V DD = 3 V.6 V Output Logic High V OH R L = 2.2 kω to V DD V DD. V Output Logic Low V OL I OL =.6 ma, V DD = 5 V.4 V Input Current I IL V IN = V or 5 V, V DD = 5 V ± µa Input Capacitance 6 C IL 5 pf POWER SUPPLIES Power Supply Range V DD range V Supply Current (CMOS) I DD V IH = V DD or V IL = V. 5 µa Supply Current (TTL) I DD V IH = 2.4 V or. V, V DD = 5.5 V.9 4 ma Power Dissipation (CMOS) 9 P DISS V IH = V DD or V IL = V, V DD = 5.5 V 27.5 µw Power Supply Sensitivity PSS ΔV DD = 5 V ± %.35. %/% PSS ΔV DD = 3 V ± %.5.3 %/% - /29 -

9 AD4/AD42/AD43 Parameter Symbol Conditions Min Typ Max Unit 6, DYNAMIC CHARACTERISTICS Bandwidth 3 db BW_ K R = kω 5, khz Total Harmonic Distortion THD W V A = V rms + 2 V dc, V B = 2 V dc, f = khz.5 % V W Settling Time t S V A = V DD, V B = V, ±% error band.5 µs Resistor Noise Voltage e NWB R WB = 5 Ω, f = khz, RS = 3 nv/ Hz Crosstalk C T V A = V DD, V B = V 65 db Typ 値 は 25 C および V DD = 5 V での 平 均 測 定 値 2 抵 抗 ポジション 非 直 線 性 誤 差 R-INL は 最 大 抵 抗 ワイパー ポジションと 最 小 抵 抗 ワイパー ポジションとの 間 で 測 定 された 理 論 値 からの 差 を 表 します R-DNL は 連 続 タップ ポジション 間 での 理 論 値 からの 相 対 的 ステップ 変 化 を 表 します 図 3 のテスト 回 路 を 参 照 してください V DD = 3 V で I W = 5μA V DD = 5 V で I W = 2.5 ma ( kω バージョン) 3 V AB = V DD wiper (V W ) = 接 続 なし 4 INL と DNL は RDAC を 電 圧 出 力 D/A コンバータと 同 じポテンショメータ 分 圧 器 として 構 成 して V W で 測 定 V A = V DD かつ V B = V 最 大 ± LSB の DNL 仕 様 規 定 値 は 単 調 動 作 状 態 を 保 証 図 37 のテスト 回 路 を 参 照 してください 5 抵 抗 ピン A 抵 抗 ピン B 抵 抗 ピン W の 極 性 は 相 対 的 に 制 約 されません 6 設 計 上 保 証 しますが 出 荷 テストは 行 いません 抵 抗 ピン 間 容 量 テストは 測 定 ピンの 2.5 V バイアスで 測 定 しています 残 りの 抵 抗 ピンはオープンにしています 7 Ax ピンで 測 定 すべての Ax ピンはシャットダウン モードでオープン 入 力 のロジック 入 力 レベルを 2.4 V に 設 定 したとき ワーストケースの 電 源 電 流 が 消 費 されます これは CMOS ロジックの 標 準 特 性 ロジック 電 圧 対 I DD のプロット については 図 2 を 参 照 してください 9 P DISS は (I DD V DD )から 計 算 CMOS ロジック レベル 入 力 は 最 小 消 費 電 力 になります すべてのダイナミック 特 性 では V DD = 5 V を 使 用 隣 接 V W ピンでフル スケール 電 圧 変 化 を 行 わせて V W ピンを 測 定 - 9/29 -

10 AD4/AD42/AD43 電 気 的 特 性 全 バージョン 特 に 指 定 がない 限 り V DD = 3 V ± %または 5 V ± % V A = V DD V B = V 4 C T A +25 C 表 4. Parameter Symbol Conditions Min Typ Max Unit SWITCHING CHARACTERISTICS 2, 3 Input Clock Pulse Width t CH, t CL Clock level high or low ns Data Setup Time t DS 5 ns Data Hold Time t DH 5 ns CLK to SDO Propagation Delay 4 t PD R L = kω to 5 V, C L 2 pf 25 ns CS Setup Time t CSS ns CS High Pulse Width t CSW ns Reset Pulse Width t RS 5 ns CLK Fall to CS Rise Hold Time t CSH ns CS Rise to Clock Rise Setup t CS ns Typ 値 は 25 C および V DD = 5 V での 平 均 測 定 値 2 設 計 上 保 証 しますが 出 荷 テストは 行 いません 抵 抗 ピン 間 容 量 テストは 測 定 ピンの 2.5 V バイアスで 測 定 しています 残 りの 抵 抗 ピンはオープンにしています 3 測 定 場 所 については 図 3 を 参 照 してください すべての 入 力 制 御 電 圧 は t R = t F = ns (V DD の %から 9%)で 規 定 し.6 V の 電 圧 レベルからの 時 間 とします スイ ッチング 特 性 は V DD = 3 V または 5 V を 使 って 測 定 クロック 誤 動 作 を 回 避 するために 最 小 入 力 ロジック スルーレートを V/µs に 維 持 する 必 要 があります 4 伝 搬 遅 延 は V DD R L C L の 値 に 依 存 します(アプリケーションのセクション 参 照 ) タイミング 図 SDI CLK CS V DD V OUT V A A D7 D6 D5 D4 D3 D2 D D DAC REGISTER LOAD 92-3 t RS RS t S V DD V OUT % V DD /2 % ERROR BAND 図 5.リセットのタイミング 図 92-5 図 3.タイミング 図 SDI (DATA IN) SDO (DATA OUT) Ax OR Dx A'xORD'x Ax OR Dx t DS t DH A'xORD'x t PD_MIN t PD_MAX CLK t CH tcs CS t CSS t CL t CSH t CSW t S V DD V OUT V % ERROR BAND % 92-4 図 4. 詳 細 タイミング 図 - /29 -

11 AD4/AD42/AD43 絶 対 最 大 定 格 特 に 指 定 のない 限 り T A = 25 C 表 5. Parameter V DD to GND V A, V B, V W to GND Maximum Current I WB, I WA Pulsed I WB Continuous (R WB kω, A Open) I WA Continuous (R WA kω, B Open) I AB Continuous (R AB = kω/ kω/ 5 kω/ kω) Digital Input and Output Voltage to GND Operating Temperature Range Maximum Junction Temperature (T J Maximum) Storage Temperature Rating.3 V, + V V, V DD ±2 ma ±5 ma ±5 ma ±5 ma/±5 μa/ ± μa/±5 μa V, 7 V 4 C to +25 C 5 C Lead Temperature (Soldering, sec) 3 C Package Power Dissipation Thermal Resistance (θ JA ) SOIC (R-) PDIP (N-4) PDIP (N-24) SOIC (R-4) SOIC (R-24) TSSOP-4 (RU-4) TSSOP-24 (RU-24) 65 C to +5 C (T J max T A )/θ JA 5 C/W 3 C/W 63 C/W 2 C/W 7 C/W C/W 43 C/W 上 記 の 絶 対 最 大 定 格 を 超 えるストレスを 加 えるとデバイスに 恒 久 的 な 損 傷 を 与 えることがあります この 規 定 はストレス 定 格 の 規 定 のみを 目 的 とするものであり この 仕 様 の 動 作 のセクションに 記 載 する 規 定 値 以 上 でのデバイス 動 作 を 定 めたものではありませ ん デバイスを 長 時 間 絶 対 最 大 定 格 状 態 に 置 くとデバイスの 信 頼 性 に 影 響 を 与 えます シリアル データのフォーマット 表 6. ADDR DATA B9 B B7 B6 B5 B4 B3 B2 B B A A D7 D6 D5 D4 D3 D2 D D MSB LSB MSB LSB 最 大 ピン 電 流 は 与 えられた 抵 抗 で A ピン B ピン W ピンの 内 の 任 意 の 2 ピン 間 に 加 えられる 最 大 電 圧 スイッチの 最 大 処 理 電 流 パッケージの 最 大 消 費 電 力 により 制 約 されます V DD = 5 V ESDの 注 意 ESD( 静 電 放 電 )の 影 響 を 受 けやすいデバイスです 電 荷 を 帯 びたデバイスや 回 路 ボードは 検 知 されないまま 放 電 す ることがあります 本 製 品 は 当 社 独 自 の 特 許 技 術 である ESD 保 護 回 路 を 内 蔵 してはいますが デバイスが 高 エネルギ ーの 静 電 放 電 を 被 った 場 合 損 傷 を 生 じる 可 能 性 があります したがって 性 能 劣 化 や 機 能 低 下 を 防 止 するため ESD に 対 する 適 切 な 予 防 措 置 を 講 じることをお 勧 めします - /29 -

12 AD4/AD42/AD43 ピン 配 置 およびピン 機 能 説 明 B GND 2 CS 3 SDI 4 AD4 TOP VIEW (Not to Scale) A W V DD 図 6.AD4 のピン 配 置 CLK 92-6 AGND 4 B2 A2 W2 DGND SHDN CS AD42 TOP VIEW (Not to Scale) B A W V DD RS CLK SDI 92-7 AGND2 B2 2 A2 3 W2 4 AGND4 5 B4 6 A4 7 AD43 TOP VIEW (Not to Scale) B A W AGND B3 A3 W3 W4 7 AGND3 図 7.AD42 のピン 配 置 DGND 9 6 V DD SHDN 5 RS CS 4 CLK SDI 2 3 SDO 図.AD43 のピン 配 置 92- 表 7.AD4 のピン 機 能 説 明 ピン 番 号 記 号 説 明 B ピン B の RDAC 2 GND グラウンド 3 CS チップ セレクト 入 力 アクティブ ロー CSがハイ レベルに 戻 ると アドレス ビットに 基 づいてシリアル 入 力 レジスタ 内 のデータがデコードされて ターゲットの DAC レジスタにロードされます 4 SDI シリアル データ 入 力 5 CLK シリアル クロック 入 力 立 ち 上 がりエッジ トリガー 6 V DD 正 の 電 源 3 V と 5 V での 動 作 仕 様 7 W ワイパーの RDAC Addr = 2 A ピン A の RDAC 表.AD42 のピン 機 能 説 明 ピン 番 号 記 号 説 明 AGND アナログ グラウンド 2 B2 ピン B の RDAC 2 3 A2 ピン A の RDAC 2 4 W2 ワイパーの RDAC 2 Addr = 2 5 DGND デジタル グラウンド 6 SHDN ピン A オープン シャットダウンは 可 変 抵 抗 と 可 変 抵 抗 2 を 制 御 します 7 CS チップ セレクト 入 力 アクティブ ロー CSがハイ レベルに 戻 ると アドレス ビットに 基 づいてシリアル 入 力 レジスタ 内 のデータがデコードされて ターゲットの DAC レジスタにロードされます SDI シリアル データ 入 力 9 CLK シリアル クロック 入 力 立 ち 上 がりエッジ トリガー RS アクティブ ローにすると ミッドスケールにリセットされます RDAC レジスタに H が 設 定 されます V DD 正 の 電 源 3 V と 5 V での 動 作 仕 様 2 W ワイパーの RDAC Addr = 2 3 A ピン A の RDAC 4 B ピン B の RDAC すべての AGND ピンは DGND に 接 続 する 必 要 があります - 2/29 -

13 AD4/AD42/AD43 表 9 AD43 のピン 機 能 説 明 ピン 番 号 記 号 説 明 AGND2 アナログ グラウンド 2 2 B2 ピン B の RDAC 2 3 A2 ピン A の RDAC 2 4 W2 ワイパーの RDAC 2 Addr = 2 5 AGND4 アナログ グラウンド 4 6 B4 ピン B の RDAC 4 7 A4 ピン A の RDAC 4 W4 ワイパーの RDAC 4 Addr = 2 9 DGND デジタル グラウンド SHDN アクティブ ローの 入 力 ピン A オープン シャットダウンは 可 変 抵 抗 ~ 可 変 抵 抗 4 を 制 御 します CS チップ セレクト 入 力 アクティブ ロー CSがハイ レベルに 戻 ると アドレス ビットに 基 づいてシリアル 入 力 レジスタ 内 のデータがデコードされて ターゲットの DAC レジスタにロードされます 2 SDI シリアル データ 入 力 3 SDO シリアル データ 出 力 オープン ドレイン トランジスタにはプルアップ 抵 抗 が 必 要 です 4 CLK シリアル クロック 入 力 立 ち 上 がりエッジ トリガー 5 RS アクティブ ローにすると ミッドスケールにリセットされます RDAC レジスタに H が 設 定 されます 6 V DD 正 の 電 源 3 V と 5 V での 動 作 仕 様 7 AGND3 アナログ グラウンド 3 W3 ワイパーの RDAC 3 Addr = 2 9 A3 ピン A の RDAC 3 2 B3 ピン B の RDAC 3 2 AGND アナログ グラウンド 22 W ワイパーの RDAC Addr = 2 23 A ピン A の RDAC 24 B ピン B の RDAC すべての AGND ピンは DGND に 接 続 する 必 要 があります - 3/29 -

14 AD4/AD42/AD43 代 表 的 な 性 能 特 性 V DD =3V OR5V R AB = k 6 4 SS = 25 UNITS V DD =4.5V T A =25 C RESISTANCE (k ) 6 4 FREQUENCY R WB R WA CODE (Decimal) WIPER RESISTANCE ( ) 92-2 図 9.コード 対 ワイパー 端 点 ピン 間 抵 抗 図 2. kω ワイパー 接 触 抵 抗 のヒストグラム 5 H FF H. V DD =5V V WB VOLTAGE (V) H 2 H 5 H CODE = H T A =25 C V DD =5V INL NONLINEARITY ERROR (LSB).5.5 T A =+25 C T A = 4 C T A =+5 C I WB CURRENT (ma) DIGITAL INPUT CODE (Decimal) 92-3 図. 導 通 電 流 対 抵 抗 直 線 性 図 3.コード 対 ポテンショメータ 分 圧 器 の 非 直 線 性 誤 差 R-INL ERROR (LSB)..5 T A = 4 C T A =+5 C T A =+25 C V DD =5V FREQUENCY SS = 4 UNITS V DD =4.5V T A =25 C DIGITAL INPUT CODE (Decimal) WIPER RESISTANCE ( ) 92-4 図.コード 対 抵 抗 ステップ ポジション 非 直 線 性 誤 差 図 4.5 kω ワイパー 接 触 抵 抗 のヒストグラム - 4/29 -

15 AD4/AD42/AD43 FREQUENCY SS = 4 UNITS V DD =4.5V T A =25 C RHEOSTAT MODE TEMPCO (ppm/ C) V DD =5V T A = 4 C/+5 C V A = NO CONNECT R WB MEASURED WIPER RESISTANCE ( ) CODE (Decimal) 図 5. kω ワイパー 接 触 抵 抗 のヒストグラム 図.ΔR WB /ΔT 可 変 抵 抗 器 モードの 温 度 係 数 R AB (END-TO-END) 2mV NOMINAL RESISTANCE (k ) R WB (WIPER-TO-END) CODE = H R W (2mV/DIV) CS (5V/DIV) R AB =k TEMPERATURE ( C) V TIME 5ns/DIV 5ns 92-9 図 6. 公 称 抵 抗 の 温 度 特 性 図 9.ハーフ スケールでのポジション ステップ 変 化 (コード 7F H H ) POTENTIOMETER MODE TEMPCO (ppm/ C) V DD =5V T A = 4 C/+5 C V A =2V V B =V GAIN (db) T A =25 C CODE = FF CODE (Decimal) k k k M FREQUENCY (Hz) 92-2 図 7.ΔV WB /ΔT ポテンショメータ モードの 温 度 係 数 図 2. 周 波 数 対 コード 対 kωゲイン( 図 43 参 照 ) - 5/29 -

16 AD4/AD42/AD CODE = H V DD =5V SS = 5 UNITS FILTER = 22kHz V DD =5V T A =25 C R WB RESISTANCE (%) AVERAGE + 2 SIGMA AVERAGE 2 SIGMA AVERAGE THD + NOISE (%) HOURS OF OPERATION AT 5 C k k k FREQUENCY (Hz) 図 2.バーンインにより 加 速 した 長 時 間 ドリフト 図 24. 総 合 高 調 波 歪 み +ノイズの 周 波 数 特 性 ( 図 4と 図 42 参 照 ) 2V s OUTPUT V OUT (5mV/DIV) INPUT 5V TIME 5 s/div 5 s mV TIME 2ns/DIV 2ns 図 22. 大 信 号 セトリング タイム 図 25. 時 間 対 デジタル フィードスルー H CODE = FF H H 4 H CODE = FF H GAIN (db) H 2 H H GAIN (db) H H H H 4 H H 2 H 2 H 4 H 54 k k k M FREQUENCY (Hz) H 4 54 k k k M FREQUENCY (Hz) 図 23. 周 波 数 対 コード 対 5 kω ゲイン 図 26. 周 波 数 対 コード 対 kω ゲイン - 6/29 -

17 AD4/AD42/AD43 X NORMALIZED GAIN FLATNESS (.db/div) CODE = H V DD =5V T A =25 C R=5k R = k k k k M FREQUENCY (Hz) R=k GAIN (db) f 3dB = 7kHz, R = k FREQUENCY (Hz) f 3dB = 7kHz, R = k f 3dB = 25kHz, R = 5k V IN = mv rms 36 V DD =5V R L =M 42 k k k M 92-3 図 27. 正 規 化 したゲイン 平 坦 性 の 周 波 数 特 性 ( 図 43 参 照 ) 図 3. 3 db 帯 域 幅 I DD SUPPLY CURRENT (ma). T A =25 C V DD =5V I DD SUPPLY CURRENT ( A) A: V DD =5.5V CODE = 55 H B: V DD =3.3V CODE = 55 H C: V DD =5.5V CODE = FF H D: V DD =3.3V CODE = FF H A T A =25 C B V DD =3V 2 C DIGITAL INPUT VOLTAGE (V) 92-2 k k k M M FREQUENCY (Hz) D 92-3 図 2.デジタル 入 力 電 圧 対 電 源 電 流 図 3.クロック 周 波 数 対 電 源 電 流 6 V DD =+5VDC V p-p AC T A =25 C CODE = H C L = pf V A =4V,V B =V V DD =2.7V T A =25 C PSRR (db) 4 R ON ( ) 6 V DD =5.5V k k k M FREQUENCY (Hz) V BIAS (V) 図 29. 電 源 除 去 比 の 周 波 数 特 性 ( 図 4 参 照 ) 図 32.V DD 対 AD43 内 部 ワイパーオン 抵 抗 ( 図 39 参 照 ) - 7/29 -

18 AD4/AD42/AD43 GAIN (db) PHASE (Degrees) V DD =5V T A =25 C I DD SUPPLY CURRENT ( A).. LOGIC INPUT VOLTAGE =, V DD V DD =5.5V k WIPER SET AT HALF-SCALE H 2k 4k M 2M 4M 6M M FREQUENCY (Hz) V DD =3.3V TEMPERATURE ( C) 図 33. kω ゲインと 位 相 の 周 波 数 特 性 図 35. 電 源 電 流 の 温 度 特 性 V DD =5V 6 I A SHUTDOWN CURRENT (na) THEORETICAL I WB_MAX (ma) R AB = k R AB = k V A = V B = OPEN T A =25 C R AB = 5k TEMPERATURE ( C) R AB = k CODE (Decimal) 図 34.シャットダウン 電 流 の 温 度 特 性 図 36.コード 対 I WB_MAX - /29 -

19 AD4/AD42/AD43 テスト 回 路 V+ DUT A W B V+ = V DD LSB = V+/256 V MS OFFSET GND A ~ DUT B W V IN 2.5V DC OP279 5V V OUT 92-4 図 37.ポテンショメータ 分 圧 器 の 非 直 線 性 誤 差 (INL DNL) 図 4.プログラマブルな 反 転 ゲイン NO CONNECT 5V DUT A W B V MS I W OFFSET GND OP279 V IN ~ W A B DUT 2.5V V OUT 92-4 図 3. 抵 抗 ポジションの 非 直 線 性 誤 差 ( 可 変 抵 抗 器 動 作 ; R-INL R-DNL) 図 42.プログラマブルな 非 反 転 ゲイン A +5V V MS2 DUT A W B I V W =V DD /R NOMINAL W V MS R W =[V MS V MS2 ]/I W 92-3 OFFSET GND V IN ~ W DUT B 2.5V OP42 5V V OUT 図 39.ワイパー 抵 抗 図 43.ゲインの 周 波 数 特 性 V+ ~ V A V DD A W B V+ = VDD % PSRR (db) = 2LOG V MS V V MS DD PSS (%/%) = V MS % V DD % ( ) DUT W B R SW =.V I SW CODE = H + I SW.V V BIAS A=NC 図 4. 電 源 除 去 比 (PSS PSRR) 図 44.オン 抵 抗 増 分 - 9/29 -

20 AD4/AD42/AD43 動 作 原 理 AD4/AD42/AD43 は チャンネル 2 チャンネル 4 チャ ンネルの 256 ポジション デジタル 制 御 型 可 変 抵 抗 (VR)デバイス です VR 設 定 値 の 変 更 は ビットのシリアル データ ワード をSDI (シリアル データ 入 力 )ピンに 入 力 することにより 行 われま す このデータ ワードは 2 ビットのアドレス ビット(MSBフ ァースト)とそれに 続 く ビットのデータ ビット(MSBファース ト)から 構 成 されています 表 6に シリアル レジスタのデー タ ワード フォーマットを 示 します AD4/AD42/AD43 のADDRデコーダは 次 のアドレス 割 り 当 てを 持 っています こ のアドレスがシリアル レジスタ データのビットB7~ビットB に 受 信 するVRラッチの 位 置 を 指 定 します VR# = A 2 + A + () チャンネルのAD4 ではA = A = に 2 チャンネルの AD42 ではA = に それぞれ 設 定 する 必 要 があります VR 設 定 の 変 更 は ランダム シーケンスで 回 に つずつ 行 うことが できます MHzのシリアル クロックでは AD43 の 場 合 4 個 のすべてのVRを 4 µs ( 4 ns)でロードすることができ ます 詳 しいタイミング 条 件 を 図 3 図 4 図 5に 示 します AD4/AD42/AD43 にはパワーオン 時 にミッドスケールにプリ セットする 機 能 がないため パワーアップ 時 にワイパー 位 置 が 不 定 になりますが AD42/AD43 では RSピンをアサートしてミッ ド スケールにリセットすることができるので パワーアップ 時 の 初 期 状 態 をシンプルにすることができます 両 デバイスには 電 源 シャットダウンSHDNピンがあります このピンは VR を 消 費 電 力 ゼロの 状 態 にします この 状 態 では ピン Ax をオープンにし ワイパーWx とピン Bx を 短 絡 させるため 消 費 電 力 は VR のリー ク 電 流 のみになります シャットダウン モードでは VR ラッチ 設 定 値 が 維 持 されているため 動 作 モードに 戻 ったときに VR 設 定 値 が 前 の 抵 抗 値 に 戻 されます シャットダウンではデジタル イ ンターフェースは 動 作 しますが SDO は 非 アクティブ 状 態 になり ます レジスタのコード 変 更 は シャットダウン 中 に 行 うことが できるため デバイスがシャットダウンから 抜 け 出 したときにワ イパーを 新 しい 位 置 にすることができます SHDN D7 D6 D5 D4 D3 D2 D D R S R S R S Ax Wx 可 変 抵 抗 のプログラミング 可 変 抵 抗 器 動 作 ピンAとピンBの 間 のVR (RDAC)の 公 称 抵 抗 は kω kω 5 kω kωのものを 提 供 しています 製 品 番 号 の 最 後 の 桁 が 公 称 抵 抗 値 ( kω = ; kω = )を 表 しています VRの 公 称 抵 抗 (R AB )は 256 個 の 接 点 を 持 ち ワイパー ピンによりアクセスされ ます 抵 抗 値 はワイパー Bピン 間 (R WB )またはワイパー Aピン 間 (R WA )で 測 定 することができます RDACラッチ 内 の ビット データ ワードがデコードされて 256 通 りの 設 定 の 内 の つを 選 択 します ワイパーの 最 初 の 接 続 は Bピンでのデータ H から 始 まります このBピン 接 続 は ワイパー 接 触 抵 抗 5 Ωを 持 ってい ます 2 番 目 の 接 続 は 最 初 のタップ ポイントであり( kωデバイ スの 場 合 ) ここではデータ H に 対 して 9Ω = [R AB ( 公 称 抵 抗 )+ R W = 39Ω + 5Ω ]になります 3 番 目 の 接 続 は 次 のタップ ポイン トで データ 2 H に 対 して 7Ω + 5Ω = 2Ωとなります LSBデー タ 値 の 各 増 加 により ワイパーは 抵 抗 ラダーを 上 に 移 動 し 最 後 のタップ ポイント, Ωに 到 達 するまで 移 動 します データ H でも ワイパーはBピンに 直 接 接 続 されないことに 注 意 してく ださい 図 45に 簡 単 化 したRDACの 等 価 回 路 を 示 します AD4 は 個 の RDAC を AD42 は 2 個 の 独 立 な RDAC を AD43 は 4 個 の 独 立 な RDAC を それぞれ 内 蔵 しています Wx と Bx の 間 のデジタル 的 に 設 定 される 出 力 抵 抗 を 決 定 する 一 般 的 な 変 換 式 は 次 のようになります D R D R R (2) 256 WB AB W ここで D は ビットの RDAC#ラッチにロードされる 進 数 等 価 データで R AB は 公 称 ピン 間 抵 抗 です 例 えば A ピンがオープンまたはワイパーW に 接 続 されると 次 の RDAC ラッチ コードにより 次 の R WB が 得 られます( kω バー ジョンの 場 合 ) 表. D (Dec) R WB (Ω) Output State 255, Full scale 2 5,5 Midscale (RS = condition) 9 LSB 5 Zero-scale (wiper contact resistance) ゼロ スケール 状 態 では 有 限 なワイパー 抵 抗 5Ωがあることに 注 意 してください 性 能 低 下 または 内 部 スイッチの 破 壊 を 防 止 す るため この 状 態 でのWとBとの 間 の 電 流 レベルが5 maを 超 えな いように 注 意 してください RDAC LATCH AND DECODER R S R S =R NOMINAL /256 Bx 図 45.AD42/AD43 の 等 価 VR (RDAC) 回 路 - 2/29 -

21 AD4/AD42/AD43 機 械 式 ポテンショメータと 同 様 に RDAC は 対 称 です ワイパー W とピン A との 間 の 抵 抗 も デジタルに 制 御 された 相 補 的 な 抵 抗 R WA を 発 生 します これらのピンを 使 用 する 場 合 B ピンはフロ ーティングにするか またはワイパーに 接 続 してください R WA は 最 大 から 開 始 して RDAC ラッチにロードされるデータが 大 き くなるほど 減 少 します この R WA の 一 般 的 な 変 換 式 は R WA 256 D (3) 256 D RAB RW ここで D は ビットの RDAC#ラッチにロードされるデータで R AB は 公 称 ピン 間 抵 抗 です 例 えば B ピンがオープンまたはワイパーW に 接 続 されると 次 の RDAC ラッチ コードにより 次 の R WA が 得 られます( kω バー ジョンの 場 合 ) 表. D (Dec) R WA (Ω) Output State Full-Scale 2 5,5 Midscale (RS = Condition), LSB,5 Zero-Scale R AB のチャンネル 間 における 代 表 的 な 分 布 は±% 以 内 で 一 致 します ただし デバイス 間 のマッチングは プロセス ロットに 依 存 し ±2% 変 動 します 温 度 係 数 すなわち 温 度 による R AB の 変 化 は 5 ppm/ C で 発 生 します ワイパー ピン 端 点 ピン 間 抵 抗 の 温 度 係 数 は %~%の 調 整 範 囲 で 最 適 性 能 を 持 ちます この 場 合 内 部 のワイパー コン タクト スイッチは 温 度 に 関 係 する 大 きな 誤 差 要 因 にはなりま せん 図 のグラフに コード 対 R WB 温 度 係 数 の 性 能 を 示 します 32 より 小 さいコードでポテンショメータを 使 うと プロットして ある 大 きな 温 度 係 数 が 発 生 します ポテンショメータ 分 圧 器 のプログラミング 電 圧 出 力 動 作 デジタル ポテンショメータは ピンに 入 力 した 電 圧 に 比 例 した 出 力 電 圧 を 容 易 に 発 生 することができます たとえば A ピンを 5 V に B ピンをグラウンドにそれぞれ 接 続 す ると V から 開 始 して 5 V より LSB 下 までの 範 囲 の 値 を 持 つワ イパーピン 出 力 電 圧 を 発 生 します 電 圧 の 各 LSB は ピン A とピ ン B に 加 えた 電 圧 をポテンショメータ 分 圧 器 の 256 ポジション 分 解 能 で 除 算 した 値 に 等 しくなります ピン A とピン B に 与 えられ た 任 意 の 入 力 電 圧 に 対 して グラウンドを 基 準 とした 出 力 電 圧 を 決 める 一 般 式 は 次 のように 表 されます D V V V (4) 256 W AB B 分 圧 器 モードでのデジタル ポテンショメータの 動 作 は 温 度 に 対 して 正 確 な 動 作 になります ここで 出 力 電 圧 は 絶 対 値 ではな く 内 部 抵 抗 間 の 比 に 依 存 するため 温 度 ドリフトは 5 ppm/ C に 改 善 されます 小 さい 値 のワイパー ポジション 設 定 では ポテンショメータ 分 圧 器 の 温 度 係 数 が 大 きくなります これは CMOSスイッチのワイ パー 抵 抗 の 組 み 合 わせがBピンからワイパーWまでの 合 計 抵 抗 の 大 きな 部 分 を 占 めるようになるためです コード 設 定 値 対 ポテンシ ョメータ 温 度 係 数 性 能 のプロットについては 図 7を 参 照 してく ださい デジタル インターフェース AD4/AD42/AD43 は 標 準 のSPI 互 換 3 線 式 シリアル 入 力 制 御 インターフェースを 内 蔵 しています この 3 本 の 入 力 は クロ ック(CLK) チップ セレクト(CS) シリアル データ 入 力 (SDI) です 立 ち 上 がりエッジを 検 出 するCLK 入 力 では 不 正 なデータ をシリアル 入 力 レジスタに 入 力 してしまわないようにクリーンな クロック 変 化 が 必 要 です 最 適 性 能 を 得 るためには V/µsより 高 速 なロジック 変 化 を 使 用 してください 標 準 ロジック ファミリ ーはこの 条 件 を 満 たします 製 品 評 価 で 機 械 式 スイッチを 使 用 す る 場 合 フリップフロップまたは 他 の 適 切 な 方 法 を 使 ってこれら から 発 生 するする 波 形 歪 みを 除 去 する 必 要 があります 図 46 図 47 図 4のブロック 図 に 詳 しい 内 部 デジタル 回 路 を 示 します CSがアクティブ ローのとき クロックの 各 立 ち 上 がりエッジで データが ビットのシリアル レジスタにロードされます( 表 2 参 照 ) CS CLK A A D7 -BIT SER REG SDI DI D CS CLK SDI SHDN A A D7 -BIT SER REG DI D DGND EN ADDR DEC D7 RDAC LATCH NO. D AD4 GND 図 46.AD4 のブロック 図 EN ADDR DEC RS D7 D D7 D RDAC LATCH NO. R RDAC LATCH NO. 2 R AD42 AGND 図 47.AD42 のブロック 図 V DD A W B V DD A W B A4 W4 B /29 -

22 AD4/AD42/AD43 CS CLK SDO SDI DO DI A A D7 SER REG D EN ADDR DEC D7 D D7 D RDAC LATCH NO. R AD43 RDAC LATCH NO. 4 R V DD A W B A4 W4 B4 2 個 のAD43 RDACをディジーチェーンする 場 合 表 6に 示 すフ ォーマットによる 2 ビットのアドレスとデータが 必 要 です シャ ットダウン(SHDN =ロー レベル) 時 SDO 出 力 ピンをオフ 状 態 (ハ イ レベル)にして プルアップ 抵 抗 での 消 費 電 力 を 小 さくする 必 要 があります SDO 出 力 の 等 価 回 路 については 図 5を 参 照 して ください 仕 様 表 のデータ セットアップ タイムとデータ ホールド タ イムがデータ 有 効 時 間 の 条 件 を 規 定 します CSがハイ レベルに 戻 るとき シリアル レジスタに 入 力 されるデータ ワードの 最 後 の ビットが 保 持 されます CSがハイ レベルになると 同 時 に CSによりアドレス デコーダをゲーティングし 2 個 (AD42)ま たは 4 個 (AD43)の 内 の 個 の 立 ち 上 がりエッジ トリガーRDAC ラッチをイネーブルします 図 49と 表 3を 参 照 してください 表 3.アドレスのデコード 表 SHDN DGND RS AGND A A Latch Decoded RDAC# RDAC#2 図 4.AD43 のブロック 図 RDAC#3 AD43 Only RDAC#4 AD43 Only 表 2. 入 力 ロジック 制 御 の 真 理 値 表 CLK CS RS SHDN Register Activity L L H H No SR effect; enables SDO pin P L H H Shift one bit in from the SDI pin. The th previously entered bit is shifted out of the SDO pin. X P H H Load SR data into RDAC latch based on A, A decode (Table 3). X H H H No operation X X L H Sets all RDAC latches to midscale, wiper centered, and SDO latch cleared X H P H Latches all RDAC latches to H X H H L Open-circuits all Resistor A terminals, connects W to B, turns off SDO output transistor. P = 立 ち 上 がりエッジ X = don't care SR =シフトレジスタ シリアル データ 出 力 (SDO)ピン(このピンは AD43 の 場 合 だけで AD4 と AD42 にはありません)には オープン ドレインの n チャンネル FET があります このために 次 のパッケージの SDI ピンにデータを 転 送 するためにはプルアップ 抵 抗 が 必 要 です プルアップ 抵 抗 の 終 端 電 圧 は AD43 SDO 出 力 デバイスの V DD 電 源 (ただし V の 最 大 V DD よりは 低 い)より 高 くなることがあり ます 例 えば AD43 は V DD = 3.3 V で 動 作 できますが 次 のデ バイスに 対 するインターフェースのプルアップを 5 V に 設 定 するこ とができます このため 本 のプロセッサ シリアル データ ラインからの 複 数 の RDAC をディジーチェーン 接 続 できるように なります 次 のデバイスの SDI ピンに 対 して 直 列 にプルアップ 抵 抗 を 接 続 する 場 合 は クロック 周 期 を 大 きくする 必 要 があります データを 正 常 に 転 送 するためには デバイス 間 での SDO から SDI へのディジーチェーン 接 続 ノードにある 容 量 負 荷 を 考 慮 する 必 要 があります ディジーチェーン 接 続 を 使 用 する 場 合 各 パッケー ジのすべてのビットがそれぞれのシリアル レジスタに 入 力 され アドレス ビットとデータ ビットが 正 しいデコーディング ロ ケーションになるまで CSをロー レベルに 維 持 する 必 要 があり ます CS CLK SDI AD43 ADDR DECODE SERIAL REGISTER RDAC RDAC 2 RDAC 4 図 49. 入 力 コントロールの 等 価 ロジック 対 象 RDAC ラッチにはシリアル データ ワードの 最 後 の ビッ トがロードされて RDAC の 更 新 が 回 完 了 します AD43 の 場 合 4 個 の VR 設 定 値 を 変 更 するためには 4 組 の ビット デー タ ワードを 入 力 する 必 要 があります SHDN CS SDI CLK RS SERIAL REGISTER D Q CK RS 図 5.AD43 の 詳 細 SDO 出 力 回 路 92-4 SDO すべてのデジタル ピンは 図 5に 示 す 直 列 入 力 抵 抗 と 並 列 ツェ ナーESD 構 造 により 保 護 されています この 構 造 は デジタル ピンCS SDI SDO RS SHDN CLKでも 使 用 されています デジタル 入 力 ESD 保 護 により ミックス 電 源 アプリケーションが 可 能 です すなわち 5 VのCMOSロジックを 使 って 3 V 電 源 で 動 作 するAD4 AD42 またはAD43 を 駆 動 することができ ます アナログ ピンA ピンB ピンWは 2 Ωの 直 列 抵 抗 と 並 列 ツェナー ダイオードで 保 護 されています( 図 52 参 照 ) /29 -

23 AD4/AD42/AD43 リスト I. RDAC のマクロ モデル ネットリスト DIGITAL PINS k LOGIC 図 5. 等 価 ESD 保 護 回 路 A, B,W 2 図 52. 等 価 ESD 保 護 回 路 (アナログ ピン) A C A RDAC k W C W 2pF C A = 9.4pF (DW/256) + 3pF C B = 9.4pF [ (DW/256)] + 3pF 図 53.RDAC = kω の RDAC 回 路 シミュレーション モデル C B B PARAM DW=255, RDAC=E3 *.SUBCKT DPOT (A,W,) * CA A {DW/256*9.4E-2+3E-2} RAW A W {(-DW/256)*RDAC+5} CW W 2E-2 RBW W B {DW/256*RDAC+5} CB B {(-DW/256)*9.4E-2+3E-2} *.ENDS DPOT 図 4に 示 す 総 合 高 調 波 歪 み+ノイズ(THD + N)は オフセット グ ラウンドを 使 う 反 転 オペアンプ 回 路 とレールtoレールOP279 アン プ 内 で.3%と 測 定 されます 熱 ノイズは 主 にジョンソン ノイ ズであり kωバージョンの 場 合 f = khzで 9 nv/ Hz (typ)です kωデバイスの 場 合 熱 ノイズは 29 nv/ Hzになります チャ ンネル 間 クロストークは f = khzで 65 dbと 測 定 されます このアイソレーションを 実 現 するためには 個 々のRDACを 分 離 するためにパッケージに 設 けてある 追 加 グラウンド ピンを 回 路 グラウンドに 接 続 する 必 要 があります AGNDピンとDGNDピン は 同 じ 電 位 にする 必 要 があります パッケージ 内 の 未 使 用 ポテ ンショメータはグラウンドに 接 続 する 必 要 があります 電 源 除 去 比 は khzで 35 db (typ)です 高 精 度 アプリケーションでは 電 源 リップルを 小 さくするように 注 意 する 必 要 があります RDACのAC 特 性 は 内 部 寄 生 容 量 と 外 部 容 量 負 荷 により 支 配 され ます AD43AN ( kω 抵 抗 )の 3 db 帯 域 幅 は ポテンショメ ータ 分 圧 器 として ハーフ スケールで 6 khzと 測 定 されます 図 3に kω 5 kω kωの 3 つの 抵 抗 バージョンの 大 信 号 ボード 線 図 特 性 を 示 します kωバージョンの 周 波 数 特 性 グラフ のゲイン 平 坦 性 から フィルタ アプリケーション 性 能 を 予 測 す ることができます( 図 33 参 照 ) 寄 生 シミュレーション モデルが 開 発 されており これを 図 53に 示 します リストIに kω RDACのマクロ モデル ネットリストを 示 します - 23/29 -

24 AD4/AD42/AD43 アプリケーション デジタル ポテンショメータ(RDAC)を 使 うと 機 械 式 ポテンショ メータの 多 くのアプリケーションを 固 体 ソリューションで 置 き 換 えることができます この 固 体 ソリューションは 小 型 であり 厳 しい 環 境 で 遭 遇 する 振 動 衝 撃 接 触 切 れの 問 題 がなくなります デジタル ポテンショメータの 主 な 利 点 は そのプログラマブル 性 です 任 意 の 設 定 値 を 後 で 使 用 するためにシステム メモリに 保 存 しておくことができます RDACの 2 つの 主 な 構 成 としては 図 37と 図 3に 示 すポテンショ メータ 分 圧 器 ( 基 本 3 端 子 アプリケーション) 接 続 や 可 変 抵 抗 器 (2 端 子 構 成 ) 接 続 などがあります AD4/AD42/AD43 の 正 常 な 動 作 のためには 範 囲 について 幾 つかの 条 件 を 満 たす 必 要 があります つ 目 は 単 電 源 で AD4/AD42/AD43 を 動 作 させるためには すべてのアナロ グ 信 号 がGNDから 使 用 するV DD までの 範 囲 内 にある 必 要 がありま す 標 準 的 なポテンショメータ 分 圧 器 アプリケーションの 場 合 ワイパー 出 力 を 直 接 使 用 することができます 小 さい 抵 抗 負 荷 の 場 合 OP29 やOP279 のような 適 切 なレールtoレール オペアン プでワイパーをバッファする 必 要 があります 2 つ 目 は AC 信 号 で かつバイポーラDC 調 整 アプリケーションの 場 合 一 般 に 仮 想 グラウンドが 必 要 です どの 仮 想 グラウンド 発 生 方 法 でも 十 分 な バイパス 容 量 などを 含 むすべての 負 荷 に 対 して 必 要 なシンク 電 流 とソース 電 流 を 供 給 する 必 要 があります 図 4に プログラマブ ルな 反 転 ゲイン アンプ 回 路 内 で 接 続 されたAD42 の チャンネ ルを 示 します 仮 想 グラウンドは 2.5 Vに 設 定 されています この ため この 回 路 は 仮 想 グラウンドに 対 して±2.5 V 範 囲 の 振 幅 を 出 力 できます 最 大 の 出 力 振 幅 を 得 るためにはレールtoレールのア ンプ 能 力 が 必 要 です ワイパーがミッド スケール リセット ポジション( H )からAピン(コードFF H )へ 向 かって 調 節 される 場 合 回 路 の 電 圧 ゲインは 連 続 的 に 大 きくなるインクリメント 値 で 増 加 します これに 対 して ワイパーがBピン(コード H )に 向 かって 調 節 される 場 合 は 信 号 が 減 衰 させられます 図 54のプロットに : 範 囲 の 電 圧 ゲイン(V/V)に 対 するワイパー 設 定 値 を 示 します db ( V/V) 付 近 の 疑 似 ログ ゲイン± dbに 注 意 してください この 回 路 は 主 に.4 V/V~4 V/Vの 範 囲 のゲイン 調 節 に 便 利 です この 範 囲 を 超 えると ステップ サイズが 非 常 に 大 きくなるため 分 圧 回 路 の 抵 抗 がゲイン 式 内 で 大 きな 項 になることがあります DIGITAL CODE (Decimal) INVERTING GAIN (V/V) 図 54.プログラマブルな 反 転 ゲイン プロット アクティブ フィルタ 状 態 変 数 アクティブ フィルタは ローパス ハイパス または バンドパス フィルタの 作 成 に 使 用 される 標 準 的 な 回 路 の つで す デジタル ポテンショメータを 使 うと フィルタ 出 力 の 周 波 数 ゲイン Qを 設 定 することができます 図 55に 2.5 Vの 仮 想 グラ ウンドを 使 ったフィルタ 回 路 を 示 します この 回 路 は ±2.5 V P の 入 力 振 幅 と 出 力 振 幅 を 可 能 にします RDAC2 とRDAC3 により それぞれLP HP BPカットオフ 周 波 数 および 中 心 周 波 数 が 設 定 されます これらの 可 変 抵 抗 には 同 じ データ( 連 動 型 ポテンショメータの 場 合 と 同 じ)を 設 定 して 最 適 回 路 Qを 維 持 する 必 要 があります 図 56に 2 khz~2 khzの 中 心 周 波 数 範 囲 を 発 生 させるRDAC2 設 定 値 とRDAC3 設 定 値 の 関 数 と して バンドパス 出 力 でのフィルタ 応 答 の 測 定 値 を 示 します バ ンドパス 出 力 でのフィルタ ゲイン 応 答 は 図 57に 示 します 中 心 周 波 数 2 khzで ゲインはRDAC により 決 定 される 2 db~+2 dbの 範 囲 で 調 節 されます 回 路 QはRDAC4 により 調 節 されます 状 態 変 数 アクティブ フィルタの 詳 細 については アナログ デ バイセズのアプリケーション ノートAN-3 を 参 照 してください k RDAC4 B k V IN B RDAC A A2 B RDAC2. F A3 B RDAC3. F A4 LOW- PASS OP279 2 BAND- PASS HIGH- PASS 図 55.プログラマブルな 状 態 変 数 アクティブ フィルタ - 24/29 -

25 AD4/AD42/AD k k 2 2 AMPLITUDE (db) 2 4 AMPLITUDE (db) k k k 2k FREQUENCY (Hz) k k k FREQUENCY (Hz) 2k 図 56. 中 心 周 波 数 を 設 定 したバンドパス 応 答 図 57. 振 幅 を 設 定 したバンドパス 応 答 - 25/29 -

26 AD4/AD42/AD43 外 形 寸 法 5. (.96) 4. (.9).75 (.3445).55 (.3366) 4. (.574) 3. (.497) (.244) 5. (.224) 4. (.575) 3. (.496) (.244) 5. (.223).25 (.9). (.4) COPLANARITY..27 (.5) BSC SEATING PLANE.75 (.6).35 (.532).5 (.2).3 (.22).25 (.9).7 (.67).5 (.96).25 (.99) (.5).4 (.57) COMPLIANT TO JEDEC STANDARDS MS-2-AA CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.25 (.9). (.39) COPLANARITY..27 (.5) BSC.5 (.2).3 (.22).75 (.69).35 (.53) SEATING PLANE.25 (.9).7 (.67) COMPLIANT TO JEDEC STANDARDS MS-2-AB CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.5 (.97) (.9).27 (.5).4 (.57) 図 5. ピン 標 準 スモール アウトライン パッケージ[SOIC] ナロー ボディ(R-) 寸 法 : mm (インチ) 図 6.4 ピン 標 準 スモール アウトライン パッケージ[SOIC] ナロー ボディ(R-4) 寸 法 : mm (インチ) PIN.2 (5.33) MAX.5 (3.).3 (3.3). (2.79).22 (.56). (.46).4 (.36) (9.69).75 (9.5).735 (.67). (2.54) BSC.7 (.7).5 (.27).45 (.4) 7.2 (7.).25 (6.35).24 (6.).5 (.3) MIN SEATING PLANE.5 (.3) MIN.6 (.52) MAX.5 (.3) GAUGE PLANE.325 (.26).3 (7.7).3 (7.62).43 (.92) MAX COMPLIANT TO JEDEC STANDARDS MS--AA CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. CORNER LEADS MAY BE CONFIGURED AS WHOLE OR HALF LEADS..95 (4.95).3 (3.3).5 (2.92).4 (.36). (.25). (.2) 図 59.4 ピン プラスチック デュアルインライン パッケージ [PDIP] ナロー ボディ(N-4) 寸 法 :インチ(mm) PIN BSC BSC.2 MAX SEATING PLANE.2.9 COPLANARITY. COMPLIANT TO JEDEC STANDARDS MO-53-AB 図 6.4 ピン 薄 型 シュリンク スモール アウトライン パッケー ジ[TSSOP] (RU-4) 寸 法 : mm - 26/29 -

27 AD4/AD42/AD43 PIN.2 (5.33) MAX.5 (3.).3 (3.3).5 (2.92).22 (.56). (.46).4 (.36) 24. (2.54) BSC.7 (.7).6 (.52).45 (.4).2 (32.5).25 (3.75).23 (3.24) (7.).25 (6.35).24 (6.).5 (.3) MIN SEATING PLANE.5 (.3) MIN.6 (.52) MAX.5 (.3) GAUGE PLANE.325 (.26).3 (7.7).3 (7.62).43 (.92) MAX COMPLIANT TO JEDEC STANDARDS MS--AF CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. CORNER LEADS MAY BE CONFIGURED AS WHOLE OR HALF LEADS..95 (4.95).3 (3.3).5 (2.92).4 (.36). (.25). (.2) PIN BSC.3.9. COPLANARITY 2.2 MAX SEATING PLANE BSC COMPLIANT TO JEDEC STANDARDS MO-53-AD 図 ピン プラスチック デュアルインライン パッケージ [PDIP] ナロー ボディ(N-24-) 寸 法 :インチ(mm) 図 ピン 薄 型 シュリンク スモール アウトライン パッケー ジ[TSSOP] (RU-24) 寸 法 : mm 5.6 (.642) 5.2 (.594) (.2992) 7.4 (.293).65 (.493). (.3937).3 (.). (.39) COPLANARITY..27 (.5) BSC.5 (.2).3 (.2) 2.65 (.43) 2.35 (.925) SEATING.33 (.3) PLANE.2 (.79).75 (.295).25 (.9) (.5).4 (.57) COMPLIANT TO JEDEC STANDARDS MS-3-AD CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN 図 ピン 標 準 スモール アウトライン パッケージ[SOIC] ワイド ボディ(R-24) 寸 法 : mm (インチ) - 27/29 -

28 AD4/AD42/AD43 オーダー ガイド Model Number of Channels End-to-End R AB (kω) Temperature Range ( C) Package Description Package Option Ordering Quantity Branding Information AD4AR 4 to +25 -Lead SOIC R- 9 AD4A AD4AR-REEL 4 to +25 -Lead SOIC R- 2,5 AD4A AD4ARZ 2 4 to +25 -Lead SOIC R- 9 AD4A AD4ARZ-REEL 2 4 to +25 -Lead SOIC R- 2,5 AD4A AD4AR5 5 4 to +25 -Lead SOIC R- 9 AD4A5 AD4AR5-REEL 5 4 to +25 -Lead SOIC R- 2,5 AD4A5 AD4ARZ to +25 -Lead SOIC R- 9 AD4A5 AD4ARZ5-REEL to +25 -Lead SOIC R- 2,5 AD4A5 AD4AR 4 to +25 -Lead SOIC R- 9 AD4AC AD4AR-REEL 4 to +25 -Lead SOIC R- 2,5 AD4AC AD4ARZ 2 4 to +25 -Lead SOIC R- 9 AD4AC AD4ARZ-REEL 2 4 to +25 -Lead SOIC R- 2,5 AD4AC AD4AR 4 to +25 -Lead SOIC R- 9 AD4A AD4AR-REEL 4 to +25 -Lead SOIC R- 2,5 AD4A AD4ARZ 2 4 to +25 -Lead SOIC R- 9 AD4A AD4ARZ-REEL 2 4 to +25 -Lead SOIC R- 2,5 AD4A AD42AN 2 4 to Lead PDIP N-4 25 AD42A AD42AR 2 4 to Lead SOIC R-4 56 AD42A AD42AR-REEL 2 4 to Lead SOIC R-4 2,5 AD42A AD42ARU 2 4 to Lead TSSOP RU A AD42ARU-REEL 2 4 to Lead TSSOP RU-4 2,5 42A AD42ARUZ to Lead TSSOP RU A AD42ARUZ-REEL to Lead TSSOP RU-4 2,5 42A AD42ARZ to Lead SOIC R-4 96 AD42A AD42ARZ-REEL to Lead SOIC R-4 2,5 AD42A AD42AR to Lead SOIC R-4 56 AD42A5 AD42AR5-REEL to Lead SOIC R-4 2,5 AD42A5 AD42ARU to Lead TSSOP RU A5 AD42ARU5-REEL to Lead TSSOP RU-4 2,5 42A5 AD42ARUZ to Lead TSSOP RU A5 AD42ARUZ5-REEL to Lead TSSOP RU-4 2,5 42A5 AD42ARZ to Lead SOIC R-4 96 AD42A5 AD42ARZ5-REEL to Lead SOIC R-4 2,5 AD42A5 AD42AR 2 4 to Lead SOIC R-4 56 AD42AC AD42AR-REEL 2 4 to Lead SOIC R-4 2,5 AD42AC AD42ARU 2 4 to Lead TSSOP RU A-C AD42ARU-REEL 2 4 to Lead TSSOP RU-4 2,5 42A-C AD42ARUZ to Lead TSSOP RU A-C AD42ARUZ-REEL to Lead TSSOP RU-4 2,5 42A-C AD42ARZ to Lead SOIC R-4 96 AD42AC AD42ARZ-REEL to Lead SOIC R-4 2,5 AD42AC AD42AR 2 4 to Lead SOIC R-4 56 AD42A AD42AR-REEL 2 4 to Lead SOIC R-4 2,5 AD42A AD42ARU 2 4 to Lead TSSOP RU A AD42ARU-REEL 2 4 to Lead TSSOP RU-4 2,5 42A AD42ARUZ to Lead TSSOP RU-4 AD42A AD42ARUZ-REEL to Lead TSSOP RU-4 2,5 AD42A AD42ARZ to Lead SOIC R4 AD42A AD42ARZ-REEL to Lead SOIC R-4 2,5 AD42A - 2/29 -

29 AD4/AD42/AD43 Model Number of Channels End-to-End R AB (kω) Temperature Range ( C) Package Description Package Option Ordering Quantity Branding Information AD43AN 4 4 to Lead PDIP N-24-5 AD43A AD43AR 4 4 to Lead SOIC R-24 3 AD43A AD43AR-REEL 4 4 to Lead SOIC R-24, AD43A AD43ARU 4 4 to Lead TSSOP RU A AD43ARU-REEL 4 4 to Lead TSSOP RU-24 2,5 43A AD43ARUZ to Lead TSSOP RU A AD43ARUZ-REEL to Lead TSSOP RU-24 2,5 43A AD43ARZ to Lead SOIC R AD43A AD43ARZ-REEL to Lead SOIC R-24 2,5 AD43A AD43AN to Lead PDIP N-24-5 AD43A5 AD43AR to Lead SOIC R-24 3 AD43A5 AD43AR5-REEL to Lead SOIC R-24, AD43A5 AD43ARU to Lead TSSOP RU A5 AD43ARUZ to Lead TSSOP RU-24 2,5 43A5 AD43ARZ to Lead SOIC R AD43A5 AD43ARZ5-REEL to Lead SOIC R-24 2,5 AD43A5 AD43AR 4 4 to Lead SOIC R-24 3 AD43A AD43AR-REEL 4 4 to Lead SOIC R-24, AD43A AD43ARU 4 4 to Lead TSSOP RU A AD43ARU-REEL 4 4 to Lead TSSOP RU-24 2,5 43A AD43ARUZ to Lead TSSOP RU A AD43ARUZ-REEL to Lead TSSOP RU-24 2,5 43A AD43ARZ to Lead SOIC R AD43A AD43ARZ-REEL to Lead SOIC R-24 2,5 AD43A AD43AR 4 4 to Lead SOIC R-24 3 AD43A AD43AR-REEL 4 4 to Lead SOIC R-24, AD43A AD43ARU 4 4 to Lead TSSOP RU A AD43ARU-REEL 4 4 to Lead TSSOP RU-24 2,5 43A AD43ARUZ to Lead TSSOP RU A AD43ARUZ-REEL to Lead TSSOP RU-24 2,5 43A AD43ARZ to Lead SOIC R AD43A AD43ARZ-REEL to Lead SOIC R-24 2,5 AD43A AD43EVAL Evaluation Board 非 鉛 フリー 製 品 のデート コードは YWW または YYWW で 表 示 され 鉛 フリー 製 品 のデート コードは #YWW で 表 示 されます ここで Y/YY は 製 造 年 WW は 週 数 です 例 えば 25 年 の 第 3 週 に 製 造 された 非 鉛 フリー 製 品 のデート コードは 53 または 53 に 鉛 フリー 製 品 のデート コードは #53 に それぞれな ります 2 Z = 鉛 フリー 製 品 - 29/29 -