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1 ATtiny233 特徴 本書は一般の方々の便宜のため有志により作成されたもので ATMEL 社とは無関係であることを御承知ください しおりの [ はじめに ] での内容にご注意ください AVR RISC 構造の利用 高性能 低消費 AVR RISC 構造 強力な 23 命令 ( 多くは 周期で実行 ) 32 個の ハ イト長汎用レシ スタ 完全なスタティック動作 2MHz 時 2MIPS に達する高速動作 テ ータメモリと不揮発性フ ロク ラムメモリ 実装自己書き換え (ISP) 可能な 2K ハ イト (K 語 ) フラッシュメモリ内蔵, 回の書き換え可能 実装書き換え可能な 28 ハ イトの EEPROM, 回の書き換え可能 28 ハ イトの内蔵 SRAM フ ロク ラム用フラッシュメモリとテ ータ用 EEPROM 保護用の設定可能な施錠機能 内蔵周辺機能 分離された前置分周器と比較動作付き つの 8 ヒ ットタイマ / カウンタ 分離された前置分周器と比較 捕獲動作付き つの 6 ヒ ットタイマ / カウンタ 4 つの PWM 出力 アナロク 比較器 設定可能な専用発振器付きウォッチト ック タイマ 多用途直列インターフェース (USI) 全二重 USART 特殊マイクロコントローラ機能 テ ハ ック WIRE 内蔵テ ハ ック 機能 SPI ホ ート経由の実装書き込み 外部及び内部の割り込み アイト ル ハ ワータ ウン スタンハ イの 3 つの低消費動作 強化した電源 ON リセット回路 設定可能な低電圧検出器 (BOD) 回路 校正付き内蔵 RC 発振器 I/O と外囲器 8 ヒ ットの設定可能な I/O 2ヒ ンPDIP 2リート SOIC 2ハ ット QFN/MLF ヒ ン配置 動作電圧.8~5.5V (ATtiny233V) 2.7~5.5V (ATtiny233) 動作速度 ATtiny233V : ~4MHz/.8~5.5V ~MHz/2.7~5.5V ATtiny233 : ~MHz/2.7~5.5V ~2MHz/4.5~5.5V 代表消費電力 23μA (MHz,.8V, 活動動作 ) 2μA (32kHz,.8V, 活動動作 ).μa 未満 (.8V, ハ ワータ ウン動作 ) (RESET/dW) PA2 (RXD) PD (TXD) PD (XTAL2) PA (XTAL) PA (CKOUT/XCK/INT) PD2 (INT) PD3 (T) PD4 (OCB/T) PD5 QFN/MLF (TXD) PD (XTAL2) PA (XTAL) PA (CKOUT/XCK/INT) PD2 (INT) PD3 PDIP SOIC GND PD (RXD) PA2 (RESET/dW) VCC PB7 (USCK/SCL/PCINT7) PB6 (MISO/DO/PCINT6) ( 注 ) VCC PB7 (USCK/SCL/PCINT7) PB6 (MISO/DO/PCINT6) PB5 (MOSI/DI/SDA/PCINT5) PB4 (OCB/PCINT4) PB3 (OCA/PCINT3) PB2 (OCA/PCINT2) PB (AIN/PCINT) PB (AIN/PCINT) PD6 (ICP) PB5 (MOSI/SDA/PCINT5) PB4 (OCB/PCINT4) PB3 (OCA/PCINT3) PB2 (OCA/PCINT2) PB (AIN/PCINT) 8 ヒ ットマイクロコントローラ 実装書き換え可能な 2K ハ イトフラッシュメモリ内蔵 ATtiny233 ATtiny233V (T) PD4 (OCB/T) PD5 GND (ICP) PD6 (AIN/PCINT) PB 注 : QFN/MLF の底面ハ ット は GND に半田付けされるべきです Rev. 2543M-/6, 2543MJ-/6

2 概要 ATtiny233 は AVR 強化 RISC 構造を基にした低消費 CMOS 8 ヒ ットマイクロコントローラです 周期での強力な命令の実行により ATtiny2 33 は MHz あたり MIPS に達する単位処理量を成し遂げ 処理速度対消費電力の最適化を設計者に許します 構成図 図 2. ATtiny233 構成図 PA~PA2 ホ ート A 緩衝部 / 駆動部 ホ ート A テ ータレシ スタ ホ ート A 方向レシ スタ ウォッチト ック 用内部発振器 内蔵テ ハ ッカ XTAL ウォッチト ック タイマ 内蔵発振回路 フ ロク ラムカウンタ スタックホ インタ MCU 制御レシ スタ XTAL2 フ ロク ラム用フラッシュメモリ SRAM MCU 状態レシ スタ タイミンク 制御 RESET 命令レシ スタ 汎用レシ スタ タイマ / カウンタ 命令復号器 X Y Z 割り込み部 VCC 制御信号 ALU EEPROM GND ステータスレシ スタ USI フ ロク ラミンク 回路 SPI UART 校正付き内蔵 RC 発振器 8bit DATA BUS + - アナロク 比較器 ホ ート B テ ータレシ スタ ホ ート B 方向レシ スタ ホ ート D テ ータレシ スタ ホ ート D 方向レシ スタ ホ ート B 緩衝部 / 駆動部 ホ ート D 緩衝部 / 駆動部 PB~PB7 PD~PD6 AVR コアは 32 個の汎用作業レシ スタと豊富な命令群の組み合わせです 32 個の全レシ スタは ALU(Arithmetic Logic Unit) に直結され レシ スタ間命令は クロック周期で実行されます AVR 構造は現状の CISC 型マイクロコントローラに対して最大 倍の単位処理量向上効果があります 2 ATtiny233

3 ATtiny233 ATtiny233は2Kハ イトの実装書き込み可能なフラッシュメモリ 28ハ イトのEEPROM 28ハ イトのSRAM 8 本の汎用入出力線 32 個の汎用作業レシ スタ 内蔵テ ハ ック 用の単線インターフェース 比較動作付きの2つの柔軟なタイマ / カウンタ 内部及び外部割り込み 設定変更可能な直列 USART 開始条件検出器付き多用途直列インターフェース(USI) 内蔵発振器付きの設定変更可能なウォッチト ック タイマ ソフトウェアで選択できる3つの低消費動作を提供します アイト ル動作はCPUを停止し 一方 SRAM タイマ/ カウンタ 割り込み機構に機能の継続を許します ハ ワータ ウン動作は発振器を停止しますがレシ スタの内容を保護し 以降のハート ウェアリセットか外部割り込みまで他の全機能を禁止します スタンハ イ動作ではクリスタル発振子 / セラミック振動子用発振器が動作する一方で テ ハ イスのその他は休止します これは低消費電力と非常に速い起動の組み合わせを許します 本テ ハ イスはATMELの高密度不揮発性メモリ技術を使用して製造されています 内蔵の実装書き換え (ISP) 可能なフラッシュメモリはフ ロク ラムメモリに使用でき 規定の不揮発性メモリ書き込み器かSPI 直列インターフェース経由によって再書き込みができます モノリシックチッフ 上の実装書き換え可能なフラッシュメモリと拡張された8ヒ ットRISC 型 CPUの組み合わせによるATtiny233は 多くの組み込み制御の応用に対して高度な柔軟性と対費用効果をもたらす強力なマイクロコントローラです ATtiny233 AVRはCコンハ イラ マクロアセンフ ラ テ ハ ッカ シミュレータ インサーキットエミューレータ 評価キットを含む完全なフ ロク ラム及びシステム開発ツールで支援されます ヒ ン概要 VCC GND PA2~PA ( ホ ートA) PB7~PB ( ホ ート B) PD6~PD ( ホ ート D) RESET XTAL XTAL2 電源ヒ ン ク ラント ヒ ン ホ ートAは ( ヒ ット単位で選択される ) 内蔵フ ルアッフ 抵抗付きの3ヒ ット双方向入出力ホ ートです ホ ートA 出力緩衝部は共に高い吐き出し / 吸い込み能力の対称駆動特性です 入力の時にフ ルアッフ 抵抗が有効の場合 外部的にLowへ引き込まれたホ ートAヒ ンにはソース電流が流れます リセット条件が有効になると クロックが走行していなくても ホ ートAヒ ンは Hi-Zにされます ホ ートAは32 頁で示されるATtiny233の様々な特殊機能も扱います ホ ートBは ( ヒ ット単位で選択される ) 内蔵フ ルアッフ 抵抗付きの8ヒ ット双方向入出力ホ ートです ホ ートB 出力緩衝部は共に高い吐き出し / 吸い込み能力の対称駆動特性です 入力の時にフ ルアッフ 抵抗が有効の場合 外部的にLowへ引き込まれたホ ートBヒ ンにはソース電流が流れます リセット条件が有効になると クロックが走行していなくても ホ ートBヒ ンは Hi-Zにされます ホ ートBは33 頁で示されるATtiny233の様々な特殊機能も扱います ホ ートDは ( ヒ ット単位で選択される ) 内蔵フ ルアッフ 抵抗付きの7ヒ ット双方向入出力ホ ートです ホ ートD 出力緩衝部は共に高い吐き出し / 吸い込み能力の対称駆動特性です 入力の時にフ ルアッフ 抵抗が有効の場合 外部的にLowへ引き込まれたホ ートDヒ ンにはソース電流が流れます リセット条件が有効になると クロックが走行していなくても ホ ートDヒ ンは Hi-Zにされます ホ ートDは35 頁で示されるATtiny233の様々な特殊機能も扱います リセット入力 例えクロックが走行していなくても 最小ハ ルス幅より長いこのヒ ンのLowレヘ ルはリセットを生成します 最小ハ ルス幅は8 頁の表 8. で与えられます より短いハ ルスはリセットの生成が保証されません リセット入力はPA2 及びdW( テ ハ ック WIRE) との切り替え機能です 発振器反転増幅器への入力と内部クロック操作回路への入力 XTALはPAとの切り替え機能です 発振器反転増幅器からの出力 XTAL2はPAとの切り替え機能です 一般情報 資料包括的なテ ータシート 応用記述 開発ツール群は ウンロート で利用可能です コート 例この資料はテ ハ イスの様々な部分の使用法を手短に示す簡単なコート 例を含みます これらのコート 例はアセンフ ルまたはコンハ イルに先立ってテ ハ イス定義ヘッタ ファイルがインクルート されると仮定します 全てのCコンハ イラ製造業者がヘッタ ファイル内にヒ ット定義を含めるとは限らず またCでの割り込みの扱いがコンハ イラに依存することに注意してください より多くの詳細についてはCコンハ イラの資料で確認してください テ ータ保持力信頼性証明結果はテ ータ保持誤り率の反映を示し 2 年以上 /85 または 年以上 /25 でPPMよりずっと小さな値です 3

4 AVR CPU コア 序説 本項は AVR コア構造を一般的に説明します この CPU コアの主な機能は正しいフ ロク ラム実行を保証することです 従って CPU はメモリアクセス 計算実行 周辺制御 割り込み操作ができなければなりません 構造概要 最大効率と平行処理のため AVRはフ ロク ラムとテ ータに対してメモリとハ スを分離するハーハ ート 構造を使用します フ ロク ラムメモリ内の命令は単一段のハ イフ ラインで実行されます 命令の実行中に次の命令がフ ロク ラムメモリから事前取得されます この概念は全部のクロック周期で命令実行を可能にします フ ロク ラムメモリは実装書き換え可能なフラッシュメモリです 高速レシ スタファイルはクロック周期アクセスの32 個の8ヒ ット長汎用レシ スタを含みます これはクロック周期 ALU(Arithmetic Logic Unit) 操作を許します 代表的なALU 操作では2つのオヘ ラント がレシ スタファイルからの出力で クロック周期内でその操作が実行され その結果がレシ スタファイルに書き戻されます 32 個中の6つのレシ スタは効率的なアト レス計算ができるテ ータ空間アト レス指定用に3つの6ヒ ット長間接アト レスホ インタ用レシ スタとして使用されます これらアト レスホ インタのつはフ ロク ラム用フラッシュメモリ内の定数表参照用アト レスホ インタとしても使用できます これら6ヒ ット長付加機能レシ スタはX,Y,Zレシ スタで 本項内で後述されます ALUはレシ スタ間またはレシ スタと定数間の算術及び論理操作を支援します 単一レシ スタ操作もALUで実行できます 算術演算操作後 操作結果についての情報を反映するために ステータスレシ スタ (SREG) が更新されます 図 3. AVR 構造構成図 フ ロク ラムカウンタ フ ロク ラム用フラッシュメモリ 命令レシ スタ 命令復号器 制御信号線 8-bit Data Bus 状態 / 制御 32 8 汎用レシ スタ 割り込み部 フ ロク ラムの流れは条件 / 無条件分岐や呼び出し命令によって提供され 全アト レス空間を直接アト レス指定できます AVR 命令の多くは 6ヒ ット語 ( ワート ) 形式です 全てのフ ロク ラムメモリのアト レスは ( 訳注 : 定数のみを除き )6または32ヒ ット長命令を含みます 割り込みやサフ ルーチン呼び出し中 戻りアト レスを示すフ ロク ラムカウンタ (PC) はスタックに保存されます スタックは一般的なテ ータ用 SRAM 上に実際には割り当てられ 従ってスタック容量は全 SRAM 容量とSRAM 使用量でのみ制限されます 全ての使用者フ ロク ラムはリセット処理ルーチンで ( サフ ルーチン呼び出しや割り込みが実行される前に ) スタックホ インタ (SP) を初期化しなければなりません SPはI/O 空間で読み書きアクセスが可能です テ ータ用 SRAMはAVR 構造で支援される5つの異なるアト レス指定種別を通して容易にアクセスできます AVR 構造に於けるメモリ空間は全て直線的な普通のメモリ配置です 柔軟な割り込み部にはI/O 空間の各制御レシ スタとステータスレシ スタ (SREG) の特別な全割り込み許可 (I) ヒ ットがあります 全ての割り込みは割り込みヘ クタ表に個別の割り込みヘ クタを持ちます 割り込みには割り込みヘ クタ表の位置に従う優先順があります 下位側割り込みヘ クタアト レスが高い優先順位です I/Oメモリ空間は制御レシ スタや他のI/O 機能としてCPU 周辺機能用の64アト レスを含みます I/Oメモリは直接またはレシ スタファイルの次のテ ータ空間位置 $2~$5Fとしてアクセスできます ALU (Arithmetic Logic Unit) 高性能なAVRのALUは32 個の全汎用レシ スタに直接接続され動作します 汎用レシ スタ間または汎用レシ スタと即値間の演算操作は単一クロック周期内で実行されます ALU 操作は算術演算 論理演算 ヒ ット操作の3つの主な種類に大別されます 符号付きと符号なし両方の乗算と固定小数点形式を支援する乗算器 ( 乗算命令 ) も提供する構造の実装 ( 製品 ) もあります 詳細記述については 命令要約 章をご覧ください 間接(Indirect) アドレス指定直接(Direct) アドレス指定ALU テ ータ用 SRAM EEPROM 汎用入出力部 SPI 部 ウォッチト ック タイマ アナロク 比較器 周辺機能部 周辺機能部 2 ~ 周辺機能部 n 4 ATtiny233

5 ステータスレシ スタ (Status Register) SREG ATtiny233 ステータスレシ スタは最も直前に実行した演算命令の結果についての情報を含みます この情報は条件処理を行うためのフ ロク ラムの流 れ変更に使用できます ステータスレシ スタは 命令一式参考書 で詳述したように 全てのALU 操作後 更新されることに注目してくださ い これは多くの場合でそれ用の比較命令使用の必要をなくし 高速でより少ないコート に帰着します ステータスレシ スタは割り込み処理ルーチン移行時の保存と割り込みからの復帰時の回復 ( 復帰 ) が自動的に行われません これはソフトウェア によって扱われなければなりません AVRのステータスレシ スタ (SREG) は次のように定義されます ヒ ット $3F ($5F) I T H S V N Z C SREG Read/Write 初期値 ヒ ット7 - I : 全割り込み許可 (Global Interrupt Enable) 全割り込み許可ヒ ットは割り込みが許可されるために設定 () されなければなりません その時の個別割り込み許可制御は独立した制御レシ スタで行われます 全割り込み許可ヒ ットが解除 () されると 個別割り込み許可設定に拘らず どの割り込みも許可されません I ヒ ットは割り込みが起こった後にハート ウェアによって解除 () され 後続の割り込みを許可するために RETI 命令によって設定 () されます Iヒ ットは 命令一式参考書 で記述されるようにSEIやCLI 命令で応用 ( フ ロク ラム ) によって設定 () や解除 () もできます ヒ ット6 - T : ヒ ット変数 (Bit Copy Storage) ヒ ット複写命令 BLD(Bit LoaD) とBST(Bit STore) は操作したヒ ットの転送元または転送先として このTヒ ットを使用します レシ スタファイルのレシ スタからのヒ ットはBST 命令によってTに複写でき Tのヒ ットはBLD 命令によってレシ スタファイルのレシ スタ内のヒ ットに複写できます ヒ ット5 - H : ハーフキャリーフラク (Half Carry Flag) ハーフキャリー (H) フラク はいくつかの算術操作でのハーフキャリーを示します ハーフキャリーはBCD 演算に有用です 詳細情報については 命令要約 記述をご覧ください ヒ ット4 - S : 符号 (Sign Bit, S= N Ex-OR V) Sフラク は常に負 (N) フラク と2の補数溢れ (V) フラク の排他的論理和です 詳細情報については 命令要約 記述をご覧ください ヒ ット3 - V : 2の補数溢れフラク (2's Complement Overflow Flag) 2の補数溢れ (V) フラク は2の補数算術演算を支援します 詳細情報については 命令要約 記述をご覧ください ヒ ット2 - N : 負フラク (Negative Flag) 負 (N) フラク は算術及び論理操作での負の結果 (MSB=) を示します 詳細情報については 命令要約 記述をご覧ください ヒ ット - Z : セ ロフラク (Zero Flag) セ ロ (Z) フラク は算術及び論理操作でのセ ロ () の結果を示します 詳細情報については 命令要約 記述をご覧ください ヒ ット - C : キャリーフラク (Carry Flag) キャリー (C) フラク は算術及び論理操作でのキャリー ( またはホ ロー ) を示します 詳細情報については 命令要約 記述をご覧ください 5

6 汎用レシ スタファイル このレシ スタファイルはAVRの増強したRISC 命令群用に最適化されています 必要な効率と柔軟性を達成するために 次の入出力機構がレシ スタファイルによって支援されます つの8ヒ ット出力オヘ ラント とつの8ヒ ットの結果入力 2つの8ヒ ット出力オヘ ラント とつの8ヒ ットの結果入力 2つの8ヒ ット出力オヘ ラント とつの6ヒ ットの結果入力 つの6ヒ ット出力オヘ ラント とつの6ヒ ットの結果入力図 4. はCPU 内の32 個の汎用作業レシ スタの構造を示します レシ スタファイルを操作する殆どの命令は全てのレシ スタに直接アクセスし それらの殆どは単一周期命令です 図 4. で示されるように各レシ スタは使用者テ ータ空間の最初の32 位置へ直接的に配置することで それらはテ ータメモリアト レスも割り当てられます 例え物理的にSRAM 位置として実装されていなくてもX,Y,Zレシ スタ ( ホ インタ ) がレシ スタファイル内のどのレシ スタの指示にも設定できるように このメモリ構成は非常に柔軟なレシ スタのアクセスを提供します 図 4. AVR CPU 汎用レシ スタ構成図 7 アト レス R $ R $ R2 $2 汎用レシ スタファイル ~ R3 R4 R5 R6 R7 ~ R26 R27 R28 R29 R3 R3 $D $E $F $ $ $A $B $C $D $E $F X レシ スタ Y レシ スタ Z レシ スタ 下位ハ イト上位ハ イト下位ハ イト上位ハ イト下位ハ イト上位ハ イト Xレシ スタ, Yレシ スタ, Zレシ スタ R26~R3レシ スタには通常用途の使用にいくつかの追加機能があります これらのレシ スタはテ ータ空間の間接アト レス指定用の 6ヒ ットアト レスホ インタです 3つのX,Y,Z 間接アト レスレシ スタは図 5. で記載したように定義されます 種々のアト レス指定種別で これらのアト レスレシ スタは固定変位 自動増加 自動減少としての機能を持ちます ( 詳細については 命令一式参考書 をご覧ください) 図 5. X,Y,Zレシ スタ構成図 5 XH ( 上位 ) XL ( 下位 ) X レシ スタ 7 R27 ($B) 7 R26 ($A) 5 YH ( 上位 ) YL ( 下位 ) Y レシ スタ 7 R29 ($D) 7 R28 ($C) 5 ZH ( 上位 ) ZL ( 下位 ) Z レシ スタ 7 R3 ($F) 7 R3 ($E) スタックホ インタ (Stack Pointer) SPL (SP) スタックは主に一時テ ータの保存 局所変数の保存 割り込みとサフ ルーチン呼び出し後の戻りアト レスの保存に使用されます スタックホ インタレシ スタは常にこのスタックの先頭 ( 訳注 : 次に使用されるべき位置 ) を指し示します スタックが高位メモリから低位メモリへ伸長するように実行されることに注意してください これはスタックへのPUSH 命令はスタックホ インタを減少するという意味です スタックホ インタはサフ ルーチンや割り込みのスタックが配置されるテ ータSRAMのスタック領域を指し示します テ ータSRAM 内のスタック空間はサフ ルーチン呼び出しの実行や割り込みの許可の何れにも先立ってフ ロク ラムによって定義されなければなりません スタックホ インタは $6 以上を指示するように設定されなければなりません スタックホ インタはPUSH 命令でテ ータがスタックに格納されると-され サフ ルーチン呼び出しや割り込みで戻りアト レスがスタックに格納されると-2されます スタックホ インタはPOP 命令でテ ータがスタックから引き出されると +され サフ ルーチンからの復帰 (RET) 命令や割り込みからの復帰 (RETI) 命令でアト レスがスタックから引き出されると +2されます AVRのスタックホ インタはI/O 空間内の2つの8ヒ ットレシ スタとして実装されます 実際に使用されるヒ ット数は ( そのテ ハ イス ) 実装に依存します SPLだけが必要とされる程に小さいAVR 構造の実装 ( テ ハ イス ) のテ ータ空間もあることに注意してください その場合 SPHレシ スタは存在しません ヒ ット $3E ($5E) Read/Write 初期値ヒ ット $3D ($5D) Read/Write 初期値 R R R R R R R R RAMEND RAMEND RAMEND RAMEND RAMEND RAMEND RAMEND RAMEND SP7 SP6 SP5 SP4 SP3 SP2 SP SP RAMEND RAMEND RAMEND RAMEND RAMEND RAMEND RAMEND RAMEND SPH SPL 6 ATtiny233

7 命令実行タイミンク 本項は命令実行の一般的なアクセスタイミンク の概念を記述します AVR CPUはチッフ ( テ ハ イス ) 用に選択したクロック元から直接的に生成したCPUクロック (clkcpu) によって駆動されます 内部クロック分周は使用されません 図 6. はハーハ ート 構造と高速アクセスレシ スタファイルの概念によって可能とされる並列の命令取得と命令実行を示します これは機能対費用 機能対クロック 機能対電源部についての好結果と対応するMHzあたりMIPS を達成するための基本的なハ イフ ラインの概念です 図 7. はレシ スタファイルに対する内部タイミンク の概念を示します 単一クロック周期で2つのレシ スタオヘ ラント を使用するALU 操作が実行され その結果が転送先レシ スタへ書き戻されます 図 6. 命令の取得と実行の並列動作 CPUクロック clkcpu 初回命令取得初回命令実行 / 第 2 命令取得第 2 命令実行 / 第 3 命令取得第 3 命令実行 / 第 4 命令取得図 7. 周期 ALU 命令 CPUクロック clkcpu 総合実行時間レシ スタオヘ ラント 取得 ALU 演算実行結果書き戻し ATtiny233 T T2 T3 T4 T T2 T3 T4 リセットと割り込みの扱い AVRは多くの異なる割り込み元を提供します これらの割り込みと独立したリセットヘ クタ各々はフ ロク ラムメモリ空間内に独立したフ ロク ラムヘ クタを持ちます 全ての割り込みは割り込みを許可するため ステータスレシ スタ (SREG) の全割り込み許可 (I) ヒ ットと共に論理 が書かれなければならない個別の許可ヒ ットを割り当てられます フ ロク ラムメモリ空間の最下位アト レスは既定でリセットと割り込みヘ クタとして定義されます ヘ クタの完全な一覧は27 頁の 割り込み で示されます この一覧は各種割り込みの優先順位も決めます 下位側アト レスがより高い優先順位です リセットが最高優先順位で 次が外部割り込み要求 (INT) です より多くの情報については27 頁の 割り込み を参照してください 割り込みが起こると全割り込み許可 (I) ヒ ットが解除 () され 全ての割り込みは禁止されます 使用者ソフトウェアは多重割り込みを許可するため 全割り込み許可 (I) ヒ ットへ論理 を書けます その後全ての許可した割り込みが現在の割り込みルーチンで割り込めます 全割り込み許可 (I) ヒ ットは割り込みからの復帰 (RETI) 命令が実行されると 自動的に設定 () されます 根本的に2つの割り込み形式があります つ目の形式は割り込み要求フラク を設定 (I) する事象によって起動されます これらの割り込みでは割り込み処理ルーチンを実行するために フ ロク ラムカウンタは対応する現実の割り込みヘ クタを指示し ハート ウェアが対応する割り込み要求フラク を解除 () します 割り込み要求フラク は解除 () されるべきフラク のヒ ット位置へ論理 を書くことによっても解除 () できます 対応する割り込み許可ヒ ットが解除 () されている間に割り込み条件が起こると 割り込み要求フラク が設定 () され 割り込みが許可されるか またはこのフラク がソフトウェアによって解除 () されるまで記憶 ( 保持 ) されます 同様に 全割り込み許可 (I) ヒ ットが解除 () されている間につまたはより多くの割り込み条件が起こると 対応する割り込み要求フラク が設定 () されて全割り込み許可 (I) ヒ ットが設定 () されるまで記憶され その (I=) 後で優先順に従って実行されます 2つ目の割り込み形式は割り込み条件が存在する限り起動し ( 続け ) ます これらの割り込みは必ずしも割り込み要求フラク を持っているとは限りません 割り込みが許可される前に割り込み条件が消滅すると この割り込みは起動されません AVRが割り込みから抜け出すと常に主フ ロク ラムへ戻り 何れかの保留割り込みが扱われる前につ以上の命令を実行します ステータスレシ スタ (SREG) は割り込みルーチンへ移行時の保存も 復帰時の再設定も自動的に行われないことに注意してください これはソフトウェアによって扱われなければなりません 7

8 割り込みを禁止するために CLI 命令を使用すると 割り込みは直ちに禁止されます CLI 命令と同時に割り込みが起こっても CLI 命令後に割り込みは実行されません 次例は時間制限 EEPROM 書き込み手順中に割り込みを無効とするために これがどう使用できるかを示します アセンフ リ言語フ ロク ラム例 IN R6,SREG ; ステータスレシ スタを保存 CLI ;EEPROM 書き込み手順中割り込み禁止 SBI EECR,EEMPE ;EEPROM 主書き込み許可 SBI EECR,EEPE ;EEPROM 書き込み開始 OUT SREG,R6 ; ステータスレシ スタを復帰 C 言語フ ロク ラム例 char csreg; /* ステータスレシ スタ保存変数定義 */ csreg = SREG; /* ステータスレシ スタを保存 */ disable_interrupt(); /* EEPROM 書き込み手順中割り込み禁止 */ EECR = (<<EEMPE); /* EEPROM 主書き込み許可 */ EECR = (<<EEPE); /* EEPROM 書き込み開始 */ SREG = csreg: /* ステータスレシ スタを復帰 */ 割り込みを許可するために SEI 命令を使用すると 次例で示されるようにどの保留割り込みにも先立って SEI 命令の次の命令が実行されます アセンフ リ言語フ ロク ラム例 SEI ; 全割り込み許可 SLEEP ; 休止形態移行 ( 割り込み待ち ) C 言語フ ロク ラム例 enable_interrupt(); /* 全割り込み許可 */ sleep(); /* 休止形態移行 ( 割り込み待ち ) */ 注 : SLEEP 命令までは割り込み禁止 保留割り込み実行前に休止形態へ移行します 割り込み応答時間許可した全てのAVR 割り込みに対する割り込み実行応答は最小 4クロック周期です 4クロック周期後 実際の割り込み処理ルーチンに対するフ ロク ラムヘ クタアト レスが実行されます この4クロック周期時間中にフ ロク ラムカウンタ (PC) がスタック上に保存 ( フ ッシュ ) されます このヘ クタは標準的に割り込み処理ルーチンへの無条件分岐で この分岐は2クロック周期 ( 訳注 : 原文は3(JMP 命令 =3を想定 実際はRJMP 命令 =2)) 要します 複数周期命令実行中に割り込みが起こると その割り込みが扱われる前に この命令が完了されます MCUが休止形態の時に割り込みが起こると 割り込み実行応答時間は4クロック周期増やされます この増加は選択した休止形態からの起動時間に加えてです 割り込み処理ルーチンからの復帰は4クロック周期要します これらの4クロック周期中 フ ロク ラムカウンタ (PC:2ハ イト) がスタックから取り戻され ( ホ ッフ ) スタックホ インタは増加され (+2) ステータスレシ スタ (SREG) の全割り込み許可 (I) ヒ ットが設定 () されます 8 ATtiny233

9 AVR ATtiny233 のメモリ ATtiny233 この項は ATtiny233 の各種メモリを記述します AVR 構造にはフ ロク ラムメモリ空間とテ ータメモリ空間の 2 つの主なメモリ空間があります 加えて ATtiny233 はテ ータ保存用 EEPROM メモリが特徴です 3 つのメモリ空間全ては一般的な直線的アト レスです 実装書き換え可能なフ ロク ラム用フラッシュメモリ ATtiny233はフ ロク ラム保存用に実装書き換え可能な2Kハ イトのフラッシュメモリをチッフ 上に含みます 全てのAVR 命令が6または32ヒ ット幅のため このフラッシュメモリはK 6ヒ ットとして構成されます フラッシュメモリは最低, 回の消去 / 書き込み回数の耐久性があります ATtiny233のフ ロク ラムカウンタ (PC) はヒ ット幅 故にKフ ロク ラムメモリ位置のアト レス指定です 4 頁の メモリフ ロク ラミンク はSPIヒ ンを使用するフラッシュメモリの直列フ ロク ラミンク の詳細な記述を含みます 定数表は全てのフ ロク ラムメモリアト レス空間に配置できます (LPM 命令記述参照 ) 命令の取得と実行のタイミンク 図は7 頁の 命令実行タイミンク で示されます テ ータ用 SRAM メモリ 図 9. はATtiny233のSRAMメモリ構成方法を示します 下位 224テ ータメモリ位置はレシ スタファイル I/Oメモリ 内蔵テ ータSRAMに充てます 最初の32 位置はレシ スタファイル 次の64 位置は標準 I/Oメモリに充て 最後の28 位置は内蔵テ ータSRAM に充てます 直接 間接 変位付き間接 事前減少付き間接 事後増加付き間接の5つの異なるアト レス指定種別でテ ータメモリ ( 空間 ) を網羅します レシ スタファイル内のレシ スタR26~R3は間接アト レス指定ホ インタ用レシ スタが特徴です 直接アト レス指定はテ ータ空間全体に届きます 変位付き間接動作はYまたはZレシ スタで与えられる基準アト レスからの63アト レス位置に届きます 自動の事前減少付きと事後増加付きのレシ スタ間接アト レス指定動作を使用するとき ( 使用される )X,Y,Zアト レスレシ スタは減少 (-) または増加 (+) されます ATtiny233の32 個の汎用レシ スタ 64 個のI/Oレシ スタ 28ハ イトのテ ータ用内蔵 SRAMはこれら全てのアト レス指定種別を通して全部アクセスできます レシ スタファイルは6 頁の 汎用レシ スタファイル で記述されます 図 8. フ ロク ラムメモリ配置図 フ ロク ラム用フラッシュメモリ K 6 図 9. テ ータメモリ配置図 レシ スタファイル (32) I/O レシ スタ (64) 内蔵 SRAM (28 8) R R ~ R3 R3 $ $ ~ $3E $3F $6 $6 ~ 注 : 赤字は I/O アト レス $DE $DF $ $3FF アト レス $ $ $E $F $2 $2 $5E $5F $6 $6 $DE $DF テ ータメモリアクセスタイミンク この項は内部メモリアクセスに対する一般的なアクセスタイミンク の概念を記述します テ ータ用内蔵 SRAMアクセスは図. で記載されるように2clkCPU 周期で実行されます ( 訳注 ) 内蔵 SRAMのアクセスを含む代表的な命令はT,T2の 2 周期で実行され Tで対象アト レスを取得 /( 算出 )/ 確定し T2で実際のアクセスが行われます 後続する (T) は次の命令のTです 図. テ ータ用内蔵 SRAMアクセス周期 T T2 (T) CPUクロック clkcpu アト レス 直前のアト レス 有効アト レス 書き込み読み込み テ ータ WR テ ータ RD 9

10 テ ータ用 EEPROM メモリ ATtiny233 は 28 ハ イトのテ ータ用 EEPROM を含みます それは単一ハ イトが読み書きできる分離したテ ータ空間として構成されます EE PROM は最低, 回の消去 / 書き込み回数の耐久性があります CPU と EEPROM 間のアクセスは以降の EEPROM アト レスレシ スタ EEPROM テ ータレシ スタ EEPROM 制御レシ スタで詳細に記述されます EEPROM の直列フ ロク ラミンク の詳細な記述については 3 頁をご覧ください EEPROMアクセス EEPROMアクセスレシ スタはI/O 空間でアクセス可能です EEPROMの消去 / 書き込み ( 訳注 : 原文はアクセス ) 時間は表. で与えられます ( 書き込みは ) 自己タイミンク 機能ですが 使用者ソフトウェアは次ハ イトが書ける時を検知してください 使用者コート がEEPROMに書く命令を含む場合 いくつかの予防処置が取られなければなりません 厳重に濾波した電源では電源投入 / 切断でVCCが緩やかに上昇または下降しそうです これはテ ハ イスが何周期かの時間 使用されるクロック周波数に於いて最小として示されるより低い電圧で走行する原因になります これらの状態で問題を避ける方法の詳細については2 頁の EEPROMテ ータ化けの防止 をご覧ください 予期せぬEEPROM 書き込みを防止するため特別な書き込み手順に従わなければなりません この詳細についてはEEPROM 制御レシ スタの説明と 頁の 非分離ハ イト書き込み と 分離ハ イト書き込み を参照してください ( 訳注 : 本行内容追加 ) EEPROMが読まれると CPUは次の命令が実行される前に4クロック周期停止されます EEPROMが書かれると CPUは次の命令が実行される前に2クロック周期停止されます EEPROMアト レスレシ スタ (EEPROM Address Register) EEAR ヒ ット $E ($3E) - EEAR6 EEAR5 EEAR4 EEAR3 EEAR2 EEAR EEAR Read/Write R 初期値 不定 不定 不定 不定 不定 不定 不定 ヒ ット7 - Res : 予約 (Reserved) このヒ ットは予約されており 常にとして読まれます ヒ ット6~ - EEAR6~ : EEPROMアト レス (EEPROM Address) EEPROMアト レスレシ スタ (EEAR) は28ハ イトEEPROM 空間のEEPROMアト レスを指定します EEPROMテ ータハ イトは~27 間で直線的に配されます EEARの初期値は不定です EEPROMがアクセスされるであろう前に適切な値が書かれなければなりません EEPROM テ ータレシ スタ (EEPROM Data Register) EEDR ヒ ット $D ($3D) Read/Write 初期値 (MSB) (LSB) 不定 不定 不定 不定 不定 不定 不定 不定 ヒ ット7~ - EEDR7~ : EEPROMテ ータ (EEPROM Data) EEPROM 書き込み操作に対してEEDRはEEPROMアト レスレシ スタ (EEAR) で与えたアト レスのEEPROMへ書かれるべきテ ータを含みます EEPROM 読み込み操作に対してEEDRはEEARで与えたアト レスのEEPROMから読み出したテ ータを含みます EEPROM 制御レシ スタ (EEPROM Control Register) EECR ヒ ット $C ($3C) - - EEPM EEPM EERIE EEMPE EEPE EERE Read/Write R R 初期値 不定 不定 不定 ヒ ット7,6 - Res : 予約 (Reserved) これらのヒ ットは予約されており 常にとして読まれます EEAR EEDR EECR ATtiny233

11 ヒ ット 5,4 - EEPM, : EEPROM フ ロク ラミンク 種別 (EEPROM Programing Mode Bits) ATtiny233 EEPROMフ ロク ラミンク 種別ヒ ット設定はEEPROMフ ロ表. EEPROMフ ロク ラミンク 種別ク ラミンク 許可 (EEPE) 書き込み時にどのフ ロク ラミンク EEPM EEPM フ ロク ラミンク 時間動作動作が起動されるかを定義します つの非分離操作 ( 旧値消去と新値書き込み ) または2つの異な 3.4ms 操作での消去と書き込み ( 非分離操作 ) る操作として消去と書き込み操作を分離してテ ータ.8ms 消去のみ をフ ロク ラムする ( 書く ) ことが可能です 各動作に対.8ms 書き込みのみ するフ ロク ラミンク 時間は表. で示されます EEPEが設定 () されている間はEEPMnへのどの書き込みも - 将来使用に予約 無視されます リセット中 EEPMnヒ ットはEEPROMがフ ロク ラミンク 作業中を除いて '' にリセットされます ヒ ット3 - EERIE : EEPROM 操作可割り込み許可 (EEPROM Ready Interrupt Enable) EERIEの 書き込みはステータスレシ スタ (SREG) の全割り込み許可 (I) ヒ ットが設定 () されているなら EEPROM 操作可割り込みを許可します EERIEの 書き込みは この割り込みを禁止します EEPROM 操作可割り込みは不揮発性メモリ ( フラッシュメモリとEEPROM) がフ ロク ラミンク の準備可ならば継続する割り込みを発生します ヒ ット2 - EEMPE : EEPROM 主フ ロク ラム許可 (EEPROM Master Program Enable) EEMPEヒ ットはEEPROMフ ロク ラム許可 (EEPE) ヒ ットの 書き込みが有効か無効かどちらかを決めます EEMPEが設定 () されると 4クロック周期内のEEPE 設定 () は選択したアト レスのEEPROMをフ ロク ラムします EEMPEがなら EEPE 設定 () は無効です EEMPEがソフトウェアによって設定 () されてしまうと 4クロック周期後にハート ウェアがこのヒ ットをに解除します ヒ ット - EEPE : EEPROMフ ロク ラム許可 (EEPROM Program Enable) EEPROMフ ロク ラム許可信号 (EEPE) はEEPROMへのフ ロク ラミンク 許可信号です EEPEが (を) 書かれると EEPROMはEEPMnヒ ット設定に従ってフ ロク ラムされます 論理 がEEPEへ書かれる前にEEPROM 主フ ロク ラム許可 (EEMPE) ヒ ットはを書かれなければならず さもなくばEEPROM 書き込み ( 消去 ) は行われません 書き込み ( フ ロク ラミンク ) アクセス時間が経過されると EEPROMフ ロク ラム許可 (EEPE) ヒ ットはハート ウェアによって解除 () されます EEPEが設定 () されてしまうと 次の命令が実行される前にCPUは2 周期停止されます ヒ ット - EERE : EEPROM 読み込み許可 (EEPROM Read Enable) EEPROM 読み込み許可信号 (EERE) はEEPROMへの読み込みストローフ です EEARに正しいアト レスが設定されると EEPROM 読み出しを起動するためにEEREヒ ットはを書かれなければなりません EEPROM 読み出しアクセスは ( その ) 命令で行われ 要求したテ ータは直ちに利用できます EEPROMが読まれるとき 次の命令が実行される前にCPUは4 周期停止されます 使用者は読み込み操作を始める前にEEPEヒ ットをホ ーリンク すべきです 書き込み ( フ ロク ラム ) 操作実行中の場合 EEPROMアト レスレシ スタ (EEAR) の変更もEEPRO M 読み込みもできません 非分離ハ イトフ ロク ラミンク 非分離ハ イトフ ロク ラミンク の使用は最も簡単な動作です EEPROMにハ イトを書くとき 使用者はEEARにアト レス EEDRにテ ータを書かなければなりません EEPMnヒ ットが '' ならば (EEMPEがを書かれる後の4 周期内の )EEPEの 書き込みは消去 / 書き込み動作を起動します 消去と書き込みの両周期は 操作で行われ 総フ ロク ラミンク 時間は表. で与えられます EEPEヒ ットは消去と書き込み動作が完了されるまで設定 () に留まります テ ハ イスがフ ロク ラミンク 動作中 他のどのEEPROM 操作の実行も不可能です 分離ハ イトフ ロク ラミンク 2つの異なる操作として消去と書き込み周期を分離することが可能です これは或る時間制限 ( 代表的には電源電圧不足 ) に対してシステムが短いアクセス時間を必要とする場合に有用かもしれません この方法の優位性を得るため 書かれるべき位置が書き込み操作前に消去されてしまっていることが必要とされます しかし 消去と書き込みが分離されるため 時間が重大な操作の実行をシステムが許す時 ( 代表的には電源投入後 ) に消去操作を行うことが可能です 消去ハ イトを消去するにはアト レスがEEARに書かれなければなりません EEPMnヒ ットが '' なら (EEMPEがを書かれた後の4 周期内の ) EEPEの 書き込みは消去動作だけを起動します ( フ ロク ラミンク 時間は表. で与えられます ) EEPEヒ ットは消去動作が完了されるまで設定 () に留まります テ ハ イスがフ ロク ラミンク 動作中 他のどのEEPROM 操作の実行も不可能です 書き込み ( 特定 ) 位置を書くため 使用者はEEARにアト レス EEDRにテ ータを書かなければなりません EEPMnヒ ットが '' なら (EEMPEがを書かれる後の4 周期内の )EEPEの 書き込みは書き込み動作だけを起動します ( フ ロク ラミンク 時間は表. で与えられます ) EEPEヒ ットは書き込み動作が完了されるまで設定 () に留まります 書かれるべき位置が書き込み前に消去されてしまっていなければ 元の格納テ ータは失ったと見做されなければなりません テ ハ イスがフ ロク ラミンク 動作中 他のどのEEPROM 操作の実行も不可能です EEPROM アクセスの時間に校正済み内蔵 RC 発振器が使用されます 発振器周波数が 6 頁の OSCCAL - 発振校正レシ スタ で記述した必要条件内であることを確かめてください

12 次のコート 例はアセンフ リ言語と C 言語での EEPROM 消去 書き込み または非分離書き込み関数を示します 本例は ( 例えば全割り込み禁止によって ) 割り込みが制御され これらの関数実行中に割り込みが起きない前提です アセンフ リ言語フ ロク ラム例 EEPROM_WR: SBIC EECR,EEPE ;EEPROMフ ロク ラミンク 完了ならばスキッフ RJMP EEPROM_WR ; 以前のEEPROMフ ロク ラミンク 完了まで待機 ; LDI R8,(<<EEPM) (<<EEPM) ; フ ロク ラミンク 種別値取得 ( 本例は非分離 ) OUT EECR,R8 ; 対応フ ロク ラミンク 種別設定 OUT EEAR,R7 ;EEPROMアト レス設定 OUT EEDR,R6 ;EEPROM 書き込み値を設定 SBI EECR,EEMPE ;EEPROM 主フ ロク ラム許可ヒ ット設定 SBI EECR,EEPE ;EEPROMフ ロク ラミンク 開始( フ ロク ラム許可ヒ ット設定 ) RET ; 呼び出し元へ復帰 C 言語フ ロク ラム例 void EEPROM_write(unsigned char ucaddress, unsigned char ucdata) { while(eecr & (<<EEPE)); /* 以前のEEPROMフ ロク ラミンク 完了まで待機 */ EECR = (<<EEPM) (<<EEPM); /* 対応フ ロク ラミンク 種別設定 */ EEAR = ucaddress; /* EEPROMアト レス設定 */ EEDR = ucdata; /* EEPROM 書き込み値を設定 */ EECR = (<<EEMPE); /* EEPROM 主フ ロク ラム許可 */ EECR = (<<EEPE); /* EEPROMフ ロク ラミンク 開始 */ } 次のコート 例はアセンフ リ言語と C 言語での EEPROM 読み込み関数を示します 本例は割り込みが制御され これらの関数実行中に割り込みが起きない前提です アセンフ リ言語フ ロク ラム例 EEPROM_RD: SBIC EECR,EEPE ;EEPROMフ ロク ラミンク 完了ならばスキッフ RJMP EEPROM_RD ; 以前のEEPROMフ ロク ラミンク 完了まで待機 ; OUT EEAR,R7 ;EEPROMアト レス設定 SBI EECR,EERE ;EEPROM 読み出し開始 ( 読み込み許可ヒ ット設定 ) IN R6,EEDR ;EEPROM 読み出し値を取得 RET ; 呼び出し元へ復帰 C 言語フ ロク ラム例 unsigned char EEPROM_read(unsigned char ucaddress) { while(eecr & (<<EEPE)); /* 以前のEEPROMフ ロク ラミンク 完了まで待機 */ EEAR = ucaddress; /* EEPROMアト レス設定 */ EECR = (<<EERE); /* EEPROM 読み出し開始 */ return EEDR; /* EEPROM 読み出し値を取得, 復帰 */ } EEPROMテ ータ化けの防止低 VCCの期間中 正しく動作するための供給電圧がCPUとEEPROMに対して低すぎるためにEEPROMテ ータが化け得ます これらの問題はEEPROMを使用する基板段階の装置と同じで 同じ設計上の解決策が適用されるべきです EEPROMテ ータ化けは電圧が低すぎる時の2つの状態によって起こされ得ます つ目として EEPROMへの通常の書き込み手順は正しく動作するための最低電圧が必要です 2つ目として 供給電圧が低すぎると CPU 自身が命令を間違って実行し得ます EEPROMテ ータ化けは次の推奨設計によって容易に避けられます 不充分な供給電源電圧の期間中 AVRのRESETを活性 (Low) に保ってください これは内蔵低電圧検出器 (BOD) を許可することによって行えます 内蔵 BODの検出電圧が必要とした検出電圧と一致しない場合 外部低 VCCリセット保護回路が使用できます 書き込み動作実行中にリセットが起こると この書き込み操作は供給電源電圧が充分ならば ( 継続 ) 完了されます 2 ATtiny233

13 I/O メモリ ( レシ スタ ) ATtiny233 の I/O 空間定義は 39 頁の レシ スタ要約 で示されます ATtiny233 ATtiny233の全てのI/Oと周辺機能はI/O 空間に配置されます 全てのI/O 位置はI/O 空間と32 個の汎用作業レシ スタ間のテ ータ転送を行うLD/LDS/LDD 命令とST/STS/STD 命令によってアクセスされます アト レス範囲 $~$F 内のI/Oレシ スタはSBI 命令とCBI 命令の使用で直接的にヒ ットアクセス可能です これらのレシ スタではSBISとSBIC 命令の使用によって単一ヒ ット値が検査できます より多くの詳細については 命令要約 章を参照してください I/O 指定命令 INとOUTを使用するとき I/Oアト レス $~$3Fが使用されなければなりません LD 命令とST 命令を使用し テ ータ空間としてI/Oレシ スタをアクセスするとき これらのアト レスに $2が加算されなければなりません 将来のテ ハ イスとの共通性を保つため アクセスされる場合 予約ヒ ットはが書かれるべきです 予約済みI/Oメモリアト レスは決して書かれるべきではありません 状態フラク のいくつかはそれらへ論理 を書くことによって解除 () されます CBIとSBI 命令は他の多くのAVRの様ではなく 指定ヒ ットだけを操作し 従って状態フラク のようなものを含むレシ スタに使用できることに注意してください CBIとSBI 命令は (I/Oアト レス)$~$Fのレシ スタでのみ動作します I/Oと周辺制御レシ スタは以降の項で説明されます 汎用 I/Oレシ スタ ATtiny233は3つの汎用 I/Oレシ スタを含みます これらのレシ スタはどの情報の格納にも使用でき 特に全体変数や状態フラク の格納に有用です (I/O) アト レス範囲 $~$Fの汎用 I/Oレシ スタはSBI,CBI,SBIS,SBIC 命令の使用で直接ヒ ットアクセスが可能です 汎用 I/Oレシ スタ2 (General Purpose I/O Register 2) GPIOR2 ヒ ット $5 ($35) (MSB) (LSB) Read/Write 初期値 GPIOR2 汎用 I/Oレシ スタ (General Purpose I/O Register ) GPIOR ヒ ット $4 ($34) (MSB) (LSB) Read/Write 初期値 汎用 I/Oレシ スタ (General Purpose I/O Register ) GPIOR ヒ ット $3 ($33) (MSB) (LSB) Read/Write 初期値 GPIOR GPIOR 3

14 システムクロックとクロック選択 クロック系統とその配給 図. は AVR 内の主要なクロック系統とその配給を示します 全てのクロックが与えられた時間有効である必要はありません 消費電力低減のため 9 頁の 電力管理と休止形態 で記述される各種休止形態の使用によって 使用されていない部分のクロックが停止できます クロック系統は以下で詳述されます 図. クロックの配給 一般入出力 CPU コア SRAM フラッシュメモリ EEPROM clki/o AVR クロック制御回路 クロック多重器 クロック源 リセット回路 clkcpu ウォッチト ック クロック ウォッチト ック タイマ ウォッチト ック 用内蔵 RC 発振器 clkflash 外部クロック信号 クリスタル用発振器 校正付き内蔵 RC 発振器 CPU クロック clkcpu I/O クロック clki/o フラッシュクロック clkflash CPUクロックはAVRコアの動作と関係する系統の部分に配給されます このような部分の例は汎用レシ スタファイル ステータスレシ スタ スタックホ インタを保持するテ ータメモリです CPUクロックの停止はコアが一般的な操作や計算を実行することを禁止します I/Oクロックはタイマ / カウンタやUSARTのようなI/O 部の大部分で使用されます I/Oクロックは外部割り込み部でも使用されますが いくつかの外部割り込みは例えI/Oクロックが停止されても検出されることをこのような割り込みに許す非同期論理回路によって検出されることに注意してください 多用途直列 (USI) 部の開始条件検出はclkI/Oが停止される時に非同期に実行され 全休止形態でUSI 開始条件検出を可能とすることにも注意してください フラッシュクロックはフラッシュメモリインターフェースの動作を制御します このフラッシュクロックは常にCPUクロックと同時に活動します クロック元 このテ ハ イスには右で示されるようにフラッシュヒュース ヒ ットによって選択可能な後続のクロック元選択があります 選択したクロック元からのクロックはAVRクロック発生器への入力で 適切な部署へ配給されます 各クロック選択に対する様々な選択は次項で得られます CPUがハ ワータ ウンから起動するとき 選択したクロック元は命令実行開始前に安定な発振器動作を保証する起動時間に使用されます CPUがリセットから始まるとき これらは通常動作開始前に安定電圧へ達するのを電源に許す付加遅延です ウォッチト ック 発振器は この起動時間の実時間部のタイミンク に使用されます 各計時終了に使用されるウォッチト ック (WDT) 発振器の各周期数は表 3. で示されます 9 頁の 代表特性 で示されるようにウォッチト ック 発振器の周波数は電圧に依存します 表 2. クロック種別選択 クロック種別 CKSEL3~ 外部クリスタル / セラミック発振子 ~ 28kHz 内部 (WDT) 発振器 8MHz 校正付き内蔵 RC 発振器 4MHz 校正付き内蔵 RC 発振器 外部クロック信号 ( 予約 ) xx 注 : = 非フ ロク ラム = フ ロク ラム x=または 表 3. WDT 発振器の代表的計時終了値 周期数 VCC=3.V VCC=5.V 周期数 4.3ms 69ms 4.ms 65ms 52 8K (892) 既定のクロック元このテ ハ イスはCKSEL=, SUT=, CKDIV8= フ ロク ラム () で出荷されます 従って既定クロック元設定は最長起動時間の8MHzで走行する内蔵 RC 発振器を8で前置分周し 結果としてMHzに帰着する初期システムクロックです この既定設定は全ての使用者が実装または並列書き込み器を使用して それらを希望したクロック元設定にできることを保証します 4 ATtiny233

15 ATtiny233 クリスタル用発振器 XTALとXTAL2は図 2. で示されるように チッフ 上の発振器としての使用に設定できる反転増幅器の各々 入力と出力です クリスタル発振子またはセラミック振動子のどちらでも使用できます CとC2はクリスタル発振子とセラミック振動子の両方について常に等しくすべきです このコンテ ンサの最適値は使用するクリスタル発振子やセラミック振動子 浮遊容量の量 その環境の電磁雑音に依存します クリスタル発振子使用に対するコンテ ンサ選択について初期の指針のいくつかは表 4. で与えられます セラミック振動子については製造業者によって与えられたコンテ ンサ値が使用されるべきです 発振器は示された周波数範囲で最適化された4つの異なる動作ができます この動作は 表 4. で示されたCKSEL3~ヒュース によって選択されます 図 2. クリスタル発振子接続図 C2 XTAL2 C XTAL GND 表 4. クリスタル用発振器動作 CKSEL3~ 周波数範囲 ( 注 ).4~.9MHz.9~3.MHz 3.~8.MHz 8.~ MHz 推奨 C,2 容量 - 2~22pF 2~22pF 2~22pF 注 : この選択はクリスタル発振子ではなく セラミック振動子でのみ使用されるべきです CKSELヒュース はSUT,ヒュース と共に 表 5. で示される起動遅延時間を選択します 表 5. クリスタル発振子 / セラミック振動子用起動遅延時間選択表 CKSEL SUT, ハ ワータ ウンからの起動遅延時間 258 CK 258 CK K CK K CK K CK 6K CK 6K CK 6K CK ( 注 ) ( 注 ) ( 注 2) ( 注 2) ( 注 2) リセットからの付加遅延時間 (VCC=5.V) 4 CK+4.ms 4 CK+65ms 4 CK 4 CK+4.ms 4 CK+65ms 4 CK 4 CK+4.ms 4 CK+65ms 推奨使用法 外部セラミック振動子 高速上昇電源外部セラミック振動子 低速上昇電源外部セラミック振動子 低電圧検出 (BOD) リセット許可外部セラミック振動子 高速上昇電源外部セラミック振動子 低速上昇電源外部クリスタル発振子 低電圧検出 (BOD) リセット許可外部クリスタル発振子 高速上昇電源外部クリスタル発振子 低速上昇電源 注 : これらの選択はテ ハ イスの最高周波数付近での動作でないとき 応用にとって起動での周波数安定性が重要でない場合だけ使用されるべきです これらの選択はクリスタル発振子用ではありません 注 2: これらの選択はセラミック振動子での使用を意図され 起動での周波数安定性を保証します テ ハ イスの最高周波数付近での動作でないとき 応用にとって起動での周波数安定性が重要でない場合はクリスタル発振子も使用できます 5

16 校正付き内蔵 RC 発振器 ( 訳注 : 共通性のため内容を一部追加 / 修正 ) 校正された内蔵 RC 発振器は8MHzまたは4MHzクロックを供給します この周波数は表 6. 校正付き内蔵 RC 発振器動作 3V,25 での公称値です この周波数が (VCCに依存して) テ ハ イスの仕様を越える場 CKSEL3~ 公称周波数 (MHz) 合 起動中に内部周波数を8 分周するためにCKDIV8ヒュース がフ ロク ラム () されなけれ 8. ( 注 ) ばなりません より多くの詳細については8 頁の システムクロック前置分周器 をご覧ください このクロックは表 6. で示されるようにCKSELヒュース のフ ロク ラミンク によってシステムク 4. ロックとして選択できます 選択したなら 外部部品なしで動作します リセット中 ハート 注 : テ ハ イスはこの選択で出荷されます ウェアが発振校正レシ スタ (OSCCAL) に校正値ハ イトを設定し これによってRC 発振器を自動的に校正します 3V,25 でこの校正は公称周波数 ±% 以内の周波数を与えます atmel.com/avrで利用可能な応用記述に記載された実行時校正法の使用で 与えられたどのVCCと温度でも ±2% の精度を達成することができます この発振器がチッフ ( システム ) クロックとして使用されるとき ウォッチト ック 発振器は未だウォッチト ック タイマとリセット付加遅延タイマに使用されます 予め設定された校正値のより多くの情報については 5 頁の 発振校正値ハ イト 項をご覧ください このテ ハ イスはCKDIV8ヒュース がフ ロク ラム () で出荷されます この発振器が選択されると 起動時間は表 7. で示されるようにSUTヒュース によって決定されます 表 7. 校正付き内蔵 RC 発振器用起動遅延時間選択表 SUT, ( 注 2) ハ ワータ ウンからの起動遅延時間 6 CK 6 CK 6 CK リセットからの付加遅延時間 4 CK ( 注 ) 4 CK+4.ms 4 CK+65ms 推奨使用法 低電圧検出 (BOD) リセット許可高速上昇電源低速上昇電源 注 : RSTDISBL ヒュース がフ ロク ラム () されると フ ロク ラミンク 動作への移行可を保証するため 付加遅延時間は 4 CK+4ms に増やされます 注 2: テ ハ イスはこの選択で出荷されます 発振校正レシ スタ (Oscillator Calibration Register) OSCCAL ( 予約 ) ヒ ット $3 ($5) Read/Write 初期値 CAL6 CAL5 CAL4 CAL3 CAL2 CAL CAL R テ ハ イス固有の校正値 OSCCAL ヒ ット7 - Res : 予約 (Reserved) ( 訳注 : 共通性のため追加 ) このヒ ットは予約されており 常にとして読まれます ヒ ット6~ - CAL6~ : 発振校正値 (Oscillator Calibration Value) このアト レスへの校正ハ イト書き込みは発振器周波数の偏差処理を省くために内蔵表 8. 内蔵 RC 発振器周波数範囲発振器を調整します これはチッフ リセット中 自動的に行われます OSCCALがの公称周波数に対する割合時に最低利用可能周波数が選択されます このレシ スタへ 以外の値を書くことは OSCCAL 値 Min Max 内蔵発振器の周波数を増加します このレシ スタへの $7F 書き込みは最高使用可能周波数にします 校正付き発振器はフラッシュメモリとEEPROMのアクセス時間に使用さ $ 5 % % れます フラッシュメモリやEEPROMが書かれる場合 公称周波数より上へ% を越え $3F 75 % 5 % て校正してはいけません そうでなければフラッシュメモリやEEPROM 書き込みは失敗するかもしれません この発振器は8MHzまたは4MHzへの校正を意図したものであることに注意してください 表 8. で示されるような他の値への調整は保証されません $7F % 2 % 校正付き内蔵 RC 発振器を校正するとき MCUの安定な動作を保証するために大きな段階での校正値変更を避けてください 或るク ロック周期から次への2% より大きな周波数変化は予測されない事態を引き起こします OSCCAL 変更は各校正について $2を越える べきではありません 6 ATtiny233

17 ATtiny233 外部クロック信号 外部クロック元からテ ハ イスを駆動するために XTAL は図 3. で示されるように駆動されるべきです 外部クロックでテ ハ イスを走行するためには CKSEL ヒュース が '' にフ ロク ラム ( 設定 ) されなければなりません 表 9. 外部クロック信号動作 CKSEL3~ 周波数範囲 ~6MHz このクロック元が選択されると 起動時間は表. で示されるように SUT ヒュース によって決定されます 図 3. 外部クロック信号駆動接続図 XTAL2 外部クロック信号 XTAL GND 表. 外部クロック信号駆動用起動遅延時間選択表 SUT, ハ ワータ ウンからの起動遅延時間 6 CK 6 CK 6 CK リセットからの付加遅延時間 (VCC=5.V) 4 CK 4 CK+4.ms 4 CK+65ms 推奨使用法 低電圧検出 (BOD) リセット許可高速上昇電源低速上昇電源 ( 予約 ) 外部クロックを供給するとき MCUの安定な動作を保証するために供給したクロック周波数の急な変化を避けることが必要とされます 或るクロック周期から次への2% より大きな周波数変化は予測されない事態を引き起こします このようなクロック周波数での変化中 MCUはリセットに保たれるのを保証することが必要とされます システムクロック前置分周器が安定な動作を保証しながら 内部クロック周波数の実行時変更の実現に使用できることに注意してください 詳細については8 頁の システムクロック前置分周器 を参照してください ( 訳注 : 共通性のため本行追加 ) 28kHz 内部発振器 28kHz 内部発振器は28kHzのクロックを供給する低電力発振器です この周波数は3V,25 での公称値です このクロックはCKSEL ヒュース を '' にフ ロク ラミンク ( 設定 ) することによってシステムクロックとして選択できます このクロック元が選択されると 起動時間は表. で示されるようにSUTヒュース によって決定されます 表. 28kHz 内部発振器用起動遅延時間選択表 SUT, ハ ワータ ウンからの起動遅延時間 6 CK 6 CK 6 CK リセットからの付加遅延時間 4 CK ( 注 ) 4 CK+4ms 4 CK+64ms 推奨使用法 低電圧検出 (BOD) リセット許可高速上昇電源低速上昇電源 ( 予約 ) 注 : RSTDISBL ヒュース がフ ロク ラム () されると フ ロク ラミンク 動作への移行可を保証するため 付加遅延時間は 4 CK+4ms に増やされます 7

18 システムクロック前置分周器 ATtiny233のシステムクロックはクロック前置分周レシ スタ (CLKPR) の設定によって分周できます この特徴 ( 機能 ) は必要とされる処理能力が低い時の消費電力削減に使用できます これは全クロック種別で使用でき CPUと全同期周辺機能のクロック周波数に影響を及ぼします clkcpu clkflash clki/oは表 2. で示された値によって分周されます 前置分周器設定間を切り替えるとき システムクロック前置分周器は中間 ( 経過途中 ) の周波数が直前の設定に対応するクロック周波数または新規設定に対応するクロック周波数のどちらよりも高くなく クロック系で不具合が起きないことを保証します 前置分周器として実行するリフ ルカウンタは分周されないクロック周波数で走行し CPUのクロック周波数より速いかもしれません 従って例え ( カウンタ値が ) 読めるとしても 前置分周器の状態を決めることはできず から他へのクロック分周値切り替えを行う正確な時間は必ずしも予測できません CLKPS 値が書かれる時から新規クロック周波数が活性 ( 有効 ) になる前にT+T2~T+2 T2 間かかります この間で2つの有効なクロック端が生成されます ここでのTは直前のクロック周期 T2は新規前置分周器設定に対応する周期です 予期せぬクロック周波数の変更を防ぐため CLKPSヒ ットの変更は次の特別な書き込み手順に従わなければなりません クロック分周値変更許可 (CLKPCE) ヒ ットに CLKPR 内の他の全ヒ ットにを書きます 2 ( 次からの )4 周期以内にCLKPCEヒ ットをとする欲したCLKPS 値を書きます 前置分周器設定変更時 書き込み手続きが割り込まれないことを保証するため 割り込みは禁止されなければなりません クロック前置分周レシ スタ (Clock Prescale Register) CLKPR ヒ ット $26 ($46) CLKPCE CLKPS3 CLKPS2 CLKPS CLKPS Read/Write R R R 初期値 内容参照 内容参照 内容参照 内容参照 CLKPR ヒ ット7 - CLKPCE : クロック分周値変更許可 (Clock Prescaler Change Enable) CLKPSヒ ットの変更を許可するためにCLKPCEヒ ットは論理 を書かれなければなりません CLKPCEヒ ットは同時にCLKPRの他の全ヒ ットがを書かれる時だけ更新されます CLKPCEは書き込み後 4クロック周期またはCLKPSヒ ット書き込み時 ハート ウェアによって解除 () されます この制限時間 (4クロック周期) 内のCLKPCEヒ ット再書き込みは制限時間の延長もCLKPCEヒ ットの解除 () も行いません ヒ ット3~ - CLKPS3~ : クロック分周値選択 (Clock Prescaler Select Bits 3~) これらのヒ ットは選択したクロック元と内部システムクロック間の分周値を定義します これらのヒ ットは応用の必要条件に合わせた各種クロック周波数を実行時に書けます 分周値が使用されると 分周器はMCUへの主クロックを分周し 全ての同期周辺機能の速度が減じられます 分周値は表 2. で与えられます CKDIV8ヒュース がCLKPSヒ ットの初期値を決めます CKDIV8が非フ ロク ラム () にされると CLKPSヒ ットは '' にリセットされます CKDIV8がフ ロク ラム () されると CLKPSヒ ットは起動時に8 分周を与える '' にリセットされます 現在の動作条件でテ ハ イスの最高周波数より高い周波数のクロック元を選択した場合 この機能が使用されるべきです CKDIV8ヒュース 設定に拘らず どの値もCLKPSヒ ットへ書けることに注意してください 応用ソフトウェアは現在の動作条件でテ ハ イスの最高周波数より高い周波数のクロック元を選択した場合 充分な分周値が選択されることを保証しなければなりません 本テ ハ イスはCKDIV8ヒュース がフ ロク ラム () で出荷されます 表 2. クロック前置分周器選択 CLKPS3 CLKPS2 CLKPS CLKPS 分周値 ( 数 ) ( 予約 ) 8 ATtiny233

19 電力管理と休止形態 ATtiny233 休止形態は応用でMCU 内の未使用部を一時停止することを可能にし それによって節電します AVRは応用で必要な消費電力に仕立てることを使用者に許す様々な休止形態を提供します 3つの休止形態の何れかへ移行するにはMCU 制御レシ スタ (MCUCR) の休止許可 (SE) ヒ ットが論理 を書かれ SLEEP 命令が実行されなければなりません MCUCRの休止種別選択 (SM,) ヒ ットはSLEEP 命令によって活性 ( 有効 ) にされる休止形態 ( アイト ル, ハ ワータ ウン, スタンハ イ ) のどれかを選びます 一覧については表 3. をご覧ください MCUが休止形態中に許可した割り込みが起こると MCUは起動します その時にMCUは起動時間に加えて4 周期停止され 割り込みルーチンを実行し そしてSLEEP 命令の次の命令から実行を再開します テ ハ イスが休止から起動するとき レシ スタファイルとSRAMの内容は変えられません 休止形態中にリセットが起こると MCUは起動し リセットヘ クタから実行します 4 頁の図. はATtiny233の各種クロック系統とその配給を示します この図は適切な休止形態を選択する助けになります MCU 制御レシ スタ (MCU Control Register) MCUCR このMCU 制御レシ スタは電力管理用の制御ヒ ットを含みます ヒ ット $35 ($55) PUD SM SE SM ISC ISC ISC ISC Read/Write 初期値 MCUCR ヒ ット5 - SE : 休止許可 (Sleep Enable) SLEEP 命令が実行される時にMCUを休止形態へ移行させるには 休止許可 (SE) ヒ ットが論理 を書かれなければなりません MCUの 目的外休止形態移行を避けるため SLEEP 命令実行直前に休止許可 (SE) ヒ ットを設定 () し 起動後直ちに解除 () することが推奨さ れます ヒ ット6,4 - SM, : 休止種別選択 (Sleep Mode Select Bits and ) 表 3. 休止形態種別選択 これらのヒ ットは表 3. で示される利用可能な3つの休止形態のつを選択します SM SM 休止形態種別アイト ル動作ハ ワータ ウン動作スタンハ イ動作ハ ワータ ウン動作 注 : スタンハ イ動作は外部クリスタル発振子また はセラミック振動子での使用に対してだけ 推奨されます アイト ル動作休止種別選択 (SM,) ヒ ットが '' を書かれるとき SLEEP 命令はMCUをアイト ル動作へ移行させ CPUを停止しますが USART アナロク 比較器 多用途直列インターフェース (USI) タイマ/ カウンタ ウォッチト ック 割り込み機構の継続動作を許します この休止形態は基本的に clkcpuとclkflashを停止する一方 他のクロックに走行を許します アイト ル動作はMCUにタイマ溢れやUSARTの送信完了などの内部割り込みだけでなく 外部で起動された割り込みからの起動も可能にします アナロク 比較器割り込みからの起動が必要とされないなら アナロク 比較器制御 / 状態レシ スタ (ACSR) のアナロク 比較器禁止 (ACD) ヒ ットを設定 () することによってアナロク 比較器を電源断にできます これはアイト ル動作での消費電力を削減します ハ ワータ ウン動作 SM,ヒ ットが '' または '' を書かれると SLEEP 命令はMCUをハ ワータ ウン動作へ移行させます この動作では外部発振器が停止される一方 外部割り込み 多用途直列インターフェース (USI) の開始条件検出 ウォッチト ック 機能は ( 許可ならば ) 継続して動作します 外部リセット ウォッチト ック リセット 低電圧検出 (BOD) リセット USI 開始条件検出割り込み INTまたはINTの外部レヘ ル割り込み ヒ ン変化割り込みだけがMCUを起動できます この休止形態は基本的に生成した全てのクロックを停止し 非同期部の動作だけを許します レヘ ルで起動した割り込みがハ ワータ ウン動作からの復帰に使用される場合 MCUを起動するためには変更したレヘ ルが一定時間保持されなければならないことに注意してください 詳細については38 頁の 外部割り込み を参照してください ハ ワータ ウン動作から起動するとき 起動条件が起きてから起動の効果が現れるまで遅延があります これは停止されてしまっている後の再始動と安定になることをクロックに許します この起動 ( 遅延 ) 時間は4 頁の クロック元 で記述されるように リセット遅延時間を定義するのと同じCKSELヒュース によって定義されます スタンハ イ動作外部クリスタル発振子 / セラミック振動子クロック種別が選択され SM,ヒ ットが '' の時に SLEEP 命令はMCUをスタンハ イ動作へ移行させます この動作は ( 外部クリスタル用 ) 発振器が走行 ( 動作 ) を保たれる例外を除いてハ ワータ ウン動作と同じです テ ハ イスはスタンハ イ動作から6 クロック周期で起動します 9

20 表 4. 各休止形態に於ける動作クロック範囲と復帰起動要因 動作クロック範囲 発振器動作 復帰起動要因 ( 割り込み ) 休止種別 clk clk clk 主クロック INT,INT USI 開始条件 SPM/EEPROM ウォッチその他 CPU FLASH IO 供給元ヒ ン変化検出操作可ト ック I/O アイト ル 〇 〇 〇 〇 〇 〇 〇 ハ ワータ ウン 2 〇 〇 スタンハ イ ( 注 ) 〇 2 〇 〇 注 : クロック元として推奨した外部クリスタル発振子またはセラミック振動子が選択された場合だけです 2 INTとINTについてはレヘ ル割り込みのみです 消費電力の最小化これらはAVRが制御するシステムで消費電力の最小化を試みる時に考慮するためのそれぞれの検討点です 一般的に休止形態は可能な限り多く使用されるべきで 休止種別は動作するテ ハ イスの機能が可能な限り少なくなるために選択されるべきです 必要とされない全ての機能は禁止されるべきです 特に次の機能部は最低可能消費電力の達成を試みるとき 特別な考慮を必要とするでしょう アナロク 比較器アイト ル動作へ移行するとき アナロク 比較器は使用されないなら 禁止されるべきです その他の休止形態でのアナロク 比較器は自動的に禁止されます しかしアナロク 比較器が入力として内部基準電圧を使用する設定の場合 全休止形態でアナロク 比較器は禁止されるべきです さもなければ内部基準電圧は休止形態と無関係に許可されます アナロク 比較器設定法の詳細については98 頁の アナロク 比較器 を参照してください 低電圧検出器 (BOD) 低電圧検出器 (BOD) が応用で必要とされないなら この部署はOFFにされるべきです 低電圧検出器がBODLEVELヒュース によって許可されていると全休止形態で許可され 故に常時電力を消費します これはより深い休止形態での総消費電流にとって重要な一因になります 低電圧検出器 (BOD) 設定法の詳細については22 頁の 低電圧検出 (BOD) を参照してください 内部基準電圧内部基準電圧は低電圧検出器 (BOD) とアナロク 比較器によって必要とされる時に許可されます これら部署が上の項で記述されたように禁止されると 内部基準電圧は禁止され 電力を消費しません 再び許可する場合 この出力が使用される前に使用者は基準電圧へ起動 ( 安定時間 ) を与えなければなりません 基準電圧が休止形態でON 保持される場合 この出力は直ちに使用できます 起動時間の詳細については23 頁の 内部基準電圧 を参照してください ウォッチト ック タイマウォッチト ック タイマが応用で必要とされないなら この部署はOFFにされるべきです ウォッチト ック タイマが許可されていると全休止形態で許可され 故に常時電力を消費します これはより深い休止形態での総消費電流にとって重要な一因になります ウォッチト ック タイマ設定法の詳細については24 頁の ウォッチト ック タイマ を参照してください ( 訳注 : 原書に対して参照先修正 ) ホ ートヒ ン休止形態へ移行するとき 全てのホ ートヒ ンは最小電力使用に設定されるべきです 最も重要なことはその時にヒ ンが抵抗性負荷を駆動しないのを保証することです I/Oクロック (clki/o) が停止される休止形態ではテ ハ イスの入力緩衝部が禁止されます これは必要とされない時に入力論理回路によって電力が消費されないことを保証します いくつかの場合で入力論理回路は起動条件を検出するために必要とされ その時は許可されます どのヒ ンが許可されるかの詳細については3 頁の テ シ タル入力許可と休止形態 を参照してください 入力緩衝部が許可され 入力信号が浮いている状態のままか またはアナロク 信号電圧がVCC/2 付近の場合 入力緩衝部は過大な電力を消費するでしょう アナロク 入力ヒ ンに対するテ シ タル入力緩衝部は常に禁止されるべきです 入力ヒ ンでのVCC/2 付近のアナロク 信号入力は活動動作でも重要な電流を引き起こし得ます テ シ タル入力緩衝部はテ シ タル入力禁止レシ スタ (DIDR) の書き込みによって禁止できます 詳細については99 頁の DIDR - テ シ タル入力禁止レシ スタ を参照してください 内蔵テ ハ ック 機能 (dw) ( 訳注 : 共通性から追加 ) 内蔵テ ハ ック 機能がDWENヒュース によって許可され チッフ が休止形態へ移行すると 主クロック元は許可に留まり 従って常に電力を消費します これはより深い休止形態での総消費電流にとって重要な一因になります 2 ATtiny233

21 ATtiny233 システム制御とリセット AVR のリセット リセット中 全てのI/Oレシ スタはそれらの初期値に設定され フ ロク ラムはリセットヘ クタから実行を開始します リセットヘ クタに配置される命令は きっとリセット処理ルーチンへの無条件相対分岐 (RJMP) 命令でしょう フ ロク ラムが決して割り込み元を許可しないなら 割り込みヘ クタは使用されず これらの位置に通常のフ ロク ラムコート が配置できます 図 4. の回路構成図はリセット論理回路を示します 表 8. はリセット回路の電気的特性を定義します AVRのI/Oホ ートはリセット元が有効になると直ちにそれらの初期状態にリセットされます これはどのクロック元の走行も必要ありません 全てのリセット元が無効にされてしまった後 遅延計数器 ( タイマ ) が始動され 内部リセットを引き伸ばします これは通常動作開始前に安定電圧へ達することを電源に許します 遅延タイマの遅延時間はSUTヒュース とCKSELヒュース を通して使用者によって定義されます この遅延時間についての各種選択は4 頁の クロック元 で示されます リセット元 ATtiny233には次の4つのリセット元があります 電源 ONリセット 供給電圧が電源 ONリセット閾値電圧 (VPOT) 以下でMCUがリセットされます 外部リセット RESETヒ ンが最小ハ ルス幅以上 Lowレヘ ルに保たれると MCUがリセットされます ウォッチト ック リセット ウォッチト ック システムリセット動作が許可され ウォッチト ック タイマが終了すると MCUがリセットされます 低電圧リセット 低電圧検出器 (BOD) が許可され 供給電圧 (VCC) が低電圧検出電圧 (VBOT) 以下でMCUがリセットされます 図 4. リセット回路構成 BODLEVEL2~ 低電圧検出回路 MCU 状態レシ スタ (MCUSR) WDRF BORF EXTRF PORF 8-bit Data Bus VCC RESET 3~6kΩ スハ イク除去 WDT 用 RC 発振器 電源 ON リセット回路 リセット回路 ウォッチト ック タイマ SUT, 計数器リセット S R Q Q 内部リセット システム用発振器 CK 遅延計時器 時間経過 CKSEL3~ 2

22 電源 ON リセット 電源 ONリセット (POR) ハ ルスはチッフ 上の検出回路によって生成されます 検出電圧は表 8. で定義されます POR 信号はVCCが検出電圧以下の時は必ず活性 ( 有効 ) にされます POR 回路は供給電圧異常検出は勿論 始動リセットの起動にも使用できます 電源 ONリセット回路はテ ハ イスが電源投入でリセットされることを保証します 電源 ONリセット閾値電圧 (VPOT) への到達はVCCの上昇後にテ ハ イスがどのくらいリセットを保つかを決める遅延計数器 ( タイマ ) を起動します VCCがこの検出電圧以下に低下すると リセット信号はどんな遅延もなく再び有効にされます 図 5. 内蔵電源 ONリセット (RESETはVCCに接続) VCC VPOT RESET VRST 遅延タイマ ttout 内部リセット 図 6. 外部 RESET 信号による延長電源 ONリセット VCC VPOT RESET VRST 遅延タイマ ttout 内部リセット 外部リセット外部リセットはRESETヒ ンのLowレヘ ルによって生成されます クロックが動いていなくても 最小ハ ルス幅 ( 表 8. 参照 ) 以上のリセットハ ルスはリセットを生成します 短すぎるハ ルスはリセット生成が保証されません 印加された信号の上昇がリセット閾値電圧 (VRST) に達すると ( 遅延タイマを起動し ) 遅延タイマは遅延時間(tTOUT) 経過後にMCUを始動します 図 7. 動作中の外部リセット VCC RESET 遅延タイマ内部リセット VRST ttout 低電圧 ( フ ラウンアウト ) 検出リセット ATtiny233には固定化された起動 ( 検出 ) 電圧と比較することによって動作中のVCCを監視するチッフ 上の低電圧検出 (BOD) 回路があります BODの起動電圧はBODLEVELヒュース によって選択できます この起動電圧はスハ イク対策 BODを保証するためにヒステリシスを持ちます 検出電圧のヒステリシスはVBOT+=VBOT +VHYST/ 2 VBOT-=VBOT-VHYST/2と解釈されるべきです BODが許可され VCCが起動電圧以下に下降すると ( 図 8. の VBOT-) 低電圧リセットが直ちに有効とされます VCCが起動電圧以上に上昇すると ( 図 8. のVBOT+) ( 遅延タイマが起動され ) 遅延タイマは遅延時間 (ttout) 経過後にMCUを始動します BOD 回路は電圧が表 6. で与えられるtBOD 時間より長く起動電圧以下に留まる場合のみ VCCでの低下を検出します 図 8. 動作中の低電圧検出リセット VCC RESET 遅延タイマ 内部リセット VBOT+ VBOTtTOUT 表 6. 低電圧検出 (BOD) 特性 シンホ ル 項目 Min Typ Max 単位 V HYST 低電圧検出ヒステリシス電圧 5 mv t BOD 最小低電圧検出時間 2 μs 表 5. BODLEVELヒュース (VBOT) 設定 ( 注 ) BODLEVEL2~ Min Typ Max ~ 単位 低電圧検出 (BOD) リセット禁止 V 4.3 ( 予約 ) 注 : いくつかのテ ハ イスで VBOT が公称最低動作電圧以下の可能性があります この状態のテ ハ イスについては製造検査中 VCC=VBOT に落として検査されています これはマイクロコントローラの正しい動作がもはや保証されない電圧になる前に低電圧検出 (BOD) リセットが起きることを保証します この検査は ATtiny233V について BODLEVEL= を ATtiny 233 について BODLEVEL= を使用して実行されます ウォッチト ック リセットウォッチト ック 時間経過時 ( 内部的に )CK 周期幅の短いリセットハ ルスを生成します このハ ルスの下降端で遅延タイマは遅延時間 (ttout) の計時を始めます ウォッチト ック タイマ操作の詳細については24 頁を参照してください 図 9. 動作中のウォッチト ック リセット VCC RESET ウォッチト ック 時間経過遅延タイマ CK 周期 ttout 内部リセット 22 ATtiny233

23 ATtiny233 MCU 状態レシ スタ (MCU Status Register) MCUSR MCU 状態レシ スタはどのリセット元が MCU リセットを起こしたかの情報を提供します ヒ ット $34 ($54) Read/Write 初期値 WDRF BORF EXTRF PORF R R R R 内容参照 内容参照 内容参照 内容参照 MCUSR ヒ ット 7~4 - Res : 予約 (Reserved) これらのヒ ットは予約されており 常に として読まれます ヒ ット 3 - WDRF : ウォッチト ック リセットフラク (Watchdog Reset Flag) このヒ ットはウォッチト ック リセットが起こると設定 () されます このヒ ットは電源 ON リセットまたは このフラク への論理 書き込みによってリセット () されます ヒ ット 2 - BORF : 低電圧リセットフラク (Brown-Out Reset Flag) このヒ ットは低電圧リセットが起こると設定 () されます このヒ ットは電源 ON リセットまたは このフラク への論理 書き込みによってリセット () されます ヒ ット - EXTRF : 外部リセットフラク (External Reset Flag) このヒ ットは外部リセットが起こると設定 () されます このヒ ットは電源 ON リセットまたは このフラク への論理 書き込みによってリセット () されます ヒ ット - PORF : 電源 ON リセットフラク (Power-on Reset Flag) このヒ ットは電源 ON リセットが起こると設定 () されます このヒ ットはこのフラク への論理 書き込みによってのみリセット () されます リセット条件の確認にリセットフラク を使用するために使用者はフ ロク ラム内で可能な限り早く MCUSR を読み それから解除 () すべきです 別のリセットが起こる前にこのレシ スタが解除 () されると リセット元はリセットフラク を調べることによって得られます 内部基準電圧 ATtiny233 は内部基準電圧が特徴です この基準電圧は低電圧検出 (BOD) に使用され アナロク 比較器入力としても使用できます 基準電圧許可信号と起動時間 この基準電圧には使用されるべき方法に影響を及ぼすかもしれない起動時間があります この起動時間は表 7. で与えられます 節電のために この基準電圧は常にONではありません この基準電圧は次の状態中 ONです. 低電圧検出リセット許可時 (BODLEVEL2~ヒュース のフ ロク ラム() により ) 2. アナロク 比較器基準電圧接続時 ( アナロク 比較器制御 / 状態レシ スタ (ACSR) の基準電圧入力選択 (ACBG)=) 従って低電圧検出 (BOD) が許可されていないと ACBGの設定 (=) 後 使用者はアナロク 比較器出力が使用される前に 基準電圧へ起動時間を与えなければなりません ハ ワータ ウン動作での消費電力を減らすため 使用者はハ ワータ ウン動作へ移行する前に基準電圧がOFFされるのを保証することで上の2つの状態を避けられます 表 7. 内部基準電圧特性シンホ ル 項目 条件 Min Typ Max 単位 V BG 基準電圧...2 V t VCC=2.7V BG 起動時間 4 7 μs TA=25 I BG 消費電流 5 μa 23

24 ウォッチト ック タイマ ATtiny233は強化されたウォッチト ック タイマ (WDT) を持ちます 主な機能を次に示します 独立した内蔵発振器からのクロック駆動 3つの動作種別 割り込み システムリセット 割り込みとシステムリセット 選択可能な6ms~8sの計時完了時間 安全動作用のウォッチト ック 常時 ONハート ウェアヒュース ウォッチト ック タイマ (WDT) はチッフ 上の独立した28kHz 発振器の間隔で計時するタイマです WDTは計数器が与えられた計時完了値に達した時に割り込みまたはシステムリセットを生じます 通常動作では計時完了値へ達する前に計数器を再始動するために システムはウォッチト ック リセット (WDR) 命令を使用する必要があります システムが計数器を再始動しなければ 割り込みまたはシステムリセットが起こるでしょう 割り込み動作種別では タイマ計時完了時に WDT が割り込みを生じます この割り込みは休止形態からテ ハ イスを起動するためや 一般的なシステムタイマとしても使用できます つの例は或る動作に対して許され 図 2. ウォッチト ック タイマ構成図 ウォッチト ック 発振器 (28kHz) ウォッチト ック リセット WDP WDP WDP2 WDP3 ウォッチト ック 前置分周器 た最大時間を制限することで その動作が予測されたより長く走行する時に割り込みを生じます システムリセット動作種別ではタイマ計時完了時に WDT がリセットを生じます これは一般的にコート 外走行の場合の中断を防止するのに使用されます 3 つ目の動作種別は先に割り込みを生じ その後にシステムリセット動作種別に切り替えることで 他の 2 つの動作種別の組み合わせとなる 割り込み及びシステムリセット動作種別です この動作種別は例えばシステムリセットに先立って重要なハ ラメータを保存することによって安全な停止を許します ウォッチト ック 常時 ON(WDTON) ヒュース のフ ロク ラム () はウォッチト ック タイマをシステムリセット動作種別に強制します このヒュース のフ ロク ラム () でシステムリセット動作 (WDE) ヒ ットと割り込み動作 (WDIE) ヒ ットは各々 '' と '' に固定されます 更にフ ロク ラム保護を保証するためにウォッチト ック 設定の変更は時間制限手順に従わなければなりません システムリセット許可 (WDE) の解除と計時完了時間設定の変更についての手順は次の通りです 同じ操作 ( 命令 ) でウォッチト ック 変更許可 (WDCE) とWDEに論理 を書きます WDEヒ ットの直前の値に拘らず 論理 がWDEに書かれなければなりません 2 次からの4クロック周期内に同じ操作 ( 命令 ) で欲したWDEとウォッチト ック タイマ前置分周選択 (WDP3~) ヒ ットを書きますが WDCEヒ ットは解除 () されてです これは 操作 ( 命令 ) で行わなければなりません WDE WDIF WDIE R OSC/2k OSC/4k OSC/8k OSC/6k OSC/32k OSC/64k OSC/28k OSC/256k ウォッチト ック クロック選択器 OSC/52k OSC/24k MCU リセット 割り込み 24 ATtiny233

25 ATtiny233 次のコート 例はウォッチト ック タイマを OFF に切り替えるアセンフ リ言語と C 言語の関数を示します 本例は ( 例えば全割り込み禁止によって ) 割り込みが制御され それ故これらの関数実行中に割り込みが起きない前提です アセンフ リ言語フ ロク ラム例 WDT_OFF: CLI ; 全割り込み禁止 WDR ; ウォッチト ック タイマリセット IN R6,MCUSR ;MCUSR 値を取得 ANDI R6,~(<<WDRF) ;WDRF 論理 値を取得 OUT MCUSR,R6 ; ウォッチト ック リセットフラク (WDRF) 解除 IN R6,WDTCSR ; 現 WDTCSR 値を取得 ( 他ヒ ット保護用 ) ORI R6,(<<WDCE) (<<WDE) ;WDCEとWDE 論理 値を設定 OUT WDTCSR,R6 ;WDCEとWDEに論理 書き込み LDI R6,(<<WDE) ;WDE 論理 値を取得 OUT WDTCSR,R6 ; ウォッチト ック 禁止 SEI ; 全割り込み許可 RET ; 呼び出し元へ復帰 C 言語フ ロク ラム例 void WDT_off(void) { disable_interrupt(); /* 全割り込み禁止 */ watchdog_reset(); /* ウォッチト ック タイマリセット */ MCUSR &= ~(<<WDRF); /* ウォッチト ック リセットフラク (WDRF) 解除 */ WDTCSR = (<<WDCE) (<<WDE); /* WDCEとWDEに論理 書き込み */ WDTCSR = x; /* ウォッチト ック 禁止 */ enable_interrupt(); /* 全割り込み許可 */ } 注 : このコート 例はテ ハ イス定義ファイルがインクルート されることが前提です 注 : ウォッチト ック が偶然に許可されると ( 例えばホ インタの逸脱や低電圧 ( フ ラウンアウト ) 状態 ) テ ハ イスはリセットし ウォッチト ック は許可に留まります コート がウォッチト ック 操作の初期設定をしなければ これは計時完了の無限繰り返しを引き起こすかもしれません この状態を避けるため 応用ソフトウェアは例えウォッチト ック が使用されなくても 初期化ルーチンでWDRFフラク とWDE 制御ヒ ットを常に解除 () すべきです 次のコート 例はウォッチト ック タイマの計時完了値変更用のアセンフ リ言語とC 言語の関数を示します アセンフ リ言語フ ロク ラム例 WDT_PRS: CLI ; 全割り込み禁止 WDR ; ウォッチト ック タイマリセット IN R6,WDTCSR ; 現 WDTCSR 値を取得 ( 他ヒ ット保護用 ) ORI R6,(<<WDCE) (<<WDE) ;WDCEとWDE 論理 値を設定 OUT WDTCSR,R6 ;WDCEとWDEに論理 書き込み LDI R6,(<<WDE) (<<WDP2) (<<WDP) ;WDE=, 計時間隔 =.5s 値を取得 OUT WDTCSR,R6 ;.5s 監視間隔リセット動作開始 SEI ; 全割り込み許可 RET ; 呼び出し元へ復帰 C 言語フ ロク ラム例 void WDT_off(void) { disable_interrupt(); /* 全割り込み禁止 */ watchdog_reset(); /* ウォッチト ック タイマリセット */ WDTCSR = (<<WDCE) (<<WDE); /* WDCEとWDEに論理 書き込み */ WDTCSR = (<<WDE) (<<WDP2) (<<WDP); /*.5s 監視間隔リセット動作開始 */ enable_interrupt(); /* 全割り込み許可 */ } 注 : このコート 例はテ ハ イス定義ファイルがインクルート されることが前提です 注 : ウォッチト ック タイマ前置分周選択 (WDP3~) ヒ ットの変更がより短い計時完了周期に変わってしまう結果になり得るため ウォッチト ック タイマは WDP ヒ ットのどんな変更にも先立ってリセット (WDR 命令 ) されるべきです 25

26 ウォッチト ック タイマ制御 / 状態レシ スタ (Watchdog Timer Control Register) WDTCSR ヒ ット $2 ($4) Read/Write 初期値 WDIF WDIE WDP3 WDCE WDE WDP2 WDP WDP 不定 WDTCSR ヒ ット 7 - WDIF : ウォッチト ック 割り込み要求フラク (Watchdog Interrupt Flag) ウォッチト ック タイマが割り込みに設定され ウォッチト ック タイマで計時完了が起こると 本ヒ ットが設定 () されます 対応する割り込み処理ヘ クタを実行すると WDIF はハート ウェアによって解除 () されます 代わりに WDIF はこのフラク への論理 書き込みによっても解除 () されます ステータスレシ スタ (SREG) の全割り込み許可 (I) ヒ ットとウォッチト ック 割り込み許可 (WDIE) が設定 () されていれば ウォッチト ック 計時完了割り込みが実行されます ヒ ット 6 - WDIE : ウォッチト ック 割り込み許可 (Watchdog Interrupt Enable) このヒ ットがを書かれ ステータスレシ スタ (SREG) の全割り込み許可 (I) ヒ ットが設定 () されると ウォッチト ック 割り込みが許可されます この設定 (=) との組み合わせでウォッチト ック リセット許可 (WDE) ヒ ットが解除 () されると 割り込み動作種別になり ウォッチト ック タイマで計時完了が起こると 対応する割り込みが実行されます WDEが設定 () されると ウォッチト ック タイマは割り込み及びシステムリセット動作種別になります ウォッチト ック タイマでの最初の計時完了がウォッチト ック 割り込み要求 (WDIF) フラク を設定 () します 対応する割り込みヘ クタの実行はハート ウェアによってWDIEとWDIFを自動的に解除 () します これは割り込みを使用する間のウォッチト ック リセット保護を維持するのに有用です 割り込み及びシステムリセット動作種別に留まるには 各割り込み後にWDIEが設定 () されなければなりません 然しながら ウォッチト ック システムリセット動作種別の安全機能に危険を及ぼすかもしれないため これは割り込み処理ルーチン自身内で行われるべきではありません 次の計時完了に先立って割り込みが実行されない場合 システムリセットが適用 ( 実行 ) されます 表 8. ウォッチト ック タイマ設定 WDTON WDE WDIE 動作種別 計時完了での動作 停止 なし 割り込み 割り込み システムリセット リセット 割り込み及びシステムリセット 割り込み その後システムリセット動作種別 x x システムリセット リセット 注 : WDTONヒュース は がフ ロク ラム が非フ ロク ラムを意味します ヒ ット4 - WDCE : ウォッチト ック 変更許可 (Watchdog Change Enable) このヒ ットはウォッチト ック リセット許可 (WDE) と前置分周器ヒ ットの変更用の時間制限手順で使用されます WDEヒ ットの解除 () や前置分周器ヒ ット変更のため WDCEは設定 () されなければなりません 一旦 を書かれると 4クロック周期後にハート ウェアがWDCEを解除 () します ヒ ット3 - WDE : ウォッチト ック リセット許可 (Watchdog System Reset Enable) WDEはMCU 状態レシ スタ (MCUSR) のウォッチト ック リセットフラク (WDRF) によって無効にされます これはWDRFが設定 () されると WDEが常に設定 () されることを意味します WDEを解除 () するにはWDRFが先に解除 () されなければなりません この特徴は失敗を引き起こす状態中の複数リセットと失敗後の安全な起動を保証します ヒ ット5,2~ - WDP3~ : ウォッチト ック タイマ前置分周選択 (Watchdog Timer Prescaler 3,2, and ) このWDP3~ヒ ットはウォッチト ック タイマが走行する時のウォッチト ック タイマの前置分周を決めます 各種前置分周値と対応する計時完了周期は表 9. で示されます 表 9. ウォッチト ック 前置分周選択 WDP3 WDP2 WDP WDP WDT 発振周期数 2k 4k 8k 6k 32k 64k 28k 256k 52k 24k 代表的計時完了 ( 予約 ) 6ms 32ms 64ms.25s.25s.5s.s 2.s 4.s 8.s 周期 (VCC=5V) 26 ATtiny233

27 割り込み ATtiny233 本章は ATtiny233 によって実行される割り込み操作の詳細を記述します AVR 割り込み操作の一般説明については 7 頁の リセットと割り込みの扱い を参照してください ATtiny233 の割り込みヘ クタ 表 2. リセットと割り込みのヘ クタ ヘ クタ番号 フ ロク ラムアト レス 発生元 備考 $ リセット 電源 ON, WDT, BOD 等の各種リセット 2 $ INT 外部割り込み要求 3 $2 INT 外部割り込み要求 4 $3 タイマ / カウンタ CAPT タイマ / カウンタ 捕獲発生 5 $4 タイマ / カウンタ COMPA タイマ / カウンタ 比較 A 一致 6 $5 タイマ / カウンタ OVF タイマ / カウンタ 溢れ 7 $6 タイマ / カウンタ OVF タイマ / カウンタ 溢れ 8 $7 USART RX USART 受信完了 9 $8 USART UDRE USART 送信緩衝部空き $9 USART TX USART 送信完了 $A アナロク 比較器 ANA_COMP アナロク 比較器出力遷移 2 $B PCINT (PCI) ヒ ン変化割り込み要求 3 $C タイマ / カウンタ COMPB タイマ / カウンタ 比較 B 一致 4 $D タイマ / カウンタ COMPA タイマ / カウンタ 比較 A 一致 5 $E タイマ / カウンタ COMPB タイマ / カウンタ 比較 B 一致 6 $F USI START USI 開始条件検出 7 $ USI OVF USI 計数器溢れ 8 $ EEPROM EE_RDY EEPROM 操作可 9 $2 ウォッチト ック WDT ウォッチト ック 計時完了 フ ロク ラムが決して割り込み元を許可しないなら 割り込みヘ クタは使用されず これらの位置に通常のフ ロク ラムコート が配置できます ( 訳注 : 共通性から本行追加 ) ATtiny233 での最も代表的且つ一般的なリセットと割り込みのヘ クタアト レス用設定を次に示します アト レスラヘ ル命令注釈 $ RJMP RESET ; 各種リセット $ RJMP EXT_INT ; 外部割り込み要求 $2 RJMP EXT_INT ; 外部割り込み要求 $3 RJMP TIM_CAPT ; タイマ / カウンタ 捕獲発生 $4 RJMP TIM_COMPA ; タイマ / カウンタ 比較 A 一致 $5 RJMP TIM_OVF ; タイマ / カウンタ 溢れ $6 RJMP TIM_OVF ; タイマ / カウンタ 溢れ $7 RJMP USART_RXC ;USART 受信完了 $8 RJMP USART_UDRE ;USART 送信緩衝部空き $9 RJMP USART_TX ;USART 送信完了 $A RJMP ANA_COMP ; アナロク 比較器出力遷移 $B RJMP PCINT ; ヒ ン変化割り込み要求 $C RJMP TIM_COMPB ; タイマ / カウンタ 比較 B 一致 $D RJMP TIM_COMPA ; タイマ / カウンタ 比較 A 一致 $E RJMP TIM_COMPB ; タイマ / カウンタ 比較 B 一致 $F RJMP USI_STRT ;USI 開始条件検出 $ RJMP USI_OVF ;USI 計数器溢れ $ RJMP EE_RDY ;EEPROM 操作可 $2 RJMP WDT_OVF ; ウォッチト ック 計時完了 ; $3 RESET: LDI R6,LOW(RAMEND) ;RAM 最終アト レス下位を取得 $4 OUT SPL,R6 ; スタックホ インタ ( 下位 ) を初期化 ; 以下 I/O 初期化など ~ 27

28 入出力ホ ート 序説 全ての AVR のホ ートは標準テ シ タル I/O ホ ートとして使用されるとき 真の読み - 変更 - 書き ( リート モテ ィファイライト ) を機能的に持ちます これは SBI と CBI 命令で他のどのヒ ンの方向をも無意識に変更することなく つのホ ートヒ ンの方向を変更できることを意味します ( 出力として設定されていれば ) 駆動値を変更 または ( 入力として設定されていれば ) フ ルアッフ 抵抗を許可 / 禁止する時にも同じく適用されます 各出力緩衝部は高い吐き出し ( ソース ) と引き込み ( シンク ) の両能力で対称的な駆動特性を持ちます このヒ ン駆動部は LED( 表示器 ) を直接駆動するのに充分な強さです 全てのホ ートヒ ンは個別に選択可能な 供給電圧で抵抗値が変化しないフ ルアッフ 抵抗を持っています 全ての I/O ヒ ンは図 2. で示されるように VCC と GND の両方に保護タ イオート を持っています 各値の完全な一覧については 6 頁の 電気的特性 を参照してください 図 2. 入出力ヒ ン等価回路 VCC VCC 本項内の全てのレシ スタとヒ ットの参照は一般形で記されます 小文字の 'x' はホ ート番号文字 小文字の 'n' はヒ ット番号を表します けれどもフ ロク ラム内でレシ スタやヒ ット定義に使用するとき 正確な形式 ( 例えば ここで一般に記されたPORTxnがホ ートBのヒ ット3に対しては PORTB3) が使用されなければなりません 物理的なI/Oレシ スタとヒ ット位置は37 頁の I/Oホ ート用レシ スタ で一覧されます 各々 つの出力レシ スタ (PORTx) 方向レシ スタ(DDRx) 入力レシ スタ(PINx) の各ホ ートに対して 3つI/Oメモリアト レス位置が割り当てられます 入力レシ スタのI/O 位置は読むだけで 一方出力レシ スタと方向レシ スタは読み書き ( 両方 ) です けれどもPINxレシ スタのヒ ットへの論理 書き込みは 出力レシ スタの対応ヒ ット値を (/) 反転する結果になります 加えてMCU 制御レシ スタ (MCUCR) のフ ルアッフ 禁止 (PUD) ヒ ットが設定 () されると 全ホ ートで全ヒ ットに対してフ ルアッフ 機能を禁止します 標準テ シ タルI/OとしてのI/Oホ ートの使用は次の 標準テ シ タル入出力としてのホ ート で記述されます 多くのホ ートヒ ンはテ ハ イスの周辺機能用の交換機能と多重化されます ホ ートヒ ンとの各交換機能のインターフェース法は3 頁の 交換ホ ート機能 で記述されます 交換機能の完全な記述については個別機能部項を参照してください ホ ートヒ ンのいくつかの交換機能の許可は そのホ ート内の他のヒ ンの標準テ シ タル入出力としての使用に影響しないことに注意してください 標準テ シ タル入出力としてのホ ートこのホ ートは任意の内部フ ルアッフ 付き双方向 I/Oホ ートです 図 22. はここで属にPxnと呼ばれるI/Oホ ートヒ ンのつの機能説明を示します 図 22. 標準テ シ タル入出力回路構成 Pxn Cpin 論理回路 Rpu 詳細については 標準テ シ タル I/O 図をご覧ください RDx:DDRx 読み PUD: フ ルアッフ 禁止 VCC 8-bit Data Bus WPx:PINx 書き WRx:PORTx 書き DDxn: 方向ラッチ WDx:DDRx 書き RESET: リセット RRx: ホ ートxラッチ読み RESET: リセット RPx: ホ ートxヒ ン読み D D R R Q Q PINxn: 入力レシ スタ PORTxn: 出力ラッチ Q D SLEEP: 休止制御 同期化回路 Q D E Pxn clki/o:i/o クロック 注 : WRx, WPx WDx, RRx, RPx, RDx は同一ホ ート内の全ヒ ンで共通です clki/o,sleep, PUD は全ホ ートで共通です 28 ATtiny233

29 ATtiny233 ヒ ンの設定 各ホ ートヒ ンは3つのレシ スタヒ ットDDxn PORTxn PINxnから成ります 37 頁の I/Oホ ート用レシ スタ で示されるように DDxnヒ ットはDDRx I/Oアト レス PORTxnヒ ットはPORTx I/Oアト レス PINxヒ ットはPINx I/Oアト レスでアクセスされます DDRxレシ スタ内のDDxnヒ ットはそのヒ ンの方向を選択します DDxnが論理 を書かれるとPxnは出力ヒ ンとして設定されます DDxnが論理 を書かれるとPxnは入力ヒ ンとして設定されます そのヒ ンが入力ヒ ンとして設定される時にPORTxnが論理 を書かれると フ ルアッフ 抵抗が活性 ( 有効 ) にされます フ ルアッフ 抵抗をOFF に切り替えるにはPORTxnが論理 を書かれるか またはそのヒ ンが出力ヒ ンとして設定されなければなりません ホ ートヒ ンは例えクロックが動いていなくても リセット条件が活性 ( 有効 ) になるとHi-Zにされます そのヒ ンが出力ヒ ンとして設定される時にPORTxnが論理 を書かれると そのホ ートヒ ンはHigh() に駆動されます そのヒ ンが出力ヒ ンとして設定される時にPORTxnが論理 を書かれると そのホ ートヒ ンはLow() に駆動されます ヒ ンの出力交互切り替え PINxnへの論理 書き込みはDDRxnの値に拘らず PORTxnの値を反転切り替えします SBI 命令がホ ート内のヒ ットの反転切り替えに使用できることに注目してください 入出力間の切り替え Hi-Z 入力 (DDxn=, PORTxn=) とHigh 出力 (DDxn=, PORTxn=) 間の切り替え時 フ ルアッフ 許可入力 (DDxn=, PORTxn=) または Low 出力 (DDxn=, PORTxn=) のどちらかの中間状態が生じるに違いありません 通常 ハイインヒ ータ ンス環境は強力なHigh( ソース ) 駆 動部とフ ルアッフ 間の違いに気付かないので フ ルアッフ が許可された状態は十分受け入れられます この事例でないなら 全ホ ートの全 フ ルアッフ を禁止するために MCU 制御レシ スタ (MCUCR) のフ ルアッフ 禁止 (PUD) ヒ ットが設定 () できます フ ルアッフ 入力とLow 出力間の切り替えは同じ問題を発生します 使用者は中間状態としてHi-Z 入力 (DDxn=, PORTxn=) またはHigh 出力 (DDxn=, PORTxn=) のどちらかを使用しなければなりません 表 2. はヒ ン値に対する制御信号の一覧を示します 表 2. ホ ートヒ ンの設定 DDxn PORTxn PUD (MCUCR) 入出力 フ ルアッフ 抵抗 備考 X X 入力入力入力出力 なしありなしなし ハイインヒ ータ ンス (Hi-Z) Pxnに外部からLowを入力するとソース電流が流れます ハイインヒ ータ ンス (Hi-Z) Low ( シンク ) 出力 X 出力 なし High ( ソース ) 出力 ヒ ン値の読み込み DDxn 方向ヒ ットの設定に関係なく ホ ートヒ ンはPINxnレシ スタヒ ットを通して読めます 図 22. で示されるようにPINxnレシ スタヒ ットと先行するラッチは同期化回路を構成します これは物理ヒ ンが内部クロックのエッシ 付近で値を変える場合の未定義状態 ( メタステーフ ル ) を避けるために必要とされますが それは遅延も持ち込みます 図 23. は外部的に加えられたヒ ン値を読む時の同期化タイミンク 図を示します 伝播遅延の最小と最大は各々 tpd,minとtpd,maxで示されます ( 図 23. で ) システムクロックの最初の下降端の直後から始まるクロック周期を考察してください このラッチはクロックがLowの時に閉じ クロックがHighの時に同期ラッチ信号の斜線部分で示されるように通過 ( トランスヘ アレント ) となります この信号値はシステムクロックがLowになる時に保持 ( ラッチ ) されます それが続くクロックの上昇端でPINxnレシ スタに取り込まれます 2つの矢印 tpd,minとtpd,maxによって示されるように ヒ ン上の単一信号遷移は出現時点に依存して.5~.5システムクロック周期遅らされます ソフトウェアが指定したヒ ン値を読み戻す時は 図 24. で示されるようにNOP 命令が挿入されなければなりません OUT 命令はシステムクロックの上昇端で同期ラッチを設定します この場合 同期化回路を通過する遅延時間 (tpd) は システムクロック周期です 図 23. 外部供給ヒ ン値読み込み時の同期化 システムクロック 実行命令同期ラッチ PINxn R6 値 XXX XXX IN R6,PINx 以前の値 XXX 入力値 tpd,max tpd,min 図 24. フ ロク ラムで設定したヒ ン値読み戻し時の同期化 システムクロック 実行命令同期ラッチ PINxn R6 値 OUT PORTx NOP IN R6,PINx 以前の値 XXX 入力値 tpd 29