ザイリンクス UG382 Spartan-6 FPGA クロック リソース ユーザー ガイド

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1 Spartan-6 FPGA クロックリソース [Guide ユーザー Subtitle] ガイド [optional] [optional]

2 Xilinx is disclosing this user guide, manual, release note, and/or specification (the "Documentation") to you solely for use in the development of designs to operate with Xilinx hardware devices. You may not reproduce, distribute, republish, download, display, post, or transmit the Documentation in any form or by any means including, but not limited to, electronic, mechanical, photocopying, recording, or otherwise, without the prior written consent of Xilinx. Xilinx expressly disclaims any liability arising out of your use of the Documentation. Xilinx reserves the right, at its sole discretion, to change the Documentation without notice at any time. Xilinx assumes no obligation to correct any errors contained in the Documentation, or to advise you of any corrections or updates. Xilinx expressly disclaims any liability in connection with technical support or assistance that may be provided to you in connection with the Information. THE DOCUMENTATION IS DISCLOSED TO YOU AS-IS WITH NO WARRANTY OF ANY KIND. XILINX MAKES NO OTHER WARRANTIES, WHETHER EXPRESS, IMPLIED, OR STATUTORY, REGARDING THE DOCUMENTATION, INCLUDING ANY WARRANTIES OF MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE, OR NONINFRINGEMENT OF THIRD-PARTY RIGHTS. IN NO EVENT WILL XILINX BE LIABLE FOR ANY CONSEQUENTIAL, INDIRECT, EXEMPLARY, SPECIAL, OR INCIDENTAL DAMAGES, INCLUDING ANY LOSS OF DATA OR LOST PROFITS, ARISING FROM YOUR USE OF THE DOCUMENTATION Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. 改訂履歴 次の表に この文書の改訂履歴を示します 日付 バージョン 内容 2009 年 6 月 24 日 1.0 初版リリース 2009 年 8 月 17 日 1.1 第 1 章 : 図 1-1 グローバルクロック接続の概要 を削除 グローバルクロックインフラストラクチャ の表 1-1 および表 1-2 を変更 バンク全体で 1 つの I/O クロックを使用 および クロック入力 の説明と 図 1-5 および図 1-6 を修正 23 ページの図 1-8 を追加 表 1-8 から BUFIO2 を削除 34 ページの BUFGMUX_1 から例外を削除 38 ページの 高速 I/O クロックリージョンのクロックバッファ 表 1-15 および表 1-16 を追加 表 1-17 から表 1-23 を更新し 図 1-26 図 1-27 図 1-33 および図 1-31 を追加または修正 27 ページの 高速 I/O クロックネットワーク接続の例 を追加 第 2 章 : 表 2-1 および表 2-2 の XC6SLX4 リソースを更新 表 2-3 にメモを追加し 56 ページの 位相シフト の説明を明確に変更 表 2-6 の CLKIN_PERIOD の説明を更新 DCM_CLKGEN プリミティブ のリストを更新 すべての周波数範囲に対し表 2-10 を更新 第 3 章 : 表 3-4 の CLKIN2 および CLKINSEL の説明を更新 図 3-5 につながる説明を更新 図 3-15 を編集 Spartan-6 FPGA クロックリソース japan.xilinx.com

3 日付 バージョン 内容 2010 年 1 月 4 日 1.2 クロックリソース を明確にするために説明を追加 表 1-1 および表 1-2 を更新 図 1-2 を追加 表 1-3 表 1-4 および表 1-5 を追加 図 1-5 図 1-6 および図 1-7 を修正 表 1-6 を追加 クロック構造のガイドライン を追加 高速 I/O クロックネットワーク接続の例 を移動 図 1-16 を追加 表 1-12 図 1-19 図 1-20 を追加 表 1-15 にある BUFIO2 および BUFIO2_2CLK の I/O クロックネットワーク入力 を更新 表 1-15 に GTP_DUAL を追加 BUFGMUX_1 を更新 表 1-16 の入力定義を更新 図 1-26 図 1-27 図 1-30 を更新 表 1-20 の GCLK の説明を更新 表 1-21 および表 1-23 に ENABLE_SYNC を追加 表 1-12 図 1-15 図 1-16 を追加 表 2-8 で SPREAD_SPECTRUM を更新 CLKFX_MD_MAX およびメモを追加 スペクトラム拡散クロック生成 を更新 図 3-1 を更新 式 3-1 の下の BUFIO2FB の説明を追加 CLKOUT[0:5]_ PHASE の説明を更新 PLL クロック入力信号 に BUFIO2 を追加 2010 年 2 月 22 日 1.3 表 1-3 表 1-4 図 1-5 図 1-7 および図 1-8 で BUFIO2 クロック領域を更新 表 1-16 からメモ 1 を削除 図 1-16 の変更および例 7 ( 図 1-17 を含む ) を更新 クロックバッファおよびマルチプレクサ に内容を追加 表 2-5 の STATUS[7:3] の説明を更新し STATUS[7:3] を表 2-7 に追加 RST 入力の動作 に低消費電力デバイスのリセット回路の説明を追加 図 3-3 および図 3-4 を更新 式 3-2 ~ 式 3-6 を追加 式 3-7 および式 3-9 を変更し 式 3-8 を追加 表 3-5 で EXTERNAL 補正の説明を更新 本資料は英語版 (v1.3) を翻訳したもので 内容に相違が生じる場合には原文を優先します 資料によっては英語版の更新に対応していないものがあります 日本語版は参考用としてご使用の上 最新情報につきましては 必ず最新英語版をご参照ください japan.xilinx.com Spartan-6 FPGA クロックリソース

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5 目次 改訂履歴 このマニュアルについてマニュアルの内容 その他の資料 その他のリソース 第 1 章 : クロックリソース概要 はじめに クロックリソース グローバルクロックインフラストラクチャ I/O クロックインフラストラクチャ バンク全体で 1 つの I/O クロックを使用 クロック入力 クロック構造のガイドライン SDR データレート (IOB の FD レジスタ IOSERDES2 なし ) DDR データレート (IDDR2 ODDR2 IOSERDES2 なし ) アドバンスシリアル化用の高速 IOSERDES2 使用 グローバルクロック入力バッファのプリミティブ 高速 I/O クロックネットワーク接続の例 クロックバッファおよびマルチプレクサ グローバルクロックバッファプリミティブ BUFGMUX BUFGMUX_ BUFG BUFGCE および BUFGCE_ 高速 I/O クロックリージョンのクロックバッファ BUFIO BUFIO2_2CLK BUFPLL BUFPLL_MCB BUFIO2FB 第 2 章 : クロックマネージメントテクノロジクロックマネージメントについて DCM の概要 DCM について ほかのザイリンクス FPGA ファミリとの互換性および比較 DCM の機能の概要 遅延ロックループ デジタル周波数合成 位相シフト ステータスロジック DCM プリミティブ DCM_SP プリミティブ DCM_CLKGEN プリミティブ DCM_SP 設計のガイドライン 入力クロック周波数の範囲 Spartan-6 FPGA クロックリソース japan.xilinx.com 5

6 出力クロック周波数の範囲 入力クロックとクロックフィードバックの変動 サイクル間ジッタ 周期ジッタ DLL のフィードバック遅延の変動 スペクトラム拡散クロック DCM クロック入力および外部フィードバック入力 LOCKED 出力の動作 LOCKED 信号の使用 RST 入力の動作 DCM_CLKGEN 設計のガイドライン ダイナミック周波数合成 スペクトラム拡散クロック生成 スペクトラム拡散生成 固定スペクトラム拡散 ソフトスペクトラム拡散 フリーランニングオシレータ 第 3 章 : 位相ロックループ (PLL) 概要 位相ロックループ (PLL) CLK_FEEDBACK および BUFIOFB を使用した PLL のアライメント 一般的な使用法について PLL プリミティブ PLL_BASE プリミティブ PLL_ADV プリミティブ クロックネットワークスキュー調整 周波数合成のみ ジッタフィルタ 制限 VCO 動作範囲 最小および最大入力周波数 デューティサイクルのプログラム 位相シフト PLL プログラミング 入力周波数の決定 M および D 値の決定 PLL ポート PLL 属性 PLL クロック入力信号 カウンタ制御 クロックシフト VCO および出力カウンタの波形 入力クロックまたはフィードバッククロックの不在 PLL の使用モデル クロックネットワークスキュー調整 内部フィードバックのある PLL ゼロ遅延バッファ DCM で PLL を駆動 PLL で DCM を駆動 PLL 同士の接続 アプリケーションガイドライン PLL アプリケーション例 japan.xilinx.com Spartan-6 FPGA クロックリソース

7 このマニュアルについて このユーザーガイドでは Spartan -6 FPGA のクロッキングについて説明します Spartan-6 FPGA ファミリの最新版ユーザーガイドは ザイリンクスのウェブサイト から入手してください マニュアルの内容 このマニュアルには 次の章から構成されています 第 1 章 クロックリソース 第 2 章 クロックマネージメントテクノロジ 第 3 章 位相ロックループ (PLL) その他の資料 Spartan-6 に関するその他の情報は から次を参照してください Spartan-6 ファミリ概要 Spartan-6 ファミリの機能とデバイスの概要を示します Spartan-6 データシート : DC 特性およびスイッチ特性 Spartan-6 ファミリの DC 特性およびスイッチ特性が記載されています Spartan-6 FPGA パッケージおよびピン配置仕様 デバイス / ピンの組み合わせと最大 I/O 数 ピン定義 ピン配置図 機械的図面 熱仕様が記載されています Spartan-6 FPGA コンフィギュレーションガイド コンフィギュレーションインターフェイス ( シリアルおよびパラレル ) 複数のビットストリームの管理 ビットストリームの暗号化 バウンダリスキャンおよび JTAG コンフィギュレーション リコンフィギュレーション手法など コンフィギュレーションについて詳細に説明します Spartan-6 FPGA SelectIO リソースユーザーガイド すべての Spartan-6 デバイスに含まれている SelectIO TM について説明します Spartan-6 FPGA ブロック RAM リソースユーザーガイド Spartan-6 デバイスのブロック RAM の機能について説明します Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイド Spartan-6 FPGA クロックリソース japan.xilinx.com 7

8 このマニュアルについて すべての Spartan-6 デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能について説明します Spartan-6 FPGA DSP48A1 スライスユーザーガイド Spartan-6 FPGA の DSP48A1 スライスのアーキテクチャについて説明し コンフィギュレーション例を示します Spartan-6 FPGA GTP トランシーバユーザーガイド Spartan-6 LXT FPGA で使用可能な GTP トランシーバについて説明します Spartan-6 FPGA メモリコントローラユーザーガイド Spartan-6 FPGA のメモリコントローラブロックについて説明します メモリコントローラブロックは Spartan-6 FPGA をよく使用されるメモリ規格に接続する際のインターフェイスを簡略化するエンベデッドマルチポートメモリコントローラです Spartan-6 FPGA PCB デザインガイド PCB およびインターフェイスレベルでデザインを決定するためのストラテジに焦点を置いて Spartan-6 デバイスの PCB デザインに関する情報を示します その他のリソース シリコン ソフトウェア IP に関するアンサーデータベースを検索したり テクニカルサポートのウェブケースを開く場合は 次のウェブページにアクセスしてください 8 japan.xilinx.com Spartan-6 FPGA クロックリソース

9 第 1 章 クロックリソース 概要 この章では Spartan-6 FPGA のグローバルクロックリソース ( 専用クロック入力 バッファ 配線など ) を活用する方法を説明します クロックインフラストラクチャは FPGA 全体に高周波数のクロック信号を分配するのに適したキャパシタンスの低い ロースキューインターコネクトで構成されており クロックスキューを最小限に抑え パフォーマンスを向上させます すべてのクロック信号にこのインフラストラクチャを使用する必要があります サードパーティの合成ツール ザイリンクスの合成ツールおよびインプリメンテーションツールでは ファンアウトの大きいクロック信号に対してこれらのリソースがいくつか自動的に使用されます クロック配線は DCM および PLL と組み合わせて使用できます 詳細は 第 2 章 クロックマネージメントテクノロジ および第 3 章 位相ロックループ (PLL) を参照してください はじめに 各 Spartan-6 FPGA デバイスには 最適なパフォーマンスを達成するため 高速のロースキューグローバルクロックリソースが 16 個含まれており これらはザイリンクスツールで自動的に使用されます クロックレートが比較的低い場合でも タイミングの問題を防ぐため グローバル配線リソースを使用する必要があります これらのリソースを定義し 最大限に活用する方法を理解しておくことが重要です また 各 Spartan-6 FPGA には 超高速のロースキュー I/O リージョナルクロックリソースが 40 個提供されていて ローカルのシリアライザ / デシリアライザ (ISERDES および OSERDES) 回路として使用できます ISERDES および OSERDES の詳細は UG381 Spartan-6 FPGA SelectIO リソースユーザーガイド および XAPP1064 Source-Synchronous Serialization and Deserialization (up to 1050 Mb/s) を参照してください クロックリソース SelectIO ロジック I/O 規格の互換性および配線を正しく使用するには ISE ソフトウェアですべてのデザインルールをチェックするようにしてください デザインが完成している場合は 配置およびロジック制限がすべて正しくチェックされます ピン割り当てを支援するデザインのチェックリストは UG393 Spartan-6 FPGA PCB デザインガイド を参照してください Spartan-6 FPGA クロックリソース japan.xilinx.com 9

10 第 1 章 : クロックリソース クロックリソース Spartan-6 FPGA クロックリソースの接続には次の 4 つのタイプがあります グローバルクロック入力パッド (GCLK) グローバルクロックマルチプレクサ I/O クロックバッファ クロック配線ネットワーク クロックネットワークには次の 2 タイプがあります グローバルクロックマルチプレクサ (BUFGMUX) で駆動されるグローバルクロックネットワーク I/O クロックバッファ (BUFIO2) および PLL クロックバッファ (BUFPLL) で駆動される I/O クロックネットワーク BUFGMUX は 2 つのグローバルクロックソースのいずれかを選択するため または単純な BUFG クロックバッファとして使用できます クロックバッファで駆動できるのはグローバルクロック配線リソースのみで このクロック配線リソースで駆動できるのはクロック入力のみです FPGA のフリップフロップのクロック入力は汎用配線でも駆動できますが スキューが大きくなるため このような配線は最小限に抑えてください BUFPLL および BUFIO2 は I/O リージョナルクロックネットワークに配線されているクロックのみを グローバルクロックネットワークよりもさらに高速に駆動するために使用します このため その駆動先は FPGA の各バンクにある入力シリアル / パラレルロジックリソース (ISERDES) または出力パラレル / シリアルロジックリソースに (OSERDES) に限られます BUFIO2 は DDR パスの ILOGIC および OLOGIC を駆動できます BUFIO2 はグローバルクロックまたは DCM への GTP クロックピンおよび PLL クロック入力を配線することもできます 10 japan.xilinx.com Spartan-6 FPGA クロックリソース

11 クロックリソース グローバルクロックインフラストラクチャ Spartan-6 FPGA のグローバルクロックインフラストラクチャの詳細は図 1-1 にまとめられています X-Ref Target - Figure PLL DCM (x2) PLL DCM (x2) UG382_c1_01_ 図 1-1 : Spartan-6 FPGA グローバルクロックの構造 Spartan-6 FPGA のグローバルクロックネットワークは デバイスの中央にある 16 個の BUFGMUX で駆動されます この 16 個の BUFGMUX は 3 つの異なるソース つまり 上下バンクからのクロック入力 左右バンクからのクロック入力 FPGA ロジックインターコネクトおよび PLL/DCM からのクロックからクロック信号を得ることができます この 3 つのクロックソースはデバイス中央にあるスイッチボックスをマルチプレクサとして使用して供給されます 次に 16 個の BUFGMUX は垂直スパインを駆動します そして リージョナルプリミティブにクロックを提供するために使用される HCLK 行のクロックに向かって水平方向にクロックを提供していきます HCLK 行は 垂直スパインと PLL/DCM 出力の間にある専用マルチプレクサスイッチクロックを介して クロックが供給されます 各 HCLK 行には PLL が 1 つ または DCM が 2 つあります Spartan-6 デバイスには 最大 32 個の GCLK 入力ピンとグローバルクロックバッファが 16 個あるため 2 つの GCLK ピンのいずれかで各グローバルクロックバッファを駆動することが可能です グローバルクロックバッファ (BUFG または BUFGMUX) をグローバルクロックピン (IBUFG または IBUFGDS) で直接駆動する場合 バンク 0 1 および 5 のグローバルクロックピ Spartan-6 FPGA クロックリソース japan.xilinx.com 11

12 第 1 章 : クロックリソース ンは 同じ 8 つのグローバルクロックバッファを共有します ( 表 1-1 参照 ) 同様に バンク 2 3 および 4 も 8 つのグローバルクロックバッファを共有します ( 表 1-2 参照 ) BUFGMUX 入力を共有することで発生する配線問題を理解するため GCLK19 と GCLK11 を使用したデザインを例に挙げます 表 1-1 で示すように グローバルクロックの両方が BUFGMUX _X2Y1 に接続されていて 配線エラーの原因になっています 配線に柔軟性を持たせるため BUFIO2 を使用している場合は追加で BUFIO2 を使用して 2 番目のグローバルクロックバッファを配線することができます ( 表 1-1) BUFIO2 を使用している場合 BUFIO2 を通過する標準遅延が発生し また I/O クロックネットワークに接続しているクロックにも影響します 追加配線情報は 19 ページの バンク全体で 1 つの I/O クロックを使用 を参照してください 差動グローバルクロックを使用する場合は 差動ペアのマスタ側 (P) に関連したグローバルクロックにより 使用されるグローバルクロックリソースが決定します 表 1-1 : バンク 0 および 1 の共有グローバルクロックリソース BUFGMUX_X2Y1 (I0) BUFGMUX_X2Y2 (I1) BUFGMUX_X2Y2 (I0) BUFGMUX_X2Y1 (I1) BUFGMUX_X2Y3 (I0) BUFGMUX_X2Y4 (I1) BUFGMUX_X2Y4 (I0) BUFGMUX_X2Y3 (I1) BUFGMUX_X3Y5 (I0) BUFGMUX_X3Y6 (I1) BUFGMUX_X3Y6 (I0) BUFGMUX_X3Y5 (I1) BUFGMUX_X3Y7 (I0) BUFGMUX_X3Y8 (I1) BUFGMUX 配線制限バンク 0 バンク 1 ダイレクト配線 GCLK_19 GCLK_11 インダイレクト BUFIO2 GCLK_19 <BUFIO2_X2Y28> GCLK_11 <BUFIO2_X4Y20> インダイレクト BUFIO2 GCLK_15 <BUFIO2_X2Y28> GCLK_7 <BUFIO2_X4Y20> ダイレクト配線 GCLK_18 GCLK_10 インダイレクト BUFIO2 GCLK_18 <BUFIO2_X2Y29> GCLK_10 <BUFIO2_X4Y21> インダイレクト BUFIO2 GCLK_14 <BUFIO2_X2Y29> GCLK_6 <BUFIO2_X4Y21> ダイレクト配線 GCLK_17 GCLK_9 インダイレクト BUFIO2 GCLK_17 <BUFIO2_X2Y26> GCLK_9 <BUFIO2_X4Y18> インダイレクト BUFIO2 GCLK_13 <BUFIO2_X2Y26> GCLK_5 <BUFIO2_X4Y18> ダイレクト配線 GCLK_15 GCLK_7 インダイレクト BUFIO2 GCLK_15 <BUFIO2_X4Y28> GCLK_7 <BUFIO2_X3Y12> インダイレクト BUFIO2 GCLK_19 <BUFIO2_X4Y28> GCLK_11 <BUFIO2_X3Y12> ダイレクト配線 GCLK_16 GCLK_8 インダイレクト BUFIO2 GCLK_16 <BUFIO2_X2Y27> GCLK_8 <BUFIO2_X4Y19> インダイレクト BUFIO2 GCLK_12 <BUFIO2_X2Y27> GCLK_4 <BUFIO2_X4Y19> ダイレクト配線 GCLK_14 GCLK_6 インダイレクト BUFIO2 GCLK_14 <BUFIO2_X4Y29> GCLK_6 <BUFIO2_X3Y13> インダイレクト BUFIO2 GCLK_18 <BUFIO2_X4Y29> GCLK_10 <BUFIO2_X3Y13> ダイレクト配線 GCLK_13 GCLK_5 インダイレクト BUFIO2 GCLK_13 <BUFIO2_X4Y26> GCLK_5 <BUFIO2_X3Y10> インダイレクト BUFIO2 GCLK_17 <BUFIO2_X4Y26> GCLK_9 <BUFIO2_X3Y10> 12 japan.xilinx.com Spartan-6 FPGA クロックリソース

13 クロックリソース 表 1-1 : バンク 0 および 1 の共有グローバルクロックリソース ( 続き ) BUFGMUX_X3Y8 (I0) BUFGMUX_X378 (I1) BUFGMUX 配線制限バンク 0 バンク 1 ダイレクト配線 GCLK_12 GCLK_4 インダイレクト BUFIO2 GCLK_12 <BUFIO2_X4Y27> GCLK_4 <BUFIO2_X3Y11> インダイレクト BUFIO2 GCLK_16 <BUFIO2_X4Y27> GCLK_8 <BUFIO2_X3Y11> 表 1-2 : バンク 2 および 3 の共有グローバルクロックリソース BUFGMUX_X2Y9 (I0) BUFGMUX_X2Y10 (I1) BUFGMUX_X2Y10 (I0) BUFGMUX_X2Y9 (I1) BUFGMUX_X2Y11 (I0) BUFGMUX_X2Y12 (I1) BUFGMUX_X2Y12 (I0) BUFGMUX_X2Y11 (I1) BUFGMUX_X3Y13 (I0) BUFGMUX_X3Y14 (I1) BUFGMUX_X3Y14 (I0) BUFGMUX_X3Y13 (I1) BUFGMUX_X3Y15 (I0) BUFGMUX_X3Y16 (I1) BUFGMUX_X3Y16 (I0) BUFGMUX_X3Y15 (I1) BUFGMUX 配線制限バンク 2 バンク 3 ダイレクト配線 GCLK_3 GCLK_27 インダイレクト BUFIO2 GCLK_3 <BUFIO2_X3Y0> GCLK_27 <BUFIO2_X1Y8> インダイレクト BUFIO2 GCLK_31 <BUFIO2_X3Y0> GCLK_23 <BUFIO2_X1Y8> ダイレクト配線 GCLK_2 GCLK_26 インダイレクト BUFIO2 GCLK_2 <BUFIO2_X3Y1> GCLK_26 <BUFIO2_X1Y9> インダイレクト BUFIO2 GCLK_30 <BUFIO2_X3Y1> GCLK_22 <BUFIO2_X1Y9> ダイレクト配線 GCLK_1 GCLK_25 インダイレクト BUFIO2 GCLK_1 <BUFIO2_X3Y6> GCLK_25 <BUFIO2_X1Y14> インダイレクト BUFIO2 GCLK_29 <BUFIO2_X3Y6> GCLK_21 <BUFIO2_X1Y14> ダイレクト配線 GCLK_31 GCLK_23 インダイレクト BUFIO2 GCLK_31 <BUFIO2_X1Y0> GCLK_23 <BUFIO2_X0Y16> インダイレクト BUFIO2 GCLK_3 <BUFIO2_X1Y0> GCLK_27 <BUFIO2_X0Y16> ダイレクト配線 GCLK_0 GCLK_24 インダイレクト BUFIO2 GCLK_0 <BUFIO2_X3Y7> GCLK_24 <BUFIO2_X1Y15> インダイレクト BUFIO2 GCLK_28 <BUFIO2_X3Y7> GCLK_20 <BUFIO2_X1Y15> ダイレクト配線 GCLK_30 GCLK_22 インダイレクト BUFIO2 GCLK_30 <BUFIO2_X1Y1> GCLK_22 <BUFIO2_X0Y17> インダイレクト BUFIO2 GCLK_2 <BUFIO2_X1Y1> GCLK_26 <BUFIO2_X0Y17> ダイレクト配線 GCLK_29 GCLK_21 インダイレクト BUFIO2 GCLK_29 <BUFIO2_X1Y6> GCLK_21 <BUFIO2_X0Y22> インダイレクト BUFIO2 GCLK_1 <BUFIO2_X1Y6> GCLK_25 <BUFIO2_X0Y22> ダイレクト配線 GCLK_28 GCLK_20 インダイレクト BUFIO2 GCLK_28 <BUFIO2_X1Y7> GCLK_20 <BUFIO2_X0Y23> インダイレクト BUFIO2 GCLK_0 <BUFIO2_X1Y7> GCLK_24 <BUFIO2_X0Y23> Spartan-6 FPGA クロックリソース japan.xilinx.com 13

14 第 1 章 : クロックリソース 競合のある BUFGMUX 入力図 1-2 および図 1-3 に示しています X-Ref Target - Figure 1-2 Bank 0 Bank 1 BUFIO2_X2Y28 BUFIO2_X2Y29 BUFIO2_X2Y26 BUFIO2_X2Y27 BUFIO2_X4Y28 BUFIO2_X4Y29 BUFIO2_X4Y26 BUFIO2_X4Y27 BUFIO2_X4Y20 BUFIO2_X4Y21 BUFIO2_X4Y18 BUFIO2_X4Y19 BUFIO2_X3Y12 BUFIO2_X3Y13 BUFIO2_X3Y10 BUFIO2_X3Y11 GCLK19 GCLK18 GCLK17 GCLK16 GCLK15 GCLK14 GCLK13 GCLK12 GCLK11 GCLK10 GCLK9 GCLK8 GCLK7 GCLK6 GCLK5 GCLK4 BUFGMUX_X2Y1 BUFGMUX_X2Y2 BUFGMUX_X2Y3 BUFGMUX_X2Y4 BUFGMUX_X3Y5 BUFGMUX_X3Y6 BUFGMUX_X3Y7 BUFGMUX_X3Y8 UG382_01_ 図 1-2 : バンク 0 およびバンク 1 の BUFGMUX 接続 14 japan.xilinx.com Spartan-6 FPGA クロックリソース

15 クロックリソース X-Ref Target - Figure 1-3 Bank 2 Bank 3 BUFIO2_X1Y7 BUFIO2_X1Y6 BUFIO2_X1Y1 BUFIO2_X1Y0 BUFIO2_X3Y7 BUFIO2_X3Y6 BUFIO2_X3Y1 BUFIO2_X3Y0 BUFIO2_X0Y23 BUFIO2_X0Y22 BUFIO2_X0Y17 BUFIO2_X0Y16 BUFIO2_X1Y15 BUFIO2_X1Y14 BUFIO2_X1Y9 BUFIO2_X1Y8 GCLK28 GCLK29 GCLK30 GCLK31 GCLK0 GCLK1 GCLK2 GCLK3 GCLK20 GCLK21 GCLK22 GCLK23 GCLK24 GCLK25 GCLK26 GCLK27 BUFGMUX_X2Y9 BUFGMUX_X2Y10 BUFGMUX_X2Y11 BUFGMUX_X2Y12 BUFGMUX_X3Y13 BUFGMUX_X3Y14 BUFGMUX_X3Y15 BUFGMUX_X3Y16 UG382_02_ 図 1-3 : バンク 2 およびバンク 3 の BUFGMUX 接続 GTP トランシーバを使用したデザインの場合 各 GTP リファレンスクロックは BUFIO2 に関連付けられています これは バンク 0 およびバンク 2 にあるグローバルクロックピンに影響する可能性があります SDR インターフェイスの GCLK 入力は表 1-3 にリストされています DDR インターフェイスの場合は 表 1-4 にあるように BUFIO2 配置を反転させてクロックを反転するには 2 つ目の BUFIO2 が必要になる可能性があります GTP_DUAL 配置の詳細は Spartan-6 FPGA GTP トランシーバユーザーガイド (UG386) にある配置図を参照してください Spartan-6 FPGA クロックリソース japan.xilinx.com 15

16 第 1 章 : クロックリソース 表 1-3 : SDR の BUFIO2 入力競合 (ISERDES2 (SDR) OSERDES2(SDR)) バンク BUFIO2 GCLK 入力 バンク 0 バンク 2 メモ : BUFIO2_X2Y26 GCLK17 GCLK13 サンプルデザインの GTP リファレンスクロック (1) 共有 GTPCLKOUT GTPCLKOUT1[0] BUFIO2 クロック領域 BUFIO2_X2Y27 GCLK16 GCLK12 GTPCLKOUT1[1] TL GTPA1_DUAL_X0Y1 BUFIO2_X2Y28 GCLK19 GCLK15 GTPCLKOUT0[0] TL BUFIO2_X2Y29 GCLK18 GCLK14 GTPCLKOUT0[1] TL BUFIO2_X4Y26 GCLK13 GCLK17 GTPCLKOUT1[0] BUFIO2_X4Y27 GCLK12 GCLK16 GTPCLKOUT1[1] TR GTPA1_DUAL_X1Y1 BUFIO2_X4Y28 GCLK15 GCLK19 GTPCLKOUT0[0] TR BUFIO2_X4Y29 GCLK14 GCLK18 GTPCLKOUT0[1] TR BUFIO2_X1Y0 GCLK31 GCLK3 GTPCLKOUT0[0] BUFIO2_X1Y1 GCLK30 GCLK2 GTPCLKOUT0[1] BL GTPA1_DUAL_X0Y0 BUFIO2_X1Y6 GCLK29 GCLK1 GTPCLKOUT1[0] BL BUFIO2_X1Y7 GCLK28 GCLK0 GTPCLKOUT1[1] BL BUFIO2_X3Y0 GCLK3 GCLK31 GTPCLKOUT0[0] BUFIO2_X3Y1 GCLK2 GCLK30 GTPCLKOUT0[1] BR GTPA1_DUAL_X1Y0 BUFIO2_X3Y6 GCLK1 GCLK29 GTPCLKOUT1[0] BR BUFIO2_X3Y7 GCLK0 GCLK28 GTPCLKOUT1[1] BR 1. FG(G)900 パッケージの LX100T/LX150T を使用 TL TR BL BR 16 japan.xilinx.com Spartan-6 FPGA クロックリソース

17 クロックリソース 表 1-4 : DDR の BUFIO2 入力競合 (IDDR2 ODDR2 ISERDES2 (DDR) OSERDES2 (DDR)) バンク BUFIO2 GCLK 入力 ( 反転 ) サンプルデバイスの GTP リファレンスクロック (1) 共有 GTPCLKOUT BUFIO2 クロック領域 BUFIO2_X2Y26 (I_INVERT = TRUE) GCLK16 GCLK12 GTPCLKOUT1[0] TL バンク 0 BUFIO2_X2Y27 (I_INVERT = TRUE) BUFIO2_X2Y28 (I_INVERT = TRUE) BUFIO2_X2Y29 (I_INVERT = TRUE) BUFIO2_X4Y26 (I_INVERT = TRUE) BUFIO2_X4Y27 (I_INVERT = TRUE) BUFIO2_X4Y28 (I_INVERT = TRUE) BUFIO2_X4Y29 (I_INVERT = TRUE) GCLK17 GCLK13 GTPCLKOUT1[1] TL GTPA1_DUAL_X0Y1 GCLK18 GCLK14 GTPCLKOUT0[0] TL GCLK19 GCLK15 GTPCLKOUT0[1] TL GCLK12 GCLK16 GTPCLKOUT1[0] TR GCLK13 GCLK17 GTPCLKOUT1[1] TR GTPA1_DUAL_X1Y1 GCLK14 GCLK18 GTPCLKOUT0[0] TR GCLK15 GCLK19 GTPCLKOUT0[1] TR BUFIO2_X1Y0 (I_INVERT = TRUE) GCLK30 GCLK2 GTPCLKOUT0[0] BL バンク 2 メモ : BUFIO2_X1Y1 (I_INVERT = TRUE) BUFIO2_X1Y6 (I_INVERT = TRUE) BUFIO2_X1Y7 (I_INVERT = TRUE) BUFIO2_X3Y0 (I_INVERT = TRUE) BUFIO2_X3Y1 (I_INVERT = TRUE) BUFIO2_X3Y6 (I_INVERT = TRUE) BUFIO2_X3Y7 (I_INVERT = TRUE) GCLK31 GCLK3 GTPCLKOUT0[1] BL GTPA1_DUAL_X0Y0 GCLK28 GCLK0 GTPCLKOUT1[0] BL GCLK29 GCLK1 GTPCLKOUT1[1] BL GCLK2 GCLK30 GTPCLKOUT0[0] BR GCLK3 GCLK31 GTPCLKOUT0[1] BR GTPA1_DUAL_X1Y0 GCLK0 GCLK28 GTPCLKOUT1[0] BR GCLK1 GCLK29 GTPCLKOUT1[1] BR 1. FG(G)900 パッケージの LX100T/LX150T を使用 Spartan-6 FPGA クロックリソース japan.xilinx.com 17

18 第 1 章 : クロックリソース I/O クロックインフラストラクチャ 図 1-4 は I/O クロックインフラストラクチャを示しています X-Ref Target - Figure 1-4 BUFIO2 BUFIO2 BUFPLL I/O Inputs I/O Inputs PLL I/O Inputs I/O Inputs ug382_c1_03_ 図 1-4 : I/O バンクの Spartan-6 FPGA I/O クロックの構造 4 つの専用 BUFIO2 バッファで駆動されている BUFIO2 クロック領域ごとに高速 I/O クロックが 4 つあります バンクが 4 つしかないデバイスの場合 各バンクには 2 つの BUFIO2 クロック領域があります バンクが 6 つあるデバイスの場合は Spartan-6 FPGA パッケージおよびピン配置仕様 (UG385) を参照してください バンク 4 に関連した GCLK は引き続き VCCO_3 で駆動され バンク 5 に関連した GCLK ピンは VCCO_1 で駆動されます 18 japan.xilinx.com Spartan-6 FPGA クロックリソース

19 クロックリソース バンク全体で 1 つの I/O クロックを使用 バンク ( バンクのどちらかの端 ) にある BUFIO2 バッファに接続されている 1 つの I/O クロック入力で バンク全体にクロックを供給可能です 図 1-5 は バンク 0 の接続を示しています 2 つの BUFIO2 リソースがあり 1 つは BUFIO2_X2Y28 もう 1 つが BUFIO2_X4Y28 に使用されています 図 1-5 の点線は I_INVERT パスを示します BUFIO2 プリミティブを 2 つ使用してバンク全体にクロックを提供できるのは クロック入力が直接 BUFIO2 プリミティブに接続されている場合のみです アプリケーションによっては 入力クロックを遅延させるために IODELAY2 が必要になる場合があります IODELAY2 は 1 つの BUFIO2 にしか接続できないため 遅延した GCLK 入力の配線は 1 つの BUFIO2 クロック領域に制限されます または IODELAY2 プリミティブを使用してバンク全体を駆動するには BUFPLL プリミティブのある PLL を使用します I/O クロックネットワークも BUFPLL バッファを介して PLL により駆動できます 各 PLL には I/O バンク全体に使用するためのバッファが 2 つあります メモ : I/O バンク全体で IODELAY2 を使用することはサポートされていません X-Ref Target - Figure 1-5 GCLK19 GCLK18 GCLK17 GCLK16 P N P N I/O BANK 0 GCLK15 GCLK14 GCLK13 GCLK12 P N P N BUFIO2_ X2Y28 BUFIO2_ X4Y28 BUFIO2_ X2Y29 BUFIO2_ X4Y29 BUFIO2_ X2Y26 BUFIO2_ X4Y26 BUFIO2_ X2Y27 BUFIO2_ X4Y27 ug382_c1_04_ 図 1-5 : バンク全体で使用される I/O クロック Spartan-6 FPGA クロックリソース japan.xilinx.com 19

20 IOI IOI IOI IOI IOI 第 1 章 : クロックリソース クロック入力 クロックピンは 外部クロック信号を受信し BUFGMUX/BUFIO2 プリミティブに直接接続されます クロックピンは 汎用 I/O としても使用できます 入力からクロックを I/O クロックネットワークに配線するだけでなく BUFIO2 は PLL/DCM および BUFG への専用クロックパスも提供します 図 1-6 はその専用クロック配線を示しています メモ : フルバンクでの IODELAY2 クロックの使用はサポートされていません X-Ref Target - Figure 1-6 P N P N P N P N BUFIO2_X2Y28 BUFIO2_X4Y28 SERDESSTROBE IOCLK DIVCLK DIVCLK IOCLK SERDESSTROBE CLK IOCE CLK IOCE IOI IOI IOI IOI IOI To To BUFG PLL/DCM To BUFG To PLL/DCM ug382_c1_05_ 図 1-6 : BUFIO2 で配線された専用クロック入力 各 Spartan-6 FPGA には 次のものがあります FPGA の 4 辺にある最高 32 個までのグローバルクロック入力 デバイスの各辺の中央にある 8 個の専用クロック入力 8 個の BUFIO2 クロック領域 表 1-5 にはグローバルクロックピンロケーションがリストされています P は差動ペアの正側 N は負側を示します 20 japan.xilinx.com Spartan-6 FPGA クロックリソース

21 クロック入力 表 1-5 : グローバルクロックピンロケーション GCLK P/N TQG144 CPG196 CSG225 FGG256 CSG324 CSG484 FGG484 FGG676 FGG900 LX LXT LX LXT LX LXT LX LXT LX LXT GCLK0 N P55 P8 N7 T8 V10 V10 AB12 AB12 AB13 AB13 AF13 AC14 AK18 AG16 GCLK1 P P56 N8 M8 P8 U10 U10 AA12 AA12 Y13 Y13 AE13 AB14 AJ18 AF16 GCLK2 N なし なし R8 N8 T10 T10 Y10 Y10 Y12 U12 AF14 AF15 AK19 AD16 GCLK3 P なし なし N8 M9 R10 R10 W11 W11 W12 T12 AD14 AE15 AH19 AC16 GCLK4 N P84 H12 J15 J16 H18 H18 L22 L22 J22 L22 U26 U26 W30 W30 GCLK5 P P85 H11 J14 J14 H17 H17 L20 L20 J20 L20 U25 U25 W29 W29 GCLK6 N P87 H14 H15 K11 L16 L16 K20 K20 L19 N19 W24 W24 AB30 AB30 GCLK7 P P88 H13 H13 K12 L15 L15 L19 L19 M20 P20 V23 V23 AB28 AB28 GCLK8 N P92 F14 G15 K14 K16 K16 M19 M19 H22 K22 P22 R26 W28 W28 GCLK9 P P93 F13 G14 J13 K15 K15 M18 M18 H21 K21 P21 R25 W27 W27 GCLK10 N P94 G14 L12 J12 L13 L13 K17 L17 K19 M19 M21 U24 V27 V27 GCLK11 P P95 G13 K12 J11 L12 L12 L17 M17 K20 M20 N20 U23 V26 V26 GCLK12 N P123 A8 A9 C10 A10 E12 C12 F12 A12 F16 A15 A14 A18 D16 GCLK13 P P124 B8 B9 E10 C10 F12 D11 G12 B12 E16 C15 B14 C18 E16 GCLK14 N P126 C8 A8 E8 C11 G11 A12 G11 C12 F15 C14 A12 A16 A16 GCLK15 P P127 D8 C8 E7 D11 G9 B12 H11 D11 F14 D14 B12 C16 C16 GCLK16 N P131 A7 A7 A10 A9 E8 A11 F11 A11 G11 A14 A13 A15 A15 GCLK17 P P132 B7 B7 B10 B9 G8 C11 F10 C11 H12 B14 C13 B15 B15 GCLK18 N P133 A6 D8 A9 C9 F7 A10 G10 A10 F10 A13 D13 C15 G15 GCLK19 P P134 B6 E7 C9 D9 E6 B10 H10 B10 G9 C13 E13 D15 H15 GCLK20 N P14 F1 G1 H3 H3 H3 G1 G1 J4 L4 R1 R1 V3 V3 GCLK21 P P15 F2 G2 H4 H4 H4 G3 G3 K3 M3 R2 R2 V4 V4 GCLK22 N P16 H1 J3 H5 K5 K5 P3 P3 K4 M4 P8 R6 W4 W4 GCLK23 P P17 H2 K4 J6 L5 L5 N4 N4 K5 M5 N8 R7 W5 W5 GCLK24 N P21 G1 H1 J4 K3 K3 H1 H1 L4 N4 W3 W3 AB1 AB1 GCLK25 P P22 G2 H3 K3 K4 K4 H2 H2 M3 P3 V4 V4 AB2 AB2 GCLK26 N P23 J1 J1 F1 H1 H1 J1 J1 J1 L1 T1 T1 AA1 AA1 GCLK27 P P24 J2 J2 F2 H2 H2 J3 J3 J3 L3 T3 T3 AA3 AA3 GCLK28 N なし なし R7 T7 V9 V9 AB10 AB10 AB11 AB11 AF12 AF14 AK17 AK17 GCLK29 P なし なし P7 R7 T9 T9 AA10 AA10 Y11 Y11 AD12 AD14 AH17 AJ17 GCLK30 N P50 P7 L8 M7 T8 T8 AB11 AB11 AB12 AB12 AD13 AF13 AK16 AK16 GCLK31 P P51 N7 K8 P7 R8 R8 Y11 Y11 AA12 AA12 AC13 AE13 AJ16 AH16 Spartan-6 FPGA クロックリソース japan.xilinx.com 21

22 第 1 章 : クロックリソース 図 1-7 は 4 バンクある Spartan-6 (XC6SLX4 XC6SLX9 XC6SLX16 XC6SLX25 XC6SLX25T XC6SLX45 XC6SLX45T および FG(G)484 と CSG484 パッケージの XC6SLX75/75T XC6SLX100/100T XC6SLX150/150T) の GCLK ピンレイアウトを示しています X-Ref Target - Figure 1-7 BANK0 (BUFPLL Clock Region) BUFIO2 CLOCKING REGION TL BUFIO2 CLOCKING REGION TR GCLK19 (P) GCLK18 (N) GCLK17 (P) GCLK16 (N) GCLK15 (P) GCLK14 (N) GCLK13 (P) GCLK12 (N) BUFIO2_X2Y28 BUFIO2_X2Y29 BUFIO2_X2Y26 BUFIO2_X2Y27 BANK3 (BUFPLL Clock Region) BUFIO2 CLOCKING REGION LT BUFIO2 CLOCKING REGION LB GCLK20 (N) GCLK21 (P) GCLK22 (N) GCLK23 (P) GCLK24 (N) GCLK25 (P) GCLK26 (N) GCLK27 (P) BUFIO2_X0Y16 BUFIO2_X0Y17 BUFIO2_X0Y22 BUFIO2_X0Y23 BUFIO2_X0Y16 BUFIO2_X0Y17 BUFIO2_X1Y14 BUFIO2_X1Y15 BUFIO2_X1Y8 BUFIO2_X1Y9 DIVCLK IOCLK DIVCLK IOCLK DIVCLK BUFIO2_X1Y7 BUFIO2_X1Y6 PLL DCM DCM PLL DCM DCM PLL DCM DCM PLL DCM DCM PLL DCM DCM PLL DCM DCM IOCLK BUFIO2_X1Y1 BUFIO2_X1Y0 BUFIO2_X4Y28 BUFIO2_X4Y29 DIVCLK IOCLK DIVCLK IOCLK BUFIO2_X3Y7 BUFIO2_X3Y6 DIVCLK IOCLK BUFIO2_X4Y26 BUFIO2_X4Y27 BUFGMUX_X2Y1 BUFGMUX_X2Y2 BUFGMUX_X2Y3 BUFGMUX_X2Y4 BUFGMUX_X3Y5 BUFGMUX_X3Y6 BUFGMUX_X3Y7 BUFGMUX_X3Y8 BUFGMUX_X2Y9 BUFGMUX_X2Y10 BUFGMUX_X2Y11 BUFGMUX_X2Y12 BUFGMUX_X3Y13 BUFGMUX_X3Y14 BUFGMUX_X3Y15 BUFGMUX_X3Y16 BUFIO2_X3Y1 BUFIO2_X3Y0 DIVCLK IOCLK DIVCLK IOCLK BU FIO2_X4Y21 BU FIO2_X4Y20 BU FIO2_X4Y19 BU FIO2_X4Y18 BUFIO2_X3Y13 BUFIO2_X3Y12 BUFIO2_X3Y11 BUFIO2_X3Y10 GCLK11 (P) GCLK10 (N) GCLK9 (P) GCLK8 (N) GCLK7 (P) GCLK6 (N) GCLK5 (P) GCLK4 (N) BUFIO2 CLOCKING REGION RT BUFIO2 CLOCKING REGION RB GCLK28 (N) GCLK29 (P) GCLK30 (N) GCLK0 (N) GCLK31 (P) GCLK1 (P) GCLK2 (N) GCLK3 (P) BUFIO2 CLOCKING REGION BL BANK2 (BUFPLL Clock Region) BUFIO2 CLOCKING REGION BR UG382_c1_06_021 図 1-7 : Spartan-6 FPGA クロックピンレイアウト ( バンクが 4 つあるデバイス ) 22 japan.xilinx.com Spartan-6 FPGA クロックリソース

23 クロック入力 図 1-8 は バンク 4 および 5 のある大型デバイスの GCLK ピンレイアウトを示したもので FG(G)676 パッケージの XC6SLX75 XC6SLX75T および FG(G)676 と FG(G)900 パッケージの XC6SLX100 XC6SLX100T XC6SLX150 XC6SLX150T が対象です GLK20 から GCLK23 はバンク 3 の V CCO から電力供給を受け IOCLK は BUFIO2 クロック領域 LT に接続しています 同様に GCLK8 から GCLK11 はバンク 1 の V CCO から電力供給を受け IOCLK は BUFIO2 クロック領域 RT に接続しています X-Ref Target - Figure 1-8 BANK0 (BUFPLL Clock Region) BUFPLL Region BUFIO2 CLOCKING REGION TL BUFIO2 CLOCKING REGION TR GCLK19 (P) GCLK18 (N) GCLK15 (P) GCLK17 (P) GCLK14 (N) GCLK16 (N) GCLK13 (P) GCLK12 (N) BANK4 BANK3 BUFIO2 CLOCKING REGION LT BUFIO2 CLOCKING REGION LB GCLK20 (N) GCLK21 (P) GCLK22 (N) GCLK23 (P) GCLK24 (N) GCLK25 (P) GCLK26 (N) GCLK27 (P) BUFIO2_X0Y22 BUFIO2_X0Y23 DIVCLK BUFIO2_X0Y16 IOCLK BUFIO2_X0Y17 BUFIO2_X1Y14 BUFIO2_X1Y15 DIVCLK BUFIO2_X1Y8 IOC LK BUFIO2_X1Y9 BUFIO2_X2Y28 BUFIO2_X2Y29 DIVCLK BUFIO2_X1Y7 BUFIO2_X1Y6 PLL DCM DCM PLL DCM DCM PLL DCM DCM PLL DCM DCM PLL DCM DCM PLL DCM DCM BUFIO2_X2Y26 BUFIO2_X2Y27 IOCLK BUFIO2_X1Y1 BUFIO2_X1Y0 BUFIO2_X4Y28 BUFIO2_X4Y29 DIVCLK DIVCLK IOCLK DIVCLK IOCLK BUFIO2_X3Y7 BUFIO2_X3Y6 IOCLK BUFIO2_X4Y26 BUFIO2_X4Y27 BUFGMUX_X2Y1 BUFGMUX_X2Y2 BUFGMUX_X2Y3 BUFGMUX_X2Y4 BUFGMUX_X3Y5 BUFGMUX_X3Y6 BUFGMUX_X3Y7 BUFGMUX_X3Y8 BUFGMUX_X2Y9 BUFGMUX_X2Y10 BUFGMUX_X2Y11 BUFGMUX_X2Y12 BUFGMUX_X3Y13 BUFGMUX_X3Y14 BUFGMUX_X3Y15 BUFGMUX_X3Y16 BUFIO2_X3Y1 BUFIO2_X3Y0 IOCLK DIVCLK IOCLK DIVCLK BUFIO2_X4Y21 BUFIO2_X4Y20 BUFIO2_X4Y19 BUFIO2_X4Y18 BUFIO2_X3Y13 BUFIO2_X3Y12 BUFIO2_X3Y11 BUFIO2_X3Y10 GCLK11 (P) GCLK10 (N) GCLK9 (P) GCLK8 (N) GCLK7 (P) GCLK6 (N) GCLK5 (P) GCLK4 (N) BUFIO2 CLOCKING REGION RT BUFIO2 CLOCKING REGION RB BANK1 BANK5 GCLK28 (N) GCLK29 (P) GCLK30 (N) GCLK0 (N) GCLK31 (P) GCLK1 (P) GCLK2 (N) GCLK3 (P) BUFIO2 CLOCKING REGION BL BUFIO2 CLOCKING REGION BR BANK2 (BUFPLL Clock Region) 図 1-8 : Spartan-6 FPGA クロックピンレイアウト ( バンクが 6 つあるデバイス ) BUFPLL Region UG382_c1_07_ デバイスにバンクが 4 つある場合でも 6 つある場合でも グローバルクロック入力は常に同じ V CCO バンクから電力供給を受けます このため バンクが 6 つあるデバイスの場合 GCLK[8:11] は V CCO1 の電力供給を受け ロジックに GCLK ピンを使用しているデザインはその影響を受ける可能性があります IOLOGIC2 は引き続きバンク 5 に関連した BUFIO2 ロケーションにより駆動されます 同様に GCLK[20:23] は V CCO バンクの V CCO3 の電力供給を受けます GCLK[20:23] を IOLOGIC2 として使用している場合は バンク 4 に関連した BUFIO2 により IOCLK が駆動されます ( 表 1-6) Spartan-6 FPGA クロックリソース japan.xilinx.com 23

24 第 1 章 : クロックリソース 表 1-6 : GCLK V CCO バンクサポート (IOLOGIC2 との比較 ) GCLK VCCO (6 つのバンク ) BUFIO2 (IOLOGIC2) BUFGMUX に接続される BUFIO2 GCLK[0:3] 2 X3Y[0,1,6,7] X1Y[0,1,6,7] X3Y[0,1,6,7] GCLK[4:7] 1 X3Y[10,11,12,13] X3Y[10,11,12,13] X4Y[18,19,20,21] GCLK[8:11] 1 X4Y[18,19,20,21] X3Y[10,11,12,13] X4Y[18,19,20,21] GCLK[12:15] 0 X4Y[26,27,28,29] X4Y[26,27,28,29] X2Y[26,27,28,29] GCLK[16:19] 0 X2Y[26,27,28,29] X4Y[26,27,28,29] X2Y[26,27,28,29] GCLK[20:23] 3(1) X0Y[16,17,22,23] X0Y[16,17,22,23] X1Y[14,15,18,19] GCLK[24:27] 3 X1Y[14,15,18,19] X0Y[16,17,22,23] X1Y[14,15,18,19] GCLK[28:31] 2 X1Y[0,1,6,7] X1Y[0,1,6,7] X3Y[0,1,6,7] グローバルクロックピンが DCM または PLL に配線されている場合 BUFIO2 および V CCO バンクの制限は有効な BUFIO2 ロケーションに影響しません グローバルクロックピンに対し有効な BUFIO2 ロケーションは表 1-1 を参照してください デバイスの上半分にある BUFIO2 (BUFIO2 クロック領域 TL TR LT RT) は デバイスの上半分にある DCM/PLL にしか配線できません 同様に デバイスの下半分 (BUFIO2 クロック領域 BL BR LB RB) に接続されている BUFIO2 バッファは デバイスの下半分にある DCM/PLL に配線します 図 1-7 および図 1-8 を参照してください GCLK 入力ピンはクロックバッファを駆動するのに使用されます 差動クロック入力には 2 つのグローバルクロック入力が必要です P および N 入力は クロック入力ピン上の標準入力と同じコンフィギュレーションになります クロック番号が連続したクロック入力 ( 偶数番号のクロックとそれより 1 大きい奇数番号のクロック ) がペアとなります たとえば GCLK0 と GCLK1 GCLK20 と GCLK21 が差動ペアとなります Spartan-6 FPGA には グローバルクロックバッファごとに 2 つのクロック入力があり 最高 16 個までの差動グローバルクロック入力が使用できます デザインでは クロック入力ピンはすべて IBUFG プリミティブで表わされています IBUFG は通常 最上位クロックポートに対して推論されますが さらに制御が必要な場合は I ポートを直接最上位ポートに接続 O ポートを DCM BUFG または汎用ロジックに接続して IBUFG をインスタンシエートできます ほとんどの合成ツールでは IBUFG を FPGA のクロックリソースに接続すると BUFG が自動的に推論されます 24 japan.xilinx.com Spartan-6 FPGA クロックリソース

25 クロック入力 クロック構造のガイドライン Spartan-6 FPGA SelectIO ロジックの高度な機能を使用するには 広範囲の SelectIO ソリューションをサポートするための異なるクロック構造が必要になります このセクションでは 最適なパフォーマンスを得るために推奨されるクロッキングソリューションの概要を説明します クロッキングソリューションのリストは アドバンスシリアル化用の高速 IOSERDES2 使用 を参照してください SDR データレート (IOB の FD レジスタ IOSERDES2 なし ) デバイスにデータを格納するには次の 2 つの SelectIO オプションがあります 図 1-9 では FPGA ロジックレジスタを駆動する BUFG (BUFIO2-DIVCLK) を使用し I/O フリップフロップを駆動する BUFIO2 (IOCLK) が使用されています IODELAY2 を使用してもしなくても動作します 図 1-10 では FPGA ロジックと I/O の両方を駆動する BUFG (GCLK) が使用されています IODELAY2 を使用してもしなくても動作します X-Ref Target - Figure 1-9 CLOCK BUFG DIVCLK IBUFG BUFIO2 I IOCLK SERDESSTROBE USE_DOUBLER = FALSE C CE D R S FPGA Logic FDRSE Q UG382_c2_09_ 図 1-9 : BUFIO2 を使用した I/O フリップフロップのクロック X-Ref Target - Figure 1-10 CLOCK IBUFG BUFG FDRSE C Q CE D R S FPGA Logic UG382_c2_10_ 図 1-10 : BUFG を使用した I/O フリップフロップのクロック DDR データレート (IDDR2 ODDR2 IOSERDES2 なし ) IDDR2 および ODDR2 プリミティブのクロッキングには次のオプションがあります パフォーマンスが重要でない場合 クロック (C0) とローカル反転を使用した反転クロック (C1) の両方を駆動するのに 1 つの DCM 出力を使用します IODELAY2 を使用してもしなくても動作します Spartan-6 FPGA クロックリソース japan.xilinx.com 25

26 第 1 章 : クロックリソース 最高速のパフォーマンスを得るには 位相差が 180 の BUFG のある 2 つの DCM を使用します IODELAY2 を使用してもしなくても動作します 図 1-24 を参照してください DCM を使用していない場合は GCLK 入力は 2 つの BUFIO2 を直接駆動する必要があります 同じ GCLK に接続されている 1 つ目の BUFIO2 (USE_DOUBLER) は C0 用 BUFIO2 (I_INVERT = TRUE) を使用した反転クロックを C1 用にと 2 つの BUFIO2 を使用します FPGA ロジックは BUFG (C0 BUFIO2-DIVCLK) によって駆動されます 図 1-21 を参照してください IODELAY2 を使用する場合は IBUFGDS_DIFF_OUT が必要です (29 ページの図 1-14 を参照 ) IODELAY2 のシングルエンド入力はサポートされていません 双方向インターフェイスの場合 入力および出力ロジックの両方で同じデータレート (IDDR2 および ODDR2) を使用する必要があります SDR と DDR の双方向 I/O を混在させることはできません アドバンスシリアル化用の高速 IOSERDES2 使用 IOSERDES2 (SDR) IOSERDES2 (SDR) には BUFIO2 が 1 つ必要です BUFIO2-SERDESSTROBE で駆動される IOCE および BUFG (BUFIO2-DIVCLK) で駆動される CLKDIV のある BUFIO2 (USE_DOUBLER = FALSE および I_INVERT = FALSE) です FPGA ロジックは BUFG (BUFIO2 - DIVCLK) で駆動されます IODELAY2 を使用してもしなくても動作します 図 1-18 を参照してください IOSERDES2 (DDR) IOSERDES2 (DDR) には BUFIO2 が 2 つ必要です 1 つ目の BUFIO2 (USE_DOUBLER = TRUE) は BUFIO2 (SERDESSTROBE) で駆動される IOCE および BUFG (BUFIO2-DIVCLK) で駆動される CLKDIV を使用します 2 つ目の BUFIO2 (I_INVERT = TRUE, USE_DOUBLER = FALSE) は C1 クロック入力を駆動するのに使用します 図 1-21 を参照してください IODELAY2 を使用する場合は IBUFGDS_DIFF_OUT が必要です (49 ページの図 1-33 を参照 ) IODELAY2 のシングルエンド入力はサポートされていません PLL を使用した IOSERDES2 SDR のみがサポートされています GCLK 入力は自動推論された BUFIO2 の DIVCLK 出力を駆動します この出力は PLL クロック出力を駆動します PLL は BUFG 出力からの BUFPLL の PLLIN 入力および BUFPLL の GCLK を駆動するため 2 つのクロック出力を使用します BUFPLL の LOCKED 入力を PLL の LOCKED 出力に接続してください IODELAY2 を使用してもしなくても動作します 図 1-22 を参照してください 双方向インターフェイスの場合 入力および出力の両方で入力ロジックと出力ロジックと同じ DATA_RATE を設定する必要があります SDR および DDR の双方向 I/O を混在させることはできません グローバルクロック入力バッファのプリミティブ 表 1-7 の IBUFG および IBUFGDS プリミティブは クロック入力バッファの異なるコンフィギュレーションです IOSTANDARD 属性を該当する規格に設定すると これらの 2 つのプリミティブを Spartan-6 FPGA の I/O リソースに対して使用できるようになります 使用可能な I/O 規格の詳細は Spartan-6 FPGA SelectIO リソースユーザーガイド を参照してください 26 japan.xilinx.com Spartan-6 FPGA クロックリソース

27 高速 I/O クロックネットワーク接続の例 表 1-7 : クロックバッファのプリミティブ プリミティブ 入力 出力 説明 IBUFG I O シングルエンド I/O の入力クロックバッファ IBUFGDS I IB O 差動 I/O の入力クロックバッファ 高速 I/O クロックネットワーク接続の例 このセクションにある例は 高速インターフェイス用にグローバルクロックバッファ I/O クロックバッファ および I/O タイルがどのように使用されるかを示しています 図 1-11 の例は ISERDES2 にクロック供給するための簡単なインプリメンテーションを示しています BUFIO2 は FPGA ロジックにクロックと ISERDES2 で使用されるストローブ信号を提供します シリアルデータは I/O クロックネットワークにある IOCLK を使用して出力されます パラレルデータは DIVCLK 出力と同期 SERDESSTROBE 信号を使用して FPGA クロック領域に出力されます X-Ref Target - Figure 1-11 FPGA Logic CLOCK IBUFG BUFIO2 DIVCLK I IOCLK BUFG ISERDES2 CLKDIV CLK0 SERDESSTROBE USE_DOUBLER = FALSE CLK1 IOCE DATA_RATE = SDR UG382_c1_08_ 図 1-11 : 例 1: ISERDES2 (DATA_RATE = SDR) を駆動する BUFIO2 シリアル化されたデータが入力クロックの立ち上がりと立ち下がりエッジの両方でクロックと同期する DDR アプリケーションでは 図 1-12 に示すように CLK1 を駆動するために 2 つ目の反転クロックが必要になります データが IOCLK の両エッジで同期するため USE_DOUBLER = TRUE と設定して DIVCLK は DIVIDE/2 で逓倍されます Spartan-6 FPGA クロックリソース japan.xilinx.com 27

28 第 1 章 : クロックリソース X-Ref Target - Figure 1-12 FPGA Logic CLOCK IBUFG BUFIO2 DIVCLK I IOCLK BUFG ISERDES2 CLKDIV CLK0 USE_DOUBLER = TRUE I_INVERT = FALSE BUFIO2 DIVCLK SERDESSTROBE I CLK1 IOCE DATA_RATE = DDR I IOCLK SERDESSTROBE USE_DOUBLER = FALSE I_INVERT = TRUE UG382_c1_09_ 図 1-12 : 例 2: ISERDES2 (DATA_RATE = DDR) を駆動する BUFIO2 入力クロックがシリアルデータではなくパラレルデータの周波数で実行される ビデオアプリケーション用のピクセルクロックなどのアプリケーションでは 入力クロックを高速 I/O クロックを生成するために入力クロックを乗算する必要があります 図 1-13 は ISERDES に必要な高速 I/O クロックを提供する PLL を示しています GCLK クロック入力は BUFIO2 を使用して自動的に PLL および DCM クロック入力に配線されます この BUFIO2 配線パスにより 必要な場合入力パスは BUFIO2FB を使用してスキュー調整されます PLL は CLKOUT0 出力で I/O クロックネットワークを駆動します BUFIO2FB は プライマリの BUFIO2 に関連した入力配線遅延のスキューを調整するようバランスを取ります FPGA クロック領域は BUFG を使用した別の PLL クロック出力で駆動されます 28 japan.xilinx.com Spartan-6 FPGA クロックリソース

29 高速 I/O クロックネットワーク接続の例 X-Ref Target - Figure 1-13 CLK_FEEDBACK = CLKOUT0 FPGA Logic PLL_BASE CLOCK BUFIO2 DIVCLK I IOCLK SERDESSTROBE CLKIN CLKFB RST CLKOUT0 CLKOUT1 CLKOUT2 CLKOUT3 BUFG ISERDES2 CLKDIV CLK0 CLK1 BUFIO2FB I O CLKOUT4 CLKOUT5 CLKFBOUT LOCKED IOCE DATA_RATE = SDR BUFPLL PLLIN LOCK GCLK IOCLK LOCKED SERDESSTROBE UG382_c1_10_ 図 1-13 : 例 3 : 基本 PLL ISERDES2 (SDR) 高速ソース同期出力のデザインの場合 GCLK 入力から I/O クロック領域までのタイミング遅延が正確である必要はありません タイミングアライメントが不要な場合は クロックバッファを使用せずに PLL で CLKFBOUT から CLKFBIN への専用フィードバックを使用することができます ( 図 1-14) X-Ref Target - Figure 1-14 BUFG CLOCK IBUFG BUFIO2 DIVCLK I IOCLK SERDESSTROBE PLL_BASE CLKOUT0 CLKIN CLKOUT1 CLKFBIN CLKOUT2 RST CLKOUT3 BUFPLL GCLK LOCK PLLIN IOCLK LOCKED SERDESSTROBE OSERDES2 CLKDIV CLK0 CLK1 CLKOUT4 IOCE CLKOUT5 CLKFBOUT LOCKED DATA_RATE_OQ = SDR DATA_RATE_OT = SDR CLK_FEEDBACK = CLKFBOUT UG382_c1_11_ 図 1-14 : 例 4 : 基本 PLL OSERDES2 (SDR) DCM_SP のパフォーマンスが十分なデザインでは BUFG クロックバッファを最高 3 つまで使用して IOLOGIC (IDDR2) を駆動するために DCM_SP を使用することができます 入力配線遅延を一致させるため CLK0 または CLK2X を使用して BUFIO2FB を駆動する必要があります ( 図 1-15) Spartan-6 FPGA クロックリソース japan.xilinx.com 29

30 第 1 章 : クロックリソース DCM を使用して最善のデューティサイクルパフォーマンスを維持するには 別の DCM クロック出力を使用して C0 および C1 を駆動します 各 DCM 出力は個別にグローバルバッファを駆動します 可能ではありますが BUFG を使用して I/O タイル内の 1 位相をローカルで反転するのは避けてください クロックの 1 つをローカルで反転させると デューティサイクルの歪みが発生します X-Ref Target - Figure 1-15 GCLK IBUFG BUFIO2 DIVCLK I IOCLK SERDESSTROBE BUFIO2FB I O DCM_SP CLKIN CLKFBIN RST CLK0 CLK2X CLKFX CLKFX180 LOCKED BUFG BUFG BUFG C0 C1 IDDR2 CLKFEEDBACK = <1X / 2X> UG382_c1_12_ 図 1-15 : 例 5 : 入力への DCM スキュー調整 GTP トランシーバを使用している場合 GTP リファレンスクロックに CMT ( クロックマネージメントタイル ) への接続に使用可能な BUFIO2 への専用配線接続が含まれます 図 1-16 の例 6 は BUFIO2FB を使用して配線した GTP_DUAL からのフィードバックパスと PLL_BASE を使用したシングルレーンの PCI Express の例です 詳細は Spartan-6 FPGA GTP トランシーバユーザーガイド (UG386) を参照してください X-Ref Target - Figure 1-16 GTPCLKOUT0[0] GTPCLKFBWEST[0] GTPCLKFBSEL0WEST=00 MUX TXUSRCLK0 RXUSRCLK0 BUFIO2 I DIVCLK IOCLK BUFIO2FB I SERDESSTROBE O PLL_BASE CLKIN CLKOUT0 CLKFBIN CLKOUT1 CLKOUT2 RST CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT LOCKED BUFG BUFG CLK_FEEDBACK = CLKOUT0 COMPENSATION = SOURCE_SYNCHRONOUS TXUSRCLK1 RXUSRCLK1 TXUSRCLK20 RXUSRCLK20 TXUSRCLK21 RXUSRCLK21 PCIe One Lane ug382_c1_16_ 図 1-16 : 例 6 : PCI Express のシングルレーンクロッキング 30 japan.xilinx.com Spartan-6 FPGA クロックリソース

31 高速 I/O クロックネットワーク接続の例 図 1-17 の例 7 は 入力周波数とフィードバック周波数が異なるシングルレーンの PCI Express デザインを示しています 入力周波数とフィードバック周波数が一致しないので PLL 設定を解析する必要があります この例では GTPCLKOUT0[0] が 100MHz のクロックです GTP_DUAL および PLL の両方の要件を満たすリファレンスクロック周波数を作成するには TXDATAWIDTH0[0] = 2 を設定して 250MHz のリファレンスクロックを選択します PFD ( 位相周波数検出器 ) の周波数と一致するような柔軟性を持たせることができるよう PLL では CLK_FEEDBACK = CLKOUT0 を使用できます PFD が 50MHz で動作するとき VCO は 500MHz です PLL 設定の選択方法の詳細は 第 3 章 位相ロックループ (PLL) を参照してください 詳細は UG386 Spartan-6 FPGA GTP トランシーバユーザーガイド を参照してください X-Ref Target - Figure 1-17 GTPCLKOUT0[0] GTPCLKFBWEST[0] GTPCLKFBSEL0WEST=00 MUX TXUSRCLK0 RXUSRCLK0 TXUSRCLK1 RXUSRCLK1 BUFIO2 I DIVCLK IOCLK BUFIO2FB I O 100 MHz SERDESSTROBE 250 MHz PLL_BASE CLKIN CLKOUT0 CLKFBIN CLKOUT1 CLKOUT2 RST CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT LOCKED BUFG BUFG BUFG CLK_FEEDBACK = CLKOUT0 COMPENSATION = SOURCE_SYNCHRONOUS CLKFB_MULT = 5 DIVCLK_DIVIDE = 2 CLKOUT0_DIVIDE = 2 CLKOUT1_DIVIDE = 8 CLKOUT2_DIVIDE = MHz 62.5 MHz 125 MHz TXUSRCLK20 RXUSRCLK20 TXUSRCLK21 RXUSRCLK21 TXDATAWIDTH0[0] = 2 FTXUSRCLK2 = FTXUSRCLK/4 ug382_c1_17_ 図 1-17 : 例 7 : クロックが 100MHz の PCI Express のシングルレーンのクロッキング Spartan-6 FPGA クロックリソース japan.xilinx.com 31

32 第 1 章 : クロックリソース クロックバッファおよびマルチプレクサ クロックバッファおよびマルチプレクサは クロック信号を直接クロックライン (BUFG または BUFPLL) に駆動するか 2 つの関連のないクロック信号 可能であれば非同期クロック信号から 1 つを選択するために使用できます (BUFGMUX) クロックバッファは クロック信号を駆動するように設計されています スライスのリセット / セットに使用するときは 次のいずれかのロケーションに配置する必要があります BUFGMUX_X2Y9 BUFGMUX_X2Y10 BUFGMUX_X2Y11 BUFGMUX_X2Y12 BUFGMUX_X3Y13 BUFGMUX_X3Y14 BUFGMUX_X3Y15 または BUFGMUX_X3Y16 ブロック RAM スライスの組み合わせ入力 またはクロックイネーブルのリセット / セット または BUFGMUX の入力として使用するときは 次のいすれかのロケーションに配置する必要があります BUFGMUX_X2Y1 BUFGMUX_X2Y2 BUFGMUX_X2Y3 BUFGMUX_X2Y4 BUFGMUX_X3Y5 BUFGMUX_X3Y6 BUFGMUX_X3Y7 または BUFGMUX_X3Y8 グローバルクロックバッファプリミティブ 表 1-8 に グローバルクロックバッファのプリミティブを示します 表 1-8 : グローバルクロックバッファプリミティブ プリミティブ入力出力制御 BUFGMUX I0 I1 O S BUFGMUX_1 I0 I1 O S BUFG I O - BUFGCE I O CE BUFGCE_1 I O CE BUFGMUX 各 BUFGMUX プリミティブは 図 1-18 に示すように 2:1 マルチプレクサです セレクトライン S により I0 または I1 のどちらかを使用して BUFGMUX 出力信号 O を駆動するかを選択します ( 表 1-9 を参照 ) Spartan-6 FPGA データシートで指定されているように S 入力にはセットアップタイム要件があります 極性は指定可能です X-Ref Target - Figure 1-18 BUFGMUX I1 I0 O S ug382_ c1_14_ 図 1-18 : BUFGMUX プリミティブ 32 japan.xilinx.com Spartan-6 FPGA クロックリソース

33 クロックバッファおよびマルチプレクサ 表 1-9 : BUFGMUX プリミティブ S 入力 O 出力 0 I0 入力 1 I1 入力 表 1-10 : BUFGMUX 属性 属性名説明値デフォルト値 CLK_SEL_TYPE 同期または非同期を指定 SYNC ASYNC SYNC BUFGMUX は 1 つのクロックソースからグリッチのない完全非同期のクロックソースに切り替えることでタイミング問題を軽減します S が変化して別のクロックソースが選択されると いずれかの入力の次のアクティブクロックエッジまで 出力が非アクティブ状態に保持されます このときの出力は High または Low にできます ( デフォルトは Low) クロスに接続されたレジスタペアにより BUFGMUX の出力で不正なクロックエッジが生成されるのを防ぎます S 入力が変化すると 現在のクロック入力が Low になり 新しいクロック入力が High から Low に遷移するまで 新しい入力は O に出力されません ( 表 1-11) 出力の切り替えは 入力の Low から High への最初の遷移では発生しないため 出力クロックパルスが入力クロックパルスの最短パルスよりも短くなることはありません S 入力が Low の場合は I0 が選択され High の場合は I1 が選択されますが 極性は指定可能で I0 と I1 を入れ替えることができます クロック信号の極性は各フリップフロップで指定可能で 立ち上がりエッジまたは立ち下がりエッジでトリガできるため 2 つの異なるクロック信号を生成して 伝搬する必要はありません 表 1-11 : BUFGMUX の機能 入力 クロック入力が 1 つだけ必要な場合 2 つ目のクロック入力およびセレクトラインは使用されないため BUFG プリミティブを選択する必要があります BUFGMUX は 電源供給時およびグローバルセット / リセット (GSR) のアサート時に I0 が選択されるよう初期化されます シミュレーションでも 時間 0 で S=0 が選択されるようにする必要があります 時間 0 で S=1 が選択されると I1 の次の立ち下がりエッジまで出力が不明になります セレクトラインは クロックのステートおよび遷移に関係なく常時変更可能ですが 選択されたクロック入力の立ち上がりエッジの前 セットアップタイム内に S が変化すると 出力にラントパルスが現れることがあります 出力 I0 I1 S O I0 X 0 I0 X I1 1 I1 X X 0 X X 0 Spartan-6 FPGA クロックリソース japan.xilinx.com 33

34 第 1 章 : クロックリソース BUFGMUX_1 BUFGMUX と BUFGMUX_1 では S の値が変化した後クロックが切り替わるまで保持される出力ステートが異なります BUFGMUX では出力ステートが 0 に BUFGMUX_1 では出力ステートが 1 に保持されます ( 表 1-12) 表 1-12 : BUFGMUX_1 の機能 入力 図 1-19 は BUFGMUX_1 のタイミング図です 出力 I0 I1 S O I0 X 0 I0 X I1 1 I1 X X 1 X X 1 X-Ref Target - Figure 1-19 S I0 I1 O begin switching using I1 ug382_c1_15_ 図 1-19 は次のようになっています 現在のクロックは I0 です S は High になっています 図 1-19 : BUFGMUX のタイミング図 I0 が High の場合 マルチプレクサは I0 が Low にアサートされるまで待機します I0 が Low になると I1 が High から Low へと遷移するまでマルチプレクサ出力は Low のままになります I1 が High から Low へと遷移すると 出力は I1 に切り替わります グリッチまたは短いパルスは出力に現れません BUFGMUX_1 は立ち上がりエッジで変化し 入力が切り替わる前に High に保持されます 図 1-20 は BUFGMUX_1 のタイミング図です 34 japan.xilinx.com Spartan-6 FPGA クロックリソース

35 クロックバッファおよびマルチプレクサ X-Ref Target - Figure 1-20 RXUSRCLK0 TXUSRCLK1 RXUSRCLK1 TXUSRCLK20 RXUSRCLK20 TXUSRCLK21 RXUSRCLK21 PCIe One Lane 図 1-20 は次のようになっています 現在のクロックは I0 です S は High になっています 図 1-20 : BUFGMUX_1 のタイミング図 I0 が High の場合 マルチプレクサは I0 が High にアサートされるまで待機します I0 が High になると I1 が Low から High へと遷移するまでマルチプレクサ出力は High のままになります I1 が Low から High へと遷移すると 出力は I1 に切り替わります グリッチまたは短いパルスは出力に現れません Spartan-6 FPGA クロックリソース japan.xilinx.com 35

36 第 1 章 : クロックリソース BUFG BUFGMUX は デバイスに含まれる物理的なクロックバッファですが 1 入力のクロックバッファとしても使用できます BUFG クロックバッファプリミティブ ( 図 1-21 を参照 ) は 1 つのクロック信号をクロックネットワークに駆動します クロック選択機能がないだけで 基本的には BUFGMUX と同じです BUFG は 複数の Virtex および Spartan アーキテクチャで共通のクロックバッファプリミティブです X-Ref Target - Figure 1-21 BUFG I O ug382_c1_17_ 図 1-21 : BUFG プリミティブ 図 1-22 に示すように BUFG は BUFGMUX から構築されています X-Ref Target - Figure 1-22 BUFGMUX I I1 I0 O S GND ug382_c1_18_ 図 1-22 : BUFGMUX から構築された BUFG 36 japan.xilinx.com Spartan-6 FPGA クロックリソース

37 クロックバッファおよびマルチプレクサ BUFGCE および BUFGCE_1 BUFGCE プリミティブは BUFGMUX のクロック選択機能を使用して クロックバッファのイネーブル入力を作成します ( 図 1-23 を参照 ) BUFGCE は クロックイネーブル入力付きグローバルクロックバッファです O 出力は クロックイネーブル (CE) が Low ( 非アクティブ ) のときに 0 になります CE が High になると I 入力の値が O に出力されます 表 1-13 はその真理値表です X-Ref Target - Figure 1-23 CE BUFGCE I O ug382_c1_19_ 図 1-23 : BUFGCE プリミティブ 表 1-13 : BUFGCE 真理値表 S 入力 O 出力 I CE O X 0 0 X 1 I BUFGCE は BUFGMUX で 1 つの入力を固定値にすることによって構成されています ディスエーブルの場合のデフォルト値は Low です BUFGCE_1 プリミティブは V CC を I1 に接続することにより ディスエーブルの場合のデフォルト値を High にしています また 入力間の遷移中にグリッチのない動作を提供するために BUFGMUX_1 プリミティブが使用されます ライブラリエレメントはプリミティブですが 図 1-24 に等価機能を示します CE の反転は BUFGMUX 機能に組み込まれています 0 は 未使用のどの LUT からでも供給できます X-Ref Target - Figure 1-24 BUFGMUX GND I I1 I0 O CE_IN INV S ug382_c1_20_ 図 1-24 : BUFGCE の等価機能 Spartan-6 FPGA クロックリソース japan.xilinx.com 37

38 第 1 章 : クロックリソース 高速 I/O クロックリージョンのクロックバッファ 表 1-14 : I/O クロックバッファ I/O タイルのパフォーマンスを向上させるため Spartan-6 FPGA には パフォーマンスが最も重要となる接続用に専用 I/O クロックネットワークが含まれています 表 1-14 に記載されている I/O クロックバッファは I/O クロックネットワークと FPGA ロジックを接続し I/O タイルにある IODELAY2 IDDR2 ODDR2 ISERDES2 および OSERDES2 ロジックで使用できます I/O クロックネットワークで使用可能な I/O クロックバッファ出力は表 1-15 に記載されています プリミティブ入力出力制御 BUFIO2 I IOCLK DIVCLK SERDESSTROBE BUFIO2_2CLK I IB DIVCLK IOCLK SERDESSTROBE BUFPLL GCLK PLLIN LOCKED IOCLK SERDESSTROBE LOCK BUFPLL_MCB PLLIN0 PLLIN1 IOCLK0, IOCLK1 SERDESSTROBE0 SERDESSTROBE1 BUFIO2_2FB I O 表 1-15 には I/O クロックネットワークで使用可能なポートが記載されています 表 1-15 : I/O クロックネットワーク信号 プリミティブ I/O クロックネットワーク入力 I/O クロックネットワーク出力 リソース BUFIO2 I IOCLK(1) SERDESSTROBE(1) I/O クロックバッファ BUFIO2_2CLK I IOCLK(1) SERDESSTROBE(1) I/O クロックバッファ BUFPLL IOCLK(1) SERDESSTROBE(1) I/O クロックバッファ BUFPLL_MCB IOCLK0(1) IOCLK1(1) SERDESSTROBE0(1) SERDESSTROBE1(1) I/O クロックバッファ BUFIO2_2FB I I/O クロックバッファ ILOGIC2 C0 C1 I/O タイルロジック OLOGIC2 C0 C1 I/O タイルロジック ISERDES2 CLK0 CLK1 IOCE I/O タイルロジック OSERDES2 CLK0 CLK1 IOCE I/O タイルロジック IODELAY2 IOCLK0 IOCLK1 DATAOUT I/O タイルロジック GTP_DUAL CLKOUT0[1:0] CLKOUT1[1:0] GTP_DUAL タイル メモ : 1. 出力は I/O クロックネットワークへの接続専用です FPGA ロジックへは接続できません 38 japan.xilinx.com Spartan-6 FPGA クロックリソース

39 クロックバッファおよびマルチプレクサ BUFIO2 BUFIO2 には GCLK クロック入力が使用され 図 1-25 にあるようにクロック出力 2 つとストローブパルス 1 つが生成されます X-Ref Target - Figure 1-25 BUFIO2 DIVCLK I IOCLK SERDESSTROBE ug382_c1_21_ 図 1-25 : BUFIO2 プリミティブ 表 1-16 には BUFIO2 ポートがリストされています IOCLK 出力はバッファを介した入力クロック (I) です DIVCLK 出力の周期およびデューティサイクルは 表 1-17 にリストされている属性の設定によって変わります 表 1-16 : BUFIO2 ポートの定義 ポート名タイプ定義 I IOCLK DIVCLK SERDESSTROBE 入力出力出力出力 クロック入力 IODELAY2 (DATAOUT) または GTP_DUAL タイル (GTPCLKOUT0[1:0] GTPCLKOUT1[1:0]) に接続できます I/O クロックネットワーク出力 IODDR2 (C0 または C1) IOSERDES2 (CLK0 または CLK1) または IODELAY2 (IOCLK0 IOCLK1) に接続します 逓倍クロック出力 BUFG PLL_BASE (CLKIN) DCM_SP (CLKIN) および DCM_CLKGEN (CLKIN) に接続します IOSERDES2 (IOCE) 駆動用の I/O クロックネットワーク出力 表 1-17 : BUFIO2 属性 属性名説明値デフォルト値 DIVIDE DIVCLK および SERDESSTRONBE の分周値を設定します FDIVCLK = FIN / DIVIDE <USE_DOUBLER = FALSE> FDIVCLK = (2 * FIN) / DIVIDE <USE_DOUBLER = TRUE> DIVIDE_BYPASS DIVCLK 出力ソースは FALSE の場合分周器から TRUE の場合は分周器をバイパスした入力 I からです TRUE FALSE TRUE Spartan-6 FPGA クロックリソース japan.xilinx.com 39

40 第 1 章 : クロックリソース 表 1-17 : BUFIO2 属性 ( 続き ) 属性名説明値デフォルト値 I_INVERT TRUE に設定されている場合 BUFIO2 の配置は BUFIO2 の I_INVERT ロケーションに制限されます ( 図 1-5) IOCLK 出力は 180 シフトされます 主に IODDR2 または IOSERDES2 (DATA_RATE = DDR) に使用されます TRUE FALSE FALSE USE_DOUBLER DATA_RATE = DDR の ISERDES2/OSERDES2 に使用されます TRUE に設定されている場合 DIVCLK および SERDESSTROBE 周波数が倍になります FDIVCLK = (2 * FIN) / DIVIDE TRUE FALSE FALSE 表 1-17 にあるように DIVIDE_BYPASS が TRUE の場合 DIVCLK 出力はバッファを介した入力クロックで SERDESSTROBE 出力は 1 に駆動されます DIVIDE_BYPASS が FALSE の場合 USE_DOUBLER を使用する場合を除き DIVCLK および SERDESSTROBE 出力は除算属性で設定されている値で分周された入力クロックになります I/O クロックネットワークが DDR クロックで駆動されるアプリケーションの場合は USE- DOUBLER を TRUE に設定する必要があります USE_DOUBLER = TRUE に設定すると DATA_RATE = DDR の IOSERDES2 に接続する場合 必要な DIVCLK および SERDESSTROBE 出力が提供されます ( 図 1-26) 180 の位相シフトを作成するには追加の BUFIO2 が必要です ( 図 1-27) 40 japan.xilinx.com Spartan-6 FPGA クロックリソース

41 クロックバッファおよびマルチプレクサ X-Ref Target - Figure 1-26 RXCLK Single-ended or Differential BUFIO2 USE_DOUBLER = FALSE SERDESSTROBE IOCLK DIVCLK RXCLK IOCLK DIVIDE = 1 (Default) DIVCLK SERDESSTROBE DIVIDE = 2 DIVCLK SERDESSTROBE DIVIDE = 3 DIVCLK SERDESSTROBE DIVIDE = 4 DIVCLK SERDESSTROBE DIVIDE = 5 DIVCLK SERDESSTROBE DIVIDE = 6 DIVCLK SERDESSTROBE DIVIDE = 7 DIVCLK SERDESSTROBE DIVIDE = 8 DIVCLK SERDESSTROBE 図 1-26 : BUFIO2_2CLK SDR クロック UG382_c1_22_ Spartan-6 FPGA クロックリソース japan.xilinx.com 41

42 第 1 章 : クロックリソース X-Ref Target - Figure 1-27 RXCLK Single-ended or Differential BUFIO2 USE_DOUBLER = TRUE BUFIO2 I_INVERT = TRUE SERDESSTROBE IOCLK0 DIVCLK IOCLK1 RXCLK IOCLK0 IOCLK1 DIVIDE = 2 (DEFAULT) DIVCLK SERDESSTROBE DIVIDE = 3 DIVCLK SERDESSTROBE DIVIDE = 4 DIVCLK SERDESSTROBE DIVIDE = 5 DIVCLK SERDESSTROBE DIVIDE = 6 DIVCLK SERDESSTROBE DIVIDE = 7 DIVCLK SERDESSTROBE DIVIDE = 8 DIVCLK SERDESSTROBE UG382_c1_23_ 図 1-27 : BUFIO2 DDR クロック 42 japan.xilinx.com Spartan-6 FPGA クロックリソース

43 クロックバッファおよびマルチプレクサ BUFIO2_2CLK 各 BUFIO2 は I/O インターフェイスタイルごとに 1 つのクロックしか配線できません このため DDR クロックを使用する場合は 2 番目のクロックを 180 位相シフトする必要があります ( 図 1-27) BUFIO2 クロックバッファを 2 つ使用し 180 位相シフトさせる例は 28 ページの図 1-12 を参照してください PLL または DCM を使用し最適パフォーマンスを得るには BUFIO2 を使用します 各 GCLK は 2 つの BUFIO2 に関連付けられています ( 完全リストは表 1-1 を参照 ) ストローブおよびクロック出力の使用方法の詳細は 27 ページの 高速 I/O クロックネットワーク接続の例 を参照してください BUFIO2_2CLK の論理ビヘイビアは BUFIO2 (USE_DOUBLER = TRUE) とほぼ同じですが シングルエンドのクロックで 2 クロック必要であること または差動ペア (IBUFDS_DIFF_OUT からの出力 ) を入力として使用する点が異なります ( 図 1-28) 表 1-18 には BUFIO2_2CLK ポートがリストされ 表 1-19 には属性がリストされています X-Ref Target - Figure 1-28 I IB BUFIO2_2CLK DIVCLK IOCLK SERDESSTROBE ug382_c1_24_ 図 1-28 : BUFIO2_2CLK プリミティブ 表 1-18 : BUFIO2_2CLK ポートの定義 ポート名 タイプ 定義 I 入力 GCLK クロック入力 IB 入力 反転された GCLK クロック入力 IOCLK DIVCLK SERDESSTROBE 出力 出力 出力 I/O クロックネットワーク出力 IODDR2 (C0 または C1) IOSERDES2 (CLK0 または CLK1) または IODELAY2 (IOCLK0 IOCLK1) に接続します 逓倍クロック出力 BUFG PLL_BASE (CLKIN) DCM (CLKIN) および DCM_CLKGEN (CLKIN) に接続します IOSERDES2 (IOCE) 駆動用の I/O クロックネットワーク出力 Spartan-6 FPGA クロックリソース japan.xilinx.com 43