Virtex-6 FPGA クロッキング リソース ユーザー ガイド (UG362)

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1 Virtex-6 FPGA クロックリソース ユーザーガイド

2 Xilinx is disclosing this user guide, manual, release note, and/or specification (the "Documentation") to you solely for use in the development of designs to operate with Xilinx hardware devices. You may not reproduce, distribute, republish, download, display, post, or transmit the Documentation in any form or by any means including, but not limited to, electronic, mechanical, photocopying, recording, or otherwise, without the prior written consent of Xilinx. Xilinx expressly disclaims any liability arising out of your use of the Documentation. Xilinx reserves the right, at its sole discretion, to change the Documentation without notice at any time. Xilinx assumes no obligation to correct any errors contained in the Documentation, or to advise you of any corrections or updates. Xilinx expressly disclaims any liability in connection with technical support or assistance that may be provided to you in connection with the Information. THE DOCUMENTATION IS DISCLOSED TO YOU AS-IS WITH NO WARRANTY OF ANY KIND. XILINX MAKES NO OTHER WARRANTIES, WHETHER EXPRESS, IMPLIED, OR STATUTORY, REGARDING THE DOCUMENTATION, INCLUDING ANY WARRANTIES OF MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE, OR NONINFRINGEMENT OF THIRD-PARTY RIGHTS. IN NO EVENT WILL XILINX BE LIABLE FOR ANY CONSEQUENTIAL, INDIRECT, EXEMPLARY, SPECIAL, OR INCIDENTAL DAMAGES, INCLUDING ANY LOSS OF DATA OR LOST PROFITS, ARISING FROM YOUR USE OF THE DOCUMENTATION Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. 本資料は英語版 (v1.4) を翻訳したもので 内容に相違が生じる場合には原文を優先します 資料によっては英語版の更新に対応していないものがあります 日本語版は参考用としてご使用の上 最新情報につきましては 必ず最新英語版をご参照ください 改訂履歴 次の表に この文書の改訂履歴を示します 日付バージョン改訂内容 2009 年 6 月 24 日 1.0 初版リリース 2009 年 9 月 16 日 1.1 まえがきの このユーザーガイドについて を更新 第 2 章で CLKOUT4_CASCADE の説明を更新し いくつかの説明を明確化 25 ページの表 1-5 に Virtex-6 HXT デバイスを追加 45 ページの表 2-3 にメモ 1 を追加 COMPENSATION 属性の説明を修正し 表 2-4 にメモ 1 を追加 2010 年 1 月 19 日 1.2 I/O クロックバッファ - BUFIO を更新 リージョナルクロックバッファ - BUFR を変更 水平クロックバッファ - BUFH を明確化 第 2 章の MMCM (Mixed-Mode Clock Manager) から CLKFBOUT の分数分周 ( 分数 M カウンタ ) 機能の説明を削除 具体的には 図 2-2 を更新 表 2-2 で CLKFBOUT_MULT_F の可能な値を訂正 CLKFBOUT_USE_FINE_PS の説明を訂正 式 2-6 と式 2-7 を明確化 CLKINSEL クロック入力切り替え を更新 57 ページの ゼロ遅延バッファ の説明を更新 クロッキングリソース japan.xilinx.com

3 日付バージョン改訂内容 2010 年 3 月 15 日 1.3 グローバルクロックバッファ のセクションを更新 ページ 21 で S0 と S1 のセッ トアップ / ホールドタイムの条件を更新 第 2 章の はじめに で 3 つ目の段落 ( キャリブレーション回路に関する記述 ) を追加 クロックネットワークのスキュー調整 を更新 固定またはダイナミックモードの補間型ファイン位相シフト で VCO の例を変更 表 2-4 で CLKFBOUT_MULT_F の可能な値を更新すると共に ソフトウェアモデルに合わせて文字列型の表記をブール型に変更 ダイナミックリコンフィギュレーションポート を更新 2010 年 4 月 7 日 1.4 ページ 35 と表 2-4 で STARTUP_WAIT 属性に設定可能な値を更新 japan.xilinx.com クロッキングリソース

4 クロッキングリソース japan.xilinx.com

5 目次 改訂履歴 このユーザーガイドについてユーザーガイドの内容 その他の資料 その他のリソース 第 1 章 : クロックリソースグローバルクロック リージョナルクロック I/O クロック グローバルクロック リージョナルクロックと I/O クロック クロッキングアーキテクチャ グローバルクロックリソース グローバルクロック入力 グローバルクロック入力バッファのプリミティブ クロックゲーティングによる消費電力削減 グローバルクロックバッファ グローバルクロックバッファのプリミティブ その他の使用モデル クロックツリーとネット - GCLK クロック領域 リージョナルクロックリソース CC (Clock-Capable クロック兼用 ) I/O I/O クロックバッファ - BUFIO BUFIO プリミティブ BUFIO の使用モデル リージョナルクロックバッファ - BUFR BUFR プリミティブ BUFR の属性とモード BUFR の使用モデル リージョナルクロックネット 水平クロックバッファ - BUFH 高性能クロック VHDL および Verilog テンプレート 第 2 章 : MMCM (Mixed-Mode Clock Manager) はじめに MMCM 一般的な使用法について MMCM プリミティブ MMCM_BASE プリミティブ MMCM_ADV プリミティブ クロックネットワークのスキュー調整 整数分周のみを使用した周波数合成 分数分周を使用した周波数合成 ジッタフィルタ 制限 VCO 動作範囲 最小および最大入力周波数 デューティサイクルのプログラム 位相シフト クロッキングリソース japan.xilinx.com 5

6 ダイナミック位相シフトインターフェイス カウンタのカスケード接続 MMCM のプログラミング 入力周波数の決定 M および D 値の指定 MMCM のポート MMCM の各ポートの説明 MMCM の属性 MMCM のクロック入力信号 カウンタ制御 VCO と出力カウンタの波形についての詳細 リファレンスクロックの切り替え 入力クロックまたはフィードバッククロックの欠如 MMCM の使用モデル クロックネットワークのスキュー調整 内部フィードバックを使用した MMCM ゼロ遅延バッファ MMCM 同士の接続 MMCM のアプリケーション例 ダイナミックリコンフィギュレーションポート japan.xilinx.com クロッキングリソース

7 このユーザーガイドについて このユーザーガイドは Virtex -6 FPGA クロックリソースについて説明したテクニカルリファレンスです ユーザーガイドの内容 このユーザーガイドは 次の各章から構成されています 第 1 章 クロックリソース 第 2 章 MMCM (Mixed-Mode Clock Manager) その他の資料 次の資料も からダウンロードできます Virtex-6 ファミリ概要 Virtex-6 ファミリの特徴と製品群の概要を説明しています Virtex-6 FPGA データシート : DC 特性およびスイッチ特性 Virtex-6 ファミリの DC 特性およびスイッチ特性の仕様が記載されています Virtex-6 FPGA パッケージおよびピン配置仕様 デバイス / パッケージの組み合わせおよび最大 I/O 数の表 ピン定義 ピン配置表 ピン配置図 機械的図面 温度仕様が記載されています Virtex-6 FPGA コンフィギュレーションガイド この包括的なコンフィギュレーションガイドは コンフィギュレーションインターフェイス ( シリアルと SelectMAP) ビットストリームの暗号化 バウンダリスキャンおよび JTAG コンフィギュレーション リコンフィギュレーションテクニック SelectMAP インターフェイスおよび JTAG インターフェイスでのリードバックの各章で構成されています Virtex-6 FPGA SelectIO リソースユーザーガイド Virtex-6 の各デバイスで使用可能な SelectIO リソースについて説明しています Virtex-6 FPGA コンフィギャブルロジックブロックユーザーガイド すべての Virtex-6 デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能について説明しています Virtex-6 FPGA メモリリソースユーザーガイド ブロック RAM と FIFO の機能について説明しています クロッキングリソース japan.xilinx.com 7

8 このユーザーガイドについて Virtex-6 FPGA GTH トランシーバユーザーガイド FF1154 パッケージの XC6VHX250T および XC6VHX380T を除くすべての Virtex-6 HXT FPGA で使用可能な GTH トランシーバについて説明しています Virtex-6 FPGA GTX トランシーバユーザーガイド XC6VLX760 を除くすべての Virtex-6 FPGA で使用可能な GTX トランシーバについて説明しています Virtex-6 FPGA エンベデッドトライモードイーサネット MAC ユーザーガイド XC6VLX760 を除くすべての Virtex-6 FPGA で使用可能な専用トライモードイーサネット MAC ( メディアアクセスコントローラ ) について説明しています Virtex-6 FPGA DSP48E1 スライスユーザーガイド Virtex-6 FPGA の DSP48E1 スライスのアーキテクチャについて説明し コンフィギュレーション例も記載しています Virtex-6 FPGA システムモニタユーザーガイド すべての Virtex-6 デバイスで使用可能な System Monitor 機能の概要について説明しています Virtex-6 FPGA PCB デザインガイド PCB およびインターフェイスレベルのデザインを決定する方法に焦点を当てた Virtex-6 デバイスの PCB デザイン情報を提供します その他のリソース シリコンやソフトウェア IP に関するアンサーデータベースを検索したり テクニカルサポートのウェブケースを開く場合は 次の Web サイトにアクセスしてください 8 japan.xilinx.com クロッキングリソース

9 第 1 章 クロックリソース グローバルクロック リージョナルクロック I/O クロック Virtex -6 デバイスは クロックの使用を目的として複数の領域に分割されています クロック領域数はデバイスのサイズによって異なり 最小デバイスで 6 領域 最大デバイスでは 18 領域となっています 領域の高さは CLB 40 個分で 中央に HROW (Horizontal Clock Row) があります グローバル I/O およびリージョナルクロックリソースは 複雑なものからシンプルなものまでさまざまな要件を管理します ローカル配線などのクロック以外のリソースは クロック機能の実行には推奨されていません グローバルクロック Virtex-6 デバイスには 32 本のグローバルクロックラインがあり これらを使用してデバイス全体のすべてのシーケンシャルリソース (CLB ブロック RAM DSP I/O) にクロックを供給できます これら 32 本のグローバルクロックラインのうち 12 本が任意のクロック領域で使用可能です グローバルクロックを駆動できるのは グローバルクロックバッファのみです グローバルクロックは クロックイネーブル回路またはグリッチのないマルチプレクサとしても使用できます また グローバルクロックを使用することで 2 つのクロックリソース間の選択ができるだけでなく 問題のあったクロックソースからの切り替えも可能です 通常 グローバルクロックバッファは クロック分配遅延をなくすため あるいは別のクロックに対する遅延を調整するために CMT ( クロックマネージメントタイル ) で駆動されます グローバルクロック数は CMT より多くなっていますが 多くの場合 1 つの CMT で複数のグローバルクロックを駆動します リージョナルクロックと I/O クロック 各領域には最大 8 つの差動リージョナルクロックバッファと 6 つのリージョナルクロックツリーがあります Virtex-6 FPGA の I/O バンクは 正確に 1 クロック領域に広がっています それぞれのバンクには 4 つの CC (Clock Capable) クロック入力があります 各入力は 同じバンクまたは領域内にある 4 つの I/O クロック 4 つのリージョナルクロック 1 つの CMT を差動方式またはシングルエンド方式で駆動できます 4 つの I/O クロックのうち 2 つは上下に隣接するバンクを駆動でき 残りの 2 つはローカルバンクのみを駆動できます また リージョナルクロックは 隣接領域のリージョナルクロックツリーを駆動可能です CC (Clock Capable) I/O がシングルエンドクロックで駆動されている場合 そのクロックは 差動クロックピンペアの正 (P) 側に接続する必要があります 負 (N) 側は 汎用 I/O として使用するか未接続にできます リージョナルクロックバッファは 入力クロックレートを 1 ~ 8 の任意の整数値で分周するようにプログラムできます この機能と IOB のプログラマブルな SerDes ( Virtex-6 FPGA SelectIO リソースユーザーガイド の第 3 章を参照 ) を組み合わせると ロジックリソースを追加せずにソース同期システムにおけるクロックドメインの切り替えができます クロッキングリソース japan.xilinx.com 9

10 第 1 章 : クロックリソース クロッキングアーキテクチャ Virtex-6 デバイスには 専用のコンフィギュレーションピンを含む中央カラムがあります その上下の領域は CLB となっています ( ロジックのみ ) 中央カラムの右隣には CMT カラムがあり 1 領域につき 1 つの CMT があります 各 CMT には 2 つの MMCM (Mixed-Mode Clock Manager) が含まれます 詳細は 第 2 章 MMCM (Mixed-Mode Clock Manager) を参照してください また CMT カラムにはグローバルクロックツリーの垂直スパインが 32 本含まれます 垂直方向で見ると Virtex-6 FPGA は領域単位で構成されています (1 領域の高さは CLB 40 個分 /1 バンク分 ) 各領域の中心には HROW (Horizontal Clock Row) があり この中には 12 本の水平クロックスパイン 6 つのリージョナルクロック (BUFR) および水平クロック ( 最大 12 BUFH) が含まれます BUFH は水平クロックスパインと同じリソースを使用します このアーキテクチャには 新しいタイプの水平クロックツリーとして高性能クロックが導入されており MMCM から I/O へのクロックパスにおけるジッタの低減を実現しています 詳細は Virtex-6 FPGA SelectIO ユーザーガイド を参照してください すべての Virtex-6 FPGA には 中央カラムの左右に 2 つの I/O カラム ( 左側が IOCL 右側が IOCR) があり これらの間に CLB が配置されています LX LXT SXT デバイスは左端に IOOL (I/O Outer Column) と呼ばれるカラムがあり デバイスによっては右端にも I/O カラムを持つものがあります 右端に I/O カラムを持たないデバイスでは 代わりにギガビットトランシーバ (GT) カラムがあります 各領域 / バンクの中央には HROW があります HROW には グローバルクロックバッファ (BUFG) および BUFH の垂直グローバルクロックスパインが含まれます (BUFG が使用されるときは BUFH も使用されます ) 内側の I/O カラムには 8 つのグローバルクロックピンペア (GC) が 4 つのバンクにまたがって配置されており 各種 I/O 規格に柔軟に対応できるようになっています どの I/O カラムにも 4 つの CC (Clock-Capable) ピンペアがあり これらは BUFIO および BUFR に接続可能です 各バンクでは 4 つの CC ピンのうち 2 つが隣接する領域の BUFIO に接続できます さらに 中央カラムの BUFR と CC ピンは同じ領域内の MMCM を直接駆動できるほか BUFG を駆動する垂直グローバルクロックスパインを経由して間接的に BUFG を駆動することもできます 図 1-1 に バンキングおよびグローバルクロッキングアーキテクチャの例を概略図で示します 図 1-2 は 内側に 2 つの I/O カラムを持つ 1 つの領域でのクロッキングを詳細に示したものです X-Ref Target - Figure Horizontal Global Clock Tree Spines and 6 RCLK Tracks HROW Bank 40 I/Os IOOL Banks IOCL Banks Region 40 CLBs BUFH CLB CLB CFG CFG CFG CFG CLB CLB CLB CLB Center Bank MMCM09 CMT MMCM08 MMCM07 CMT MMCM06 MMCM05 CMT MMCM04 MMCM03 CMT MMCM02 Global Clock Pins BUFH IOCR Banks GTX Banks 10 Direct Connects From the Transceivers Device Center MMCM01 CMT MMCM00 BUFH Utilizes the Horizontal Global Clock Spines 32 Vertical Global Clock Trees UG362_c1_01_ 図 1-1 : ブロックレベルのバンキングおよびグローバルクロッキングアーキテクチャの例 10 japan.xilinx.com クロッキングリソース

11 グローバルクロックリソース X-Ref Target - Figure 1-2 SRCC Pin Pair MRCC Pin Pair Two Multi- Region BUFIOs IOCL Bank 40 I/Os To Bank Above CMT MMCM X0Yn In Same Region 4 4 To Bank Above IOCR Bank 40 I/Os Two Single Region BUFIOs SRCC Pin Pair MRCC Pin Pair To Outer Columns HROW HROW To Outer Columns Clocking Region 40 CLBs High MRCC Pin Pair SRCC Pin Pair Two BUFRs 4 4 MMCM X0Yn In Same Region MRCC Pin Pair SRCC Pin Pair Two BUFRs To Bank Below SRCC = Single Region Clock Capable I/O MRCC = Multi Region Clock Capable I/O To Bank Below Single ended clocks must be connected to the P-side of the differential pair. UG362_c1_02_ グローバルクロックリソース 図 1-2 : 内側に 2 つの I/O カラムを持つ領域のクロッキング構造 グローバルクロックは すべてのクロック入力と FPGA のさまざまなリソースを接続するための専用ネットワークです これらのネットワークは スキュー デューティサイクルの歪み 消費電力を抑え ジッタ耐性が向上するように設計されています また 非常に高い周波数の信号をサポートするようにも設計されています グローバルクロックの信号パスを理解すると さまざまなグローバルクロックリソースについても理解できるようになります グローバルクロックリソースとネットワークには 次のパスおよびコンポーネントが含まれます グローバルクロック入力 グローバルクロックバッファ クロックツリーとネット - GCLK クロック領域 クロッキングリソース japan.xilinx.com 11

12 第 1 章 : クロックリソース グローバルクロック入力 Virtex-6 FPGA には クロック入力として使用しない場合は通常のユーザー I/O として使用できる特別なグローバルクロック入力があります 各デバイスには 8 つのグローバルクロック入力があります クロック入力は 差動 I/O 規格も含め 任意の I/O 規格にコンフィギュレーション可能です 各クロック入力は シングルエンド方式または差動方式のいずれかにでき 必要であれば 8 つのクロック入力すべてを差動方式とすることもできます 出力として使用する場合 グローバルクロック入力ピンは 任意の出力規格にコンフィギュレーション可能です 各グローバルクロック入力ピンは シングルエンド出力規格またはすべての差動出力規格をサポートします グローバルクロック入力は内側の I/O カラムにある 4 つのバンクに分散されており I/O 規格を柔軟に選択できるようになっています グローバルクロック入力バッファのプリミティブ 表 1-1 に 入力クロック I/O の入力バッファのプリミティブを示します 表 1-1 : クロックバッファのプリミティブ プリミティブ入力出力説明 IBUFG I O シングルエンド I/O の入力クロックバッファ IBUFGDS I IB O 差動 I/O の入力クロックバッファ IOSTANDARD 属性を適切な規格に設定すると これら 2 つのプリミティブを Virtex-6 FPGA の SelectIO リソースと組み合わせて使用できるようになります 使用可能な I/O 規格の詳細は Virtex-6 FPGA SelectIO リソースユーザーガイド の第 1 章を参照してください クロックゲーティングによる消費電力削減 Virtex-6 FPGA のクロックアーキテクチャでは デザインへの電力供給を部分的に停止するクロックゲーティングを簡単な方法で実装できます ほとんどの場合 デザインには未使用の BUFGCE リソースがいくつか含まれます BUFGCE は 入力を 1 つのクロックで駆動可能で 出力は複数の異なるロジック領域を駆動できます たとえば 常時動作させる必要のあるロジックをすべて少数のクロック領域に制約しておけば BUFGCE 出力によってこれらの領域を駆動できます BUFGCE のイネーブル信号をトグルすることで ロジック領域のダイナミック消費電力を完全に停止できるため 消費電力を簡単に削減できます 消費電力の削減量は XPE (Xilinx Power Estimator) や XPower (Xilinx Power Analyzer) を使用して概算できます 電力の差分は対応するクロックネットの周波数を 0MHz に設定するか ツールに適切なスティミュラスを入力して算出します グローバルクロックバッファ 各 Virtex-6 デバイスには 32 個のグローバルクロックバッファがあります グローバルクロック入力は 差動入力ピンペアの P 側からグローバルクロックバッファ入力のいずれかに直接接続できます グローバルクロックピン入力は 8 つあります 従来の Virtex アーキテクチャとは異なり 上下半分の同じ側という制約はありません 差動グローバルクロックピンのペアは それぞれ PCB 上の差動またはシングルエンドクロックのいずれかに接続できます シングルエンドクロックを使用する場合 ピンペアの P 側を使用する必要があります これは 直接接続されているのがこのピンだけであるためです ピンの命名規則については Virtex-6 パッケージ仕様を参照してください シングルエンドクロックを差動ピンペアの P 側に接続した場合 N 側を別のシングルエンドクロックピンとして使用することはできませんが ユーザー I/O としては使用可能です 12 japan.xilinx.com クロッキングリソース

13 グローバルクロックリソース デバイスの上半分にある MMCM はデバイスの上半分にある BUFG しか駆動できず 下半分の MMCM は下半分の BUFG しか駆動できません 同様に MMCM へのフィードバックとして使用できるのは MMCM とデバイスの同じ側 ( 上半分または下半分 ) にある BUFG に限られます グローバルクロックバッファを使用すると クロックや信号などのソースからグローバルクロックツリーおよびネットへのアクセスが可能になります グローバルクロックバッファへの入力に使用できるソースは 次のとおりです グローバルクロック入力 内側の I/O カラムと同じ領域にある CC 入力 クロックマネージメントタイル (CMT) : 1 つの CMT に含まれる 2 つの MMCM がデバイスの同じ側にある BUFG を駆動 ほかのグローバルクロックバッファ出力 (BUFG) 汎用インターコネクト リージョナルクロックバッファ (BUFR) ギガビットトランシーバ Virtex-6 FPGA のクロック兼用 (CC) 入力は MMCM カラムにある垂直クロックネットワークを経由して間接的にグローバルクロックバッファを駆動できます 32 個の BUFG はデバイスのそれぞれ 16 個ずつ 2 つのグループに分かれています BUFG に直接接続するリソース (GTX トランシーバなど ) にはすべてこの上半分 / 下半分の制限があります たとえば 上半分にある MMCM は同じデバイスの上半分にある 16 個の BUFG しか駆動できません 同様に 下半分の MMCM で駆動できるのは下半分の 16 個の BUFG のみに限られます すべてのグローバルクロックバッファは Virtex-6 デバイスの全クロック領域を駆動可能です ただし 1 つのクロック領域で駆動できるクロックは 12 までです クロック領域はクロックツリーのブランチであり 上下 20 個ずつの CLB 行で構成されています ( 高さは CLB 40 個分 ) その幅はデバイスの半分です クロックバッファは 2 つのクロック入力を備えた同期または非同期のグリッチのない 2:1 マルチプレクサとして使用できるように設計されています Virtex-6 デバイスの制御ピンには幅広い機能があり 効率的な入力切り替えが可能です 次のセクション以降は Virtex-6 FPGA のクロックバッファの各種構成 プリミティブ 使用モデルについて説明しています グローバルクロックバッファのプリミティブ 表 1-2 に グローバルクロックバッファのプリミティブを示します 表 1-2 : グローバルクロックバッファのプリミティブ プリミティブ入力出力制御 BUFGCTRL I0 I1 O CE0 CE1 IGNORE0 IGNORE1 S0 S1 BUFG I O BUFGCE I O CE BUFGCE_1 I O CE BUFGMUX I0 I1 O S BUFGMUX_1 I0 I1 O S BUFGMUX_CTRL I0 I1 O S メモ : 1. すべてのプリミティブは BUFGCTRL のソフトウェアプリセットから派生したものです クロッキングリソース japan.xilinx.com 13

14 第 1 章 : クロックリソース BUFGCTRL BUFGCTRL プリミティブ ( 図 1-3 を参照 ) では 2 つの非同期クロックの切り替えが可能です その他のグローバルクロックバッファプリミティブはすべて BUFGCTRL のコンフィギュレーションから派生したものです これらのプリミティブのコンフィギュレーションは ISE ソフトウェアツールにより管理されます BUFGCTRL には S0 S1 CE0 CE1 の 4 つのセレクトラインと IGNORE0 および IGNORE1 の 2 つの制御ラインがあります これらの 6 つの制御ラインを使用して入力 I0 と I1 を制御します X-Ref Target - Figure 1-3 BUFGCTRL IGNORE1 CE1 S1 I1 O I0 S0 CE0 IGNORE0 図 1-3 : BUFGCTRL プリミティブ BUFGCTRL は 2 つのクロック入力をグリッチなしで切り替えるよう設計されています S0 と S1 の変化後に選択されているクロックが High から Low に切り替わると 出力はもう 1 つのクロックが High から Low に遷移するまで Low を維持します その後 新しいクロックが出力を駆動し始めます デフォルトのコンフィギュレーションでは BUFGCTRL は立ち下がりエッジを認識 入力が切り替わる前は Low に保持されるようになっていますが 立ち上がりエッジを使用して High を保持するようにも設定できます アプリケーションによっては 上記のような切り替え条件が適さない場合もあります その場合は IGNORE ピンをアサートすると BUFGCTRL は 2 つのクロック入力の切り替え条件を検出しなくなります つまり IGNORE をアサートするとセレクトピンの変化と同時にマルチプレクサの入力が切り替わります IGNORE0 をアサートすると I0 入力から切り替わり IGNORE1 をアサートすると I1 入力から切り替わります 入力クロックは S0 と CE0 か S1 と CE1 のペアのどちらかが High にアサートされなければ選択できません S か CE のどちらかが High にアサートされていないときは 必要な入力が選択されません 通常は 両方のペア (4 つのすべてのセレクトライン ) が同時に High にアサートされることはありません セレクトラインとして使用するのはセレクトペアの一方のピンのみで もう一方は High に固定されます 表 1-3 はその真理値表です 表 1-3 : クロックリソースの真理値表 UG362_c1_03_ CE0 S0 CE1 S1 O X I0 1 1 X 0 I0 14 japan.xilinx.com クロッキングリソース

15 グローバルクロックリソース 表 1-3 : クロックリソースの真理値表 ( 続き ) メモ : CE0 S0 CE1 S1 O 0 X 1 1 I1 X I 前の入力 (1) 1. 前の入力とは このステートに移行する前の有効な入力クロックのことです 2. これ以外のステートではすべて 出力が INIT_OUT 値になり トグルしません S と CE はどちらも目的の出力を選択するために使用しますが ピンの動作はやや異なります CE を使用すると S を使用するよりも高速にクロックを切り替えることができます CE ピンでセットアップ / ホールドタイム違反があると クロック出力でグリッチが発生します 一方 S ピンを使用すると セットアップ / ホールドタイムと無関係に 2 つのクロック入力を切り替えることができます この際 グリッチは発生しません 詳細は BUFGMUX_CTRL を参照してください CE ピンは従来の Virtex アーキテクチャとの互換性があります 図 1-4 のタイミング図は BUFGCTRL プリミティブを使用した場合のクロックの切り替わりを示しています 正確なタイミング値は スピードファイルから求めることができます X-Ref Target - Figure 1-4 I I1 CE0 T BCCCK_CE CE1 S0 S1 IGNORE0 IGNORE1 T BCCKO_O TBCCKO_O T BCCKO_O O at I0 Begin I1 Begin I0 UG362_c1_04_ 図 1-4 : BUFGCTRL のタイミング図 タイムイベント 1 の前は 出力 O に入力 I0 が選択されています タイムイベント 1 の立ち上がりエッジより T BCCCK_CE 前に CE0 と S0 が Low にディアサートされます これとほぼ同時に CE1 と S1 が High にアサートされます タイムイベント 3 より T BCCKO_O 後に 出力 O が入力 I1 に切り替わります これは I0 が High から Low になり ( イベント 2) I1 が High から Low になると発生します クロッキングリソース japan.xilinx.com 15

16 第 1 章 : クロックリソース タイムイベント 4 で IGNORE1 がアサートされます タイムイベント 5 で CE0 と S0 が High にアサートされ CE1 と S1 が Low にディアサートされます タイムイベント 6 より T BCCKO_O 後に 出力 O の入力が I1 から I0 に切り替わります この際 I1 が High から Low に切り替わる必要はありません BUFGCTRL には ほかに次のような機能があります I0 と I1 入力は コンフィギュレーション後 デバイスが動作を開始する前にあらかじめ選択されます コンフィギュレーション後の最初の出力には High または Low のどちらでも選択できます CE0 と CE1 のみを使用してクロックを選択 (S0 と S1 を High に固定 ) した場合 前に選択されたクロックの High から Low への遷移を待つことなく別のクロックを選択できます 表 1-4 に BUFGCTRL プリミティブの属性を示します 表 1-4 : BUFGCTRL 属性 属性名説明設定可能な値 INIT_OUT PRESELECT_I0 PRESELECT_I1 コンフィギュレーション後に BUFGCTRL 出力を特定の値に初期化します 立ち上がりエッジと立ち下がりエッジのいずれを使用するかを設定します また クロックの選択を切り替えたときの出力レベルを設定します 0 ( デフォルト ) 1 TRUE の場合 コンフィギュレーション後の FALSE ( デフォルト ) BUFGCTRL の出力に I0 入力が選択されます (1) TRUE TRUE の場合 コンフィギュレーション後の FALSE ( デフォルト ) BUFGCTRL の出力に I1 入力が選択されます (1) TRUE メモ : 1. 2 つの PRESELECT 属性を同時に TRUE にはできません 2. LOC 制約を使用できます BUFG BUFG は クロック入力とクロック出力を各 1 つ持つ入力クロックバッファです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 1-5 に BUFG と BUFGCTRL の関係を示します BUFG には LOC 制約を使用できます 16 japan.xilinx.com クロッキングリソース

17 グローバルクロックリソース X-Ref Target - Figure 1-5 V DD GND GND IGNORE1 CE1 S1 BUFG I O V DD I I1 I0 O V DD S0 V DD CE0 GND IGNORE0 UG362_c1_05_ 図 1-5 : BUFG と BUFGCTRL の関係 図 1-6 のタイミング図に示すように 出力には入力と同じ波形が現れます X-Ref Target - Figure 1-6 BUFG(I) BUFG(O) T BCCKO_O UG362_c1_06_ 図 1-6 : BUFG のタイミング図 BUFGCE および BUFGCE_1 BUFG とは異なり BUFGCE はクロック入力 クロック出力 クロックイネーブルラインを 1 つずつ持つクロックバッファです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 1-7 に BUFGCE と BUFGCTRL の関係を示します BUFGCE と BUFGCE_1 には LOC 制約を使用できます X-Ref Target - Figure 1-7 CE BUFGCE BUFGCE as BUFGCTRL IGNORE1 V DD CE1 GND GND S1 I O V DD I I1 I0 O V DD S0 CE CE0 GND IGNORE0 UG362_c1_07_ 図 1-7 : BUFGCE と BUFGCTRL の関係 クロッキングリソース japan.xilinx.com 17

18 第 1 章 : クロックリソース BUFGCE の切り替え条件は BUFGCTRL と同様です 入力クロックの立ち上がりエッジ前に CE 入力が Low になる場合は その後の入力クロックパルスは出力に送信されず 出力は Low に保たれます 入力クロックが High の間に CE が変化しても クロックが Low になるまで出力に影響はありません クロックがディスエーブルになると出力は Low のままとなります ただし クロックがディスエーブルになる時点でのクロック High パルスは出力されます クロックイネーブルラインに BUFGCTRL の CE ピンを使用するため セレクト信号はセットアップタイム要件を満たす必要があります この条件に違反するとグリッチが発生します 図 1-8 に BUFGCE のタイミング図を示します X-Ref Target - Figure 1-8 BUFGCE(I) BUFGCE(CE) T BCCCK_CE BUFGCE(O) T BCCKO_O UG362_c1_08_ 図 1-8 : BUFGCE のタイミング図 BUFGCE_1 は BUFGCE と類似していますが 入力の切り替え条件のみ異なります 入力クロックの立ち下がりエッジ前に CE 入力が Low の場合は その後の入力クロックパルスは出力に送信されず 出力は High のままです 入力クロックが Low の間に CE が変化しても クロックが High になるまで出力に影響はありません クロックがディスエーブルになると出力は High のままとなります ただし クロックがディスエーブルになる時点でのクロック Low パルスは出力されます 図 1-9 に BUFGCE_1 のタイミング図を示します X-Ref Target - Figure 1-9 BUFGCE_1(I) BUFGCE_1(CE) T BCCCK_CE BUFGCE_1(O) T BCCKO_O UG362_c1_09_ BUFGMUX および BUFGMUX_1 図 1-9 : BUFGCE_1 のタイミング図 BUFGMUX はクロック入力 2 つと クロック出力 クロックイネーブルラインを 1 つずつ持つクロックバッファです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 1-10 に BUFGMUX と BUFGCTRL の関係を示します BUFGMUX と BUFGCTRL のどちらにも LOC 制約を使用できます 18 japan.xilinx.com クロッキングリソース

19 グローバルクロックリソース X-Ref Target - Figure 1-10 S GND V DD IGNORE1 CE1 S1 BUFGMUX I1 I0 O I1 I0 O S V DD GND S0 CE0 IGNORE0 UG362_c1_10_ 図 1-10 : BUFGMUX と BUFGCTRL の関係 BUFGMUX は CE ピンをセレクトピンとして使用するため セレクトを使用する場合は セットアップタイム要件を満たしている必要があります セットアップタイム違反があると グリッチが発生する可能性があります BUFGMUX の入力切り替え条件は BUFGCTRL の CE ピンと同様です 図 1-11 に BUFGMUX のタイミング図を示します X-Ref Target - Figure 1-11 S T BCCCK_CE I0 I1 O T BCCKO_O begin switching using I1 T BCCKO_O ug362_c1_11_ 図 1-11 : BUFGMUX のタイミング図 図 1-11 の説明 現在のクロックは I0 です S が High に変化します マルチプレクサは I0 が Low から High にアサートされるのを待ちます I0 が High になると I1 が High になるまでマルチプレクサの出力は High に保たれます I1 が Low から High に切り替わると 出力は I1 に切り替わります セットアップ / ホールドタイム要件が満たされている場合 出力にグリッチやショートパルスは発生しません クロッキングリソース japan.xilinx.com 19

20 第 1 章 : クロックリソース BUFGMUX_1 は立ち上がりエッジを認識し 入力が切り替わるまで High に保持されます 図 1-12 に BUFGMUX_1 のタイミング図を示します BUFGMUX および BUFGMUX_1 には LOC 制約を使用できます X-Ref Target - Figure 1-12 S TBCCCK_CE I0 I1 O TBCCKO_O ug362_c1_12_ 図 1-12 : BUFGMUX_1 のタイミング図 図 1-12 の説明 現在のクロックは I0 です S が High に変化します マルチプレクサは I0 が High から Low にディアサートされるのを待ちます I0 が Low になると I1 が Low になるまでマルチプレクサの出力は Low に保たれます I1 が High から Low に切り替わると 出力が I1 に切り替わります セットアップ / ホールドタイム要件が満たされている場合 出力にグリッチやショートパルスは発生しません BUFGMUX_CTRL BUFGMUX_CTRL は 従来の BUFGMUX_VIRTEX4 プリミティブに代わるものです BUFGMUX_CTRL は 2 つのクロック入力と 1 つのクロック出力 そして 1 つのセレクトラインを持つクロックバッファです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 1-13 に BUFGMUX_CTRL と BUFGCTRL の関係を示します X-Ref Target - Figure 1-13 S GND V DD IGNORE1 CE1 S1 BUFGMUX_CTRL I1 I0 O I1 I0 O S S0 V DD CE0 GND IGNORE0 ug362_c1_13_ 図 1-13 : BUFGMUX_CTRL と BUFGCTRL の関係 20 japan.xilinx.com クロッキングリソース

21 グローバルクロックリソース BUFGMUX_CTRL では S ピンがセレクトピンとして使用されます S はグリッチを発生させずにいつでも切り替え可能です S のセットアップ / ホールドタイムによって 新しいクロックへの切り替え前に その前のクロックの余分なパルスが出力されるかが決まります 図 1-14 のように セットアップタイム T BCCCK_S より前 I0 が High から Low になる前に S が変化した場合 I0 の余分なパルスは出力されません S がホールドタイムの後に変化した場合は 余分なパルスが出力されます S がセットアップ / ホールドタイムに違反すると 余分なパルスが出力されることもありますが グリッチは発生しません いずれの場合でも 出力は遅い方のクロックの 3 クロックサイクル分以内に新しいクロックに変わります S0 と S1 のセットアップ / ホールドタイムの要件は CE0 と CE1 のような立ち上がりエッジではなく 立ち下がりエッジが基準となっています BUFGMUX_CTRL の入力切り替え条件は BUFGCTRL の S ピンと同様です 図 1-14 に BUFGMUX_CTRL のタイミング図を示します X-Ref Target - Figure 1-14 S I0 I1 O T BCCKO_O T BCCKO_O ug362_c1_14_ BUFGMUX_CTRL には その他次のような機能があります コンフィギュレーション後の I0 および I1 入力をあらかじめ選択できます コンフィギュレーション後の最初の出力は High または Low のどちらにでも設定できます その他の使用モデル BUFGCTRL を使用した非同期 MUX 図 1-14 : BUFGMUX_CTRL のタイミング図 アプリケーションによっては クロック入力の即座の切り替えや BUFGCTRL のエッジ認識の無視が必要となります たとえば クロック入力の 1 つがトグルを停止しているような場合 BUFGCTRL ではクロックエッジが認識されないため クロック出力の切り替え条件は成立しません このような場合には非同期 MUX ( マルチプレクサ ) を使用します 図 1-15 に BUFGCTRL を使用した非同期 MUX のデザイン例を示します 図 1-16 は 非同期 MUX のタイミング図です クロッキングリソース japan.xilinx.com 21

22 第 1 章 : クロックリソース X-Ref Target - Figure 1-15 Asynchronous MUX Design Example S V DD V DD IGNORE1 CE1 S1 I1 O I1 O I0 I0 S S0 V DD V DD CE0 IGNORE0 ug362_c1_15_ 図 1-15 : BUFGCTRL を使用した非同期マルチプレクサのデザイン例 X-Ref Target - Figure 1-16 I1 I0 S O T BCCKO_O T BCCKO_O at I0 Begin I1 UG362_c1_16_ 図 1-16 : 非同期マルチプレクサのタイミング図 図 1-16 の説明 現在のクロックは I0 です S が High に変化します 直後にクロック出力が I1 に切り替わります IGNORE 信号が High にアサートされると グリッチを発生させないようにする機能はディスエーブルになります 22 japan.xilinx.com クロッキングリソース

23 グローバルクロックリソース クロックイネーブル付き BUFGMUX_CTRL クロックイネーブル付きの BUFGMUX_CTRL を使用すると 入力クロックを選択できます クロックイネーブルを使用し 出力をディスエーブルにすることも可能です 図 1-17 に BUFGCTRL を使用したデザイン例を示します 図 1-18 は そのタイミング図です X-Ref Target - Figure 1-17 BUFGMUX_CTRL+CE Design Example CE S GND IGNORE1 CE1 S1 I1 O I1 O I0 I0 S CE GND S0 CE0 IGNORE0 図 1-17 : CE 付き BUFGMUX_CTRL と BUFGCTRL ug362_c1_17_ X-Ref Target - Figure I0 I1 S T BCCCK_CE CE T BCCKO_O T BCCKO_O O at I0 Begin I1 Clock Off ug362_c1_18_ 図 1-18 : CE 付き BUFGMUX_CTRL のタイミング図 図 1-18 の説明 タイムイベント 1 で出力 O に入力 I0 が選択されます タイムイベント 2 の前に S が High にアサートされます タイムイベント 2 より T BCCKO_O 後に 出力 O が入力 I1 に切り替わります これは I0 が High から Low になり I1 が High から Low になると発生します タイムイベント 3 より T BCCCK_CE 前に CE が Low にアサートされます クロック出力は Low に切り替わり I1 が High から Low に切り替わった後も Low に保持されます クロッキングリソース japan.xilinx.com 23

24 第 1 章 : クロックリソース クロックツリーとネット - GCLK Virtex-6 クロックツリーは スキューおよび消費電力が少なくなるよう設計されています 未使用ブランチの接続は切断されます また クロックツリーは ロジックリソースすべてが使用される場合にロードおよびファンアウトを制御するようにも設計されています グローバルクロックラインとバッファはすべて 差動方式でインプリメントされます これにより デューティサイクルおよび同相ノイズ除去が改善します Virtex-6 アーキテクチャでは グローバルクロックラインのピンはロジックリソースのクロックピンだけでなく CLB のほかのピン (SR や CE などの制御ピン ) も駆動できます このアーキテクチャは 高速信号接続や大容量のロードおよび大きいファンアウトが必要なアプリケーションに適しています クロック領域 Virtex-6 デバイスでは クロック領域の使用によってクロック分配が改善されています 各クロック領域には最大 12 のグローバルクロックドメインを含めることができます これら 12 のグローバルクロックは 32 個のグローバルクロックバッファを自由に組み合わせて駆動できます クロック領域の寸法は CLB 20 個分 (IOB 40 個 ) の高さ チップの 1/2 の幅に固定されています ( 図 1-19) このようにクロック領域の寸法を固定することで 大規模な Virtex-6 デバイスにさらに多くのクロック領域が含まれるようになりました このため Virtex-6 デバイスでは従来の FPGA アーキテクチャよりも多くのクロックドメインをサポートできるようになっています 表 1-5 に 各 Virtex-6 デバイスのクロック領域数を示します CMT とグローバルクロックリソースは コンフィギュレーションピンを含む中央カラムの右側に配置されています X-Ref Target - Figure 1-19 XC6VLX75T has 6 Clock Regions XC6VLX760 has 18 Clock Regions 20 CLBs 20 CLBs All clock regions span half the die Center Column Configuration Resources All clock regions span half the die CMT Column Resources All clock regions are 40 CLBs tall (20 CLBs above and 20 CLBs below a horizontal row) ug362_c1_19_ 図 1-19 : クロック領域 24 japan.xilinx.com クロッキングリソース

25 リージョナルクロックリソース 表 1-5 : Virtex-6 FPGA のクロック領域数 デバイス クロック領域数 XC6VLX75T 6 XC6VLX130T 10 XC6VLX195T 10 XC6VLX240T 12 XC6VLX365T 12 XC6VLX550T 18 XC6VLX XC6VSX315T 12 XC6VSX475T 18 XC6VHX250T 12 XC6VHX255T 12 XC6VHX380T 18 XC6VHX565T 18 リージョナルクロックリソース リージョナルクロックネットワークは グローバルクロックネットワークから独立したクロックネットワークです グローバルクロックとは異なり リージョナルクロック信号 (BUFR) は 3 つのクロック領域までしか到達しません 2 つの I/O クロック信号で 1 つの領域を駆動し ほかの 2 つの I/O クロックでその上下の領域 / バンクを駆動できます これらネットワークは 特にソース同期インターフェイスのデザインで有用です Virtex-6 デバイスの I/O バンクのサイズは クロック領域のサイズと同一です リージョナルクロックの理解には リージョナルクロック信号のパスについての理解が必要です Virtex-6 デバイスのリージョナルクロックリソースおよびネットワークは 次のパスとコンポーネントで構成されています CC (Clock-Capable クロック兼用 ) I/O I/O クロックバッファ - BUFIO リージョナルクロックバッファ - BUFR リージョナルクロックネット 水平クロックバッファ - BUFH 高性能クロック クロッキングリソース japan.xilinx.com 25

26 第 1 章 : クロックリソース CC (Clock-Capable クロック兼用 ) I/O いずれのクロック領域にも 各 I/O カラムの I/O バンクごとに 4 つの CC I/O ピンペアがあります これらの I/O ペアは通常の I/O ペアと同じですが 限定された場所にあり 近くのリージョナルクロックリソースやその他のクロックリソースに特別にハードウェア接続可能です 各バンクには CC I/O 専用のサイトが 4 つあります CC ピンをクロック入力として使用する場合 BUFIO および BUFR を駆動できます 各 I/O カラムはリージョナルクロックバッファ (BUFR) をサポートし 各デバイスには最大 4 つの I/O カラムがあります 内側の 2 つの I/O カラムはすべてのデバイスに用意されており 1 領域で 4 つの BUFR をサポートします デバイスによっては 外側に最大 2 つの I/O カラムを備えています シングルエンドクロックピンとして使用する場合は グローバルクロックバッファ で説明しているように ピンペアの P 側を使用する必要があります これは P 側のピンしか直接接続されていないためです Virtex-6 デバイスでは 内側の I/O カラムの CC ピンで MMCM および BUFG のクロック入力を駆動することができます この方法で MMCM 入力クロックを駆動すると グローバルクロックピンを使用してクロックを MMCM に接続した場合よりもパスの性能が向上します CC ピンは MMCM と同じ領域 / バンクで MMCM の左右いずれかの側になければなりません I/O クロックバッファ - BUFIO I/O クロックバッファ (BUFIO) は Virtex-6 デバイスで使用可能なクロックバッファです BUFIO は I/O カラム内の専用クロックネットを駆動し グローバルクロックリソースからは独立しています このため BUFIO はソース同期データキャプチャ ( クロックを転送 / 受信して分配する ) に最適です BUFIO を駆動できるのは 同じバンク内の CC I/O のみです 1 つのクロック領域には 各バンクに 4 つの BUFIO があります デバイスによっては 1 つの領域に 2 つのバンク ( 内側と外側のカラム ) を持つものもあります 各 BUFIO は同じ領域 / バンクにある 1 つの I/O クロックネットワークを駆動でき 4 つの BUFIO のうち 2 つがその上下の領域を駆動できます I/O クロックネットワークの範囲は同じバンク / クロック領域またはその上下のバンク / クロック領域の I/O カラムまでなので BUFIO でロジックリソース (CLB ブロック RAM DSP など ) は駆動できません BUFIO プリミティブ BUFIO はクロック信号を入力して出力するシンプルなバッファです 入力と出力間には位相遅延があります 図 1-20 に BUFIO を示します ポートについては 表 1-6 を参照してください BUFIO には配置制約を使用できます X-Ref Target - Figure 1-20 BUFIO I O ug362_c1_20_ 図 1-20 : BUFIO プリミティブ 表 1-6 : BUFIO のポートと定義 ポート名 タイプ 幅 定義 O 出力 1 クロック出力ポート I 入力 1 クロック入力ポート 26 japan.xilinx.com クロッキングリソース

27 リージョナルクロックリソース BUFIO の使用モデル 図 1-21 では BUFIO が CC I/O を使用して I/O ロジックを駆動しています このインプリメンテーションは 転送クロックを使用して入力データをキャプチャするソース同期アプリケーションに最適です X-Ref Target - Figure 1-21 I/O To Adjacent Bank To Adjacent Region I/O I/O I/O I/O I/O Clock Capable I/O Single Region P N I/O I/O Clock Capable I/O Multiple Regions P N I/O I/O BUFIO BUFR Not all available BUFIOs are shown. BUFR To Fabric Clock Capable I/O Multiple Regions P N I/O I/O BUFIO Clock Capable I/O Single Region P N I/O I/O I/O I/O I/O I/O I/O I/O To Adjacent Bank To Adjacent Region ug362_c1_21_ 図 1-21 : BUFIO による I/O ロジックの駆動 クロッキングリソース japan.xilinx.com 27

28 第 1 章 : クロックリソース リージョナルクロックバッファ - BUFR リージョナルクロックバッファ (BUFR) も Virtex-6 デバイスで使用可能なクロックバッファです BUFR は クロック領域内の専用クロックネットにクロック信号を送信し グローバルクロックツリーからは独立しています 各 BUFR は その領域内の 6 つのリージョナルクロックネットと 隣接するクロック領域 ( すなわち最大で 3 つのクロック領域 ) の 6 つのクロックネットを駆動できます BUFIO と異なり BUFR は I/O ロジックだけでなく 同じクロック領域および隣接するクロック領域のロジックリソース (CLB ブロック RAM など ) も駆動できます BUFR は CC ピン ローカルインターコネクト GT MMCM 高性能クロックで駆動可能です また クロック入力信号を分周したクロックも出力できます 分周値は 1 ~ 8 の整数です BUFR はクロックドメインの切り替えやシリアルからパラレルへの変換が必要なソース同期アプリケーションに適しています 各 I/O カラムはリージョナルクロックバッファをサポートしています 各デバイスには最大 4 つの I/O カラムがあります ( 中央左右に内側の 2 つのカラム その左右外側に最大 2 つのカラム ) 内側のカラムはすべてのデバイスにありますが 外側のカラムの有無はデバイスによって異なります したがって Virtex-6 アーキテクチャでは 1 つの領域に最大 4 つの BUFR があり そのうちの 2 つは内側のカラムから外に駆動し ( すべてのデバイスに存在 ) 残りの 2 つは外側の I/O カラムから内に駆動します ( 該当デバイスのみ ) Virtex-6 デバイスでは BUFR で MMCM クロック入力と BUFG を直接駆動することもできます BUFR プリミティブ BUFR ( 図 1-22 表 1-7) はクロック入力とクロック出力があるバッファで 入力クロック周波数を分周できます また Virtex-6 FPGA の BUFR は MMCM クロック入力と BUFG を直接駆動することもできます X-Ref Target - Figure 1-22 I O CE CLR ug362_c1_22_ 図 1-22 : BUFR プリミティブ 表 1-7 : BUFR のポートと定義 ポート名タイプ幅定義 O 出力 1 クロック出力ポート CE 入力 1 クロックイネーブルポート バイパスモードでは使用不可 CLR 入力 1 分周用の非同期クリアで 出力を Low にする バイパスモードでは使用不可 I 入力 1 クロック入力ポート 28 japan.xilinx.com クロッキングリソース

29 リージョナルクロックリソース CE ピンに関する追加記述 CE がアサート / ディアサートされると 出力クロック信号はオン / オフになります グローバルセット / リセット (GSR) 信号が High の場合 BUFR は CE が High に保持されていてもトグルしません クロックが BUFR 入力ポートにつながっている場合 BUFR 出力は GSR 信号のディアサート後にトグルします BUFR の属性とモード BUFR でのクロック分周は ソフトウェアで BUFR_DIVIDE 属性を設定することで指定できます 表 1-8 に BUFR_DIVIDE 属性で設定可能な値を示します 表 1-8 : BUFR_DIVIDE 属性 属性名説明設定可能な値 BUFR_DIVIDE 入力クロックを分周する値を指定 1, 2, 3, 4, 5, 6, 7, 8 BYPASS ( デフォルト ) メモ : 1. BUFR には配置制約を使用できます BUFR の伝搬遅延は BUFR_DIVIDE = 1 と BUFR_DIVIDE = BYPASS で異なります 1 に設定した場合の遅延は BYPASS よりもわずかに多くなります その他の分周値を設定した場合も BUFR_DIVIDE = 1 のときと同じ伝搬遅延となります 入力クロックと出力クロックの位相関係も BYPASS 以外のすべての分周値で同じです BUFR_DIVIDE 属性を使用した場合の BUFR の入力と出力のタイミング関係は 図 1-23 を参照してください この例では BUFR_DIVIDE = 3 に設定しています この図の前の時点で CLR がアサートされています X-Ref Target - Figure I CE CLR O T BRCKO_O T BRDO_CLRO T BRCKO_O ug362_c1_23_ 図 1-23 の説明 図 1-23 : BUFR_DIVIDE の属性値を使用した BUFR のタイミング図 クロックイベント 1 の前に CE が High にアサートされます CE がアサートされ T BRCKO_O 後に出力 O が入力 I を 3 分周した周波数でトグルを開始します T BRCKO_O およびその他のタイミング値は スピードファイルに正確に記載されています メモ : 奇数で分周した場合のデューティサイクルは 50/50 になりません Low パルスの方が I の 1 サイクル分だけ長くなります クロッキングリソース japan.xilinx.com 29

30 第 1 章 : クロックリソース タイムイベント 2 で CLR がアサートされます タイムイベント 2 の T BRDO_CLRO 時間後 O のトグルが停止します タイムイベント 3 で CLR がディアサートされます タイムイベント 4 の T BRCKO_O 後に I を 3 で割った周波数で O が再びトグルを開始します BUFR の使用モデル BUFR はクロックドメインの切り替えやシリアルからパラレルへの変換が必要なソース同期アプリケーションに適しています BUFIO とは異なり BUFR は IOB 以外の FPGA のロジックリソースにクロックを供給できます 図 1-24 に BUFR のデザイン例を示します X-Ref Target - Figure 1-24 To Region Above I/O Tile CLBs I/O Tile I/O Tile CLBs CLBs Block RAM DSP Tile I/O Tile CLBs Clock Capable I/O Clock Capable I/O I/O Tile I/O Tile I/O Tile I/O Tile BUFIO CLBs CLBs CLBs CLBs Block RAM DSP Tile BUFR To Region Below To more FPGA logic resources ug362_c1_24_ 図 1-24 : BUFR による各種ロジックリソースの駆動 30 japan.xilinx.com クロッキングリソース

31 リージョナルクロックリソース リージョナルクロックネット Virtex-6 デバイスには グローバルクロックツリーおよびネットだけでなく リージョナルクロックネットも含まれます クロックツリーは スキューおよび消費電力が少なくなるよう設計されています 未使用ブランチの接続は切断されます また クロックツリーは ロジックリソースすべてが使用される場合にロードおよびファンアウトを制御するようにも設計されています リージョナルクロックネットは Virtex-6 デバイス全体ではなく 1 つのクロック領域内でのみ伝搬できます 1 つのクロック領域には 6 つの独立したリージョナルクロックネットがあります リージョナルクロックネットにアクセスするには BUFR をインスタンシエートする必要があります BUFR は最高で 2 つの隣接するクロック領域のリージョナルクロックを駆動できます ( 図 1-25) 上辺または下辺の領域にある BUFR は 隣接する 1 つの領域にのみアクセスできます また 左側の BUFR は中央にある I/O カラムに入力可能です X-Ref Target - Figure 1-25 BUFRs ug362_c1_25_ 図 1-25 : BUFR による複数領域の駆動 クロッキングリソース japan.xilinx.com 31

32 第 1 章 : クロックリソース 水平クロックバッファ - BUFH 水平クロックバッファ (BUFH) は 1 つの領域内で水平グローバルクロックツリースパインを駆動します ( 図 1-26) 1 つの領域には 12 の BUFH があります どの BUFH にもクロックイネーブル (CE) ピンがあり クロックを動作中ににオフにできます BUFH は次の方法で中央から駆動できます 同じ領域内の MMCM 出力 BUFG 出力 ローカルインターコネクト 水平クロック領域に隣接する左または右にある内側カラムのバンクからの CC I/O X-Ref Target - Figure 1-26 BUFH I O BUFHCE I O CE ug362_c1_26_ 図 1-26 : BUFH および BUFHCE プリミティブ 表 1-9 : UFH および BUFHCE のポートと定義 ポート名 タイプ 幅 定義 O 出力 1 クロック出力ポート CE 入力 1 クロックイネーブルポート I 入力 1 クロック入力ポート BUFH を使用するには 図 1-27 に示すように互いに隣接する左右 2 つの領域にロジックが収まっていなければなりません クロックイネーブルピンは電力の供給を完全に遮断できるため 消費電力の削減に役立ちます このため BUFG を使用するよりも BUFH を使用して 2 つの隣接する領域を駆動した方が ジッタが少なく高性能な上 消費電力も抑えることができます 32 japan.xilinx.com クロッキングリソース

33 リージョナルクロックリソース X-Ref Target - Figure 1-27 I/O Bank CMT and Clocking Column I/O Bank BUFH BUFH I/O Bank Clocking Region ug362_c1_27_ 図 1-27 : 水平クロックバッファ 高性能クロック Virtex-6 デバイスには 各 I/O カラムに 4 つの高性能クロック (HPC) があります これは MMCM から各領域へ供給され その領域の内側および外側の I/O カラム (GTX トランシーバカラムを含む ) へ接続されます これらのクロック ( 図 1-28) は MMCM によって安定化された電源で直接駆動され V CCINT 電源ドメインに入ることはありません したがって 非常にジッタが少なく デューティサイクルの歪みも最小限に抑えられています HPC は I/O カラムで BUFIO に接続し I/O ロジックを駆動します 4 つの HPC のうち 2 つは 複数領域の BUFIO を使用せずに上下の I/O バンクを直接駆動できます また HPC は別のクロックバッファを経由しなくても OSERDES に直接接続できます このため 低ジッタでデューティサイクルの歪みも小さいクロック転送が可能です HPC に 関連付けられたバッファはありません ISE ソフトウェアは デザインにおける IOLOGIC (OLOGIC) への接続をチェックし このリソースをいつ使用するかを自動的に判断します HPC は 同じ領域内の BUFR を駆動してソース同期インターフェイスデザインをサポートすることもできます CMT 内のいずれの MMCM (CLKOUT0 ~ CLKOUT3) も右側または左側の領域にある HPC を駆動可能です クロッキングリソース japan.xilinx.com 33

34 第 1 章 : クロックリソース X-Ref Target - Figure 1-28 IOCL Bank 40 1/Os To Bank Above From Bank Above From Bank Above CMT To Bank Above IOCR Bank 40 1/Os OSERDES OSERDES MMCM X0Yn In The Same Region OSERDES OSERDES BUFIOs CLKOUT[3:0] BUFIOs 2 2 BUFR 4 HPC To Outer Column HPC To Outer Column or GTX 4 BUFR HPC[3:0] HPC[3:0] BUFR 4 4 BUFR 2 2 BUFIOs CLKOUT[3:0] BUFIOs OSERDES OSERDES MMCM X0Yn In The Same Region OSERDES OSERDES To Bank Below From Bank Below VHDL および Verilog テンプレート 図 1-28 : 高性能クロック (HPC) From Bank Below To Bank Below Notes: 1) Any of the MMCM CLKOUT[3:0] outputs can drive any of the HPC[3:0] to the inner or outer columns or GTX column (outer I/O and GTX column not shown). 2) HPCs can drive OSERDES directly. The same two HPCs can drive directly OSERDES in the adjacent Banks. 3) Any MMCM CLKOUT[3:0] can drive any BUFIO and any BUFR. UG362_c1_28_ すべてのクロッキングリソース用の VHDL と Verilog コードおよび ISE 言語テンプレートが ライブラリガイド から利用可能です 34 japan.xilinx.com クロッキングリソース

35 第 2 章 MMCM (Mixed-Mode Clock Manager) はじめに Virtex-6 FPGA のクロックマネージメントタイル (CMT) には 2 つの MMCM (Mixed-Mode Clock Manager) が含まれます MMCM の中心となっているのは Virtex-5 FPGA と同様の PLL (Phase- Locked Loop) アーキテクチャですが 機能は大幅に強化されています CMT の内部には 2 つの MMCM をチェーン接続するための専用配線があります CMT 内の各 MMCM はそれぞれ個別に扱うことができますが これら MMCM の間に用意されている専用配線を使用することにより グローバルリソースの消費を抑えてこれをデザインのその他のエレメントに使用できるようになります しかも CMT 内の専用配線を使用するとローカルで配線処理されるため ノイズカップリングを抑えてクロックパスが改善されるという利点もあります 図 2-1 に CMT のブロック図として各種クロック入力ソースと 2 つの MMCM 接続の概略図を示します Virtex-6 FPGA ではクロック入力の接続が大幅に強化されており 複数のリソースから MMCM に対してリファレンスクロックを供給できます 出力カウンタ ( 分周器 ) の数も 8 つに増えており その一部は 180 位相シフトした反転クロック出力を駆動可能です また DCM と互換性があるため 9 つの独立した出力を選択して DCM の出力を MMCM に直接マッピングできるようになっています 同一 CMT 内の MMCM 出力クロックは 一方の MMCM の任意の出力をマルチプレクサ経由でもう一方の MMCM のクロック信号入力にリファレンスクロックとして入力することで チェーン接続できます Virtex-6 FPGA の MMCM には ファイン ( 高精度な ) 位相シフト機能がいずれの方向にも無制限で追加されており これはダイナミックまたは固定位相シフトモードの両方でサポートされています ファイン位相シフトの分解能は VCO の周波数によって異なります 1/8 (0.125) 単位でのインクリメントが可能な分数分周機能も追加されており 合成できるクロック周波数の幅が広がっています 分数分周は CLK0 出力パスにある 2 つのカウンタを組み合わせることによって実行できます また 従来アーキテクチャの DCM との互換性を維持するために MMCM にはさまざまなポートや機能が追加されています MMCM からの出力はスペクトラム拡散ではありませんが 入力クロックのスペクトラム拡散はフィルタリングされずにそのまま出力クロックに現れます MMCM では ユーザーリセットまたはユーザーパワーダウンを入れた後 キャリブレーションが必要です 同様に 電源投入後にもキャリブレーションが必要です v11.5 以降の ISE ソフトウェアではキャリブレーション回路が自動的に挿入され 使用中の MMCM は最初にロックした後もう一度リセットされます この回路は MMCM のコンフィギュレーション後に STARTUP_WAIT 機能を無効にします STARTUP_WAIT 属性は必ず FALSE に設定してください クロッキングリソース japan.xilinx.com 35

36 第 2 章 : MMCM (Mixed-Mode Clock Manager) X-Ref Target - Figure 2-1 BUFR IBUFG(GCIO and CCIO) BUFG GTX BUFH Local Routing (not recommended) CLKIN1 CLKIN2 CLKFB MMCM1 BUFG BUFH BUFIO CLKIN1 CLKIN2 MMCM2 BUFG BUFH BUFIO CLKFB ug362_c2_01_ 図 2-1 : Virtex-6 FPGA の CMT のブロック図 MMCM Virtex-6 デバイスには最大 9 つの CMT タイルがあります MMCM は 幅広い周波数に対応した周波数合成回路や外部または内部クロック用のジッタフィルタとして機能し クロックのスキュー調整にも活用できます 入力マルチプレクサは IBUFG BUFG GTX (CLKIN のみ ) インターコネクト ( 推奨しません ) の 1 つからリファレンスクロックおよびフィードバッククロックを選択します 各クロック入力にはプログラマブルなカウンタ分周器 (D) があります 位相周波数検出器 (PFD) は入力 ( リファレンス ) クロックとフィードバッククロックの立ち上がりエッジの位相と周波数を比較します 最小限の High/Low のパルスが維持されていれば デューティサイクルはそれほど重要ではありません PFD を使用して 2 つのクロック間の位相と周波数に比例した信号が生成されます この信号でチャージポンプ (CP) とループフィルタ (LF) を駆動し VCO に対するリファレンス電圧を生成します また PFD は VCO の動作周波数を上げるか下げるかを判断するためのアップ信号またはダウン信号を CP および LF に送ります VCO の動作周波数が高すぎる場合は PFD がダウン信号を有効にし これによって制御電圧が減圧されて VCO の動作周波数が低くなります VCO の動作周波数が低すぎる場合はアップ信号によって電圧が増圧されます VCO からは 8 つの出力位相と ファイン位相シフト用の可変位相が 1 つ生成されます どの出力位相も 出力カウンタに対するリファレンスクロックとして選択できます ( 図 2-2) カウンタは カスタムデザインに応じてそれぞれ独立してプログラムできます これ以外に 特別なカウンタ M も用意されています このカウンタは MMCM のフィードバッククロックを制御し 幅広い周波数合成を可能にします 整数分周出力カウンタに加え Virtex-6 デバイスでは O0/O5 カウンタを組み合わせることによって分数カウンタも使用できます 分数モードの場合 出力 O5 は使用できません 36 japan.xilinx.com クロッキングリソース

37 はじめに X-Ref Target - Figure 2-2 General Routing Clock Switch Circuit Lock Detect Lock Monitor Lock 8-phase taps + 1 variable phase tap CLKIN1 CLKIN2 D PFD CP LF VCO 9 O0 Fractional Divide CLKOUT0 CLKOUT0B CLKFB HOLD O1 O2 CLKOUT1 CLKOUT1B CLKOUT2 CLKOUT2B O3 CLKOUT3 CLKOUT3B O4 CLKOUT4 Notes: 1. The O5 output is disabled when the O0 output is set to a non-integer divide. O5 (1) O6 M CLKOUT5 CLKOUT6 CLKFBOUT CLKFBOUTB ug362_c2_02_ 図 2-2 : MMCM の詳細なブロック図 クロッキングリソース japan.xilinx.com 37

38 第 2 章 : MMCM (Mixed-Mode Clock Manager) 一般的な使用法について MMCM プリミティブ 図 2-3 に Virtex-6 FPGA の 2 つの MMCM プリミティブ MMCM_BASE と MMCM_ADV を示します X-Ref Target - Figure 2-3 CLKIN1 CLKOUT0 CLKOUT0B CLKFBIN CLKOUT1 RST CLKOUT1B PWRDWN CLKOUT2 CLKOUT2B CLKOUT3 CLKOUT3B CLKOUT4 CLKOUT5 CLKOUT6 CLKFBOUT CLKFBOUTB LOCKED MMCM_BASE CLKIN1 CLKOUT0 CLKIN2 CLKOUT0B CLKFBIN CLKOUT1 RST CLKOUT1B PWRDWN CLKOUT2 CLKINSEL CLKOUT2B DADDR[6:0] CLKOUT3 DI[15:0] CLKOUT3B DWE CLKOUT4 DEN CLKOUT5 DCLK CLKOUT6 PSINCDEC CLKFBOUT PSEN CLKFBOUTB PSCLK LOCKED DO[15:0] DRDY PSDONE CLKINSTOPPED CLKFBSTOPPED MMCM_ADV ug362_c2_03_ 図 2-3 : MMCM プリミティブ MMCM_BASE プリミティブ MMCM_BASE プリミティブは クロックスキュー調整 周波数合成 コース位相シフト デューティサイクルプログラミングなど スタンドアロンの MMCM で頻繁に使用される機能を提供します 表 2-1 に ポートの一覧を示します 表 2-1 : MMCM_BASE のポート 説明 ポート クロック入力 制御入力 CLKIN CLKFBIN RST クロック出力 CLKOUT0 ~ CLKOUT6 CLKOUT0B ~ CLKOUT3B CLKFBOUT CLKFBOUTB ステータスおよびデータ出力 電圧制御 LOCKED PWRDWN 38 japan.xilinx.com クロッキングリソース

39 一般的な使用法について MMCM_ADV プリミティブ MMCM_ADV プリミティブには MMCM_BASE の機能に加え クロック切り替え 同一 CMT 内の 2 つの MMCM の接続 ダイナミックリコンフィギュレーションポート (DRP) へのアクセス ダイナミックファイン位相シフト機能を提供するポートを備えています 表 2-2 に ポートの一覧を示します 表 2-2 : MMCM_ADV のポート クロック入力 説明 制御およびデータ入力 ポート CLKIN1 CLKIN2 CLKFBIN DCLK PSCLK RST CLKINSEL DWE DEN DADDR DI PSINCDEC PSEN クロック出力 CLKOUT0 ~ CLKOUT6 CLKOUT0B ~ CLKOUT3B CLKFBOUT CLKFBOUTB ステータスおよびデータ出力 電力制御 LOCKED DO DRDY PSDONE CLKINSTOPPED CLKFBSTOPPED PWRDWN Virtex-6 FPGA の MMCM はミックスドシグナルブロックで クロックネットワークのスキュー調整 周波数合成 ジッタフィルタの機能をサポートするよう設計されています これら 3 つの動作モードの詳細は後述します VCO (Voltage Controlled Oscillator) の動作周波数は 次の関係によって決定されます F VCO F M = CLKIN --- D F OUT = F M CLKIN D O 式 2-1 式 2-2 ここで M D O は図 2-2 に示したカウンタです M の値は CLKFBOUT_MULT_F の設定に D の値は DIVCLK_DIVIDE の設定に O の値は CLKOUT_DIVIDE の設定にそれぞれ対応しています 7 つある O カウンタは 個別にプログラム可能です たとえば O0 を 2 分周用にプログラムし O1 を 3 分周用にプログラムできます ただし 1 つの VCO ドライバがすべてのカウンタを駆動するため VCO 動作周波数は すべての出力カウンタに対して同一でなければなりません クロックネットワークのスキュー調整 多くの場合 I/O タイミングバジェットの制限がある中でクロックネットワークでの遅延は望ましくないため MMCM を使用してこの遅延を調整します Virtex-6 FPGA は この遅延調整機能をサポートしています リファレンスクロック CLKIN の周波数と同じ周波数のクロック出力 ( 常に CLKFBOUT) がデバイスの同じ側にある BUFG に接続され MMCM の CLKFBIN ピンにフィードバック入力されます それ以外の出力はクロック分周に使用でき 周波数合成を行うことができます このような場合 すべての出力クロックには 入力リファレンスクロックに対して定義済みの位相関係があります クロッキングリソース japan.xilinx.com 39

40 第 2 章 : MMCM (Mixed-Mode Clock Manager) 整数分周のみを使用した周波数合成 MMCM をスタンドアロンで使用し 周波数合成を実行できます この場合 MMCM でクロックネットワークのスキュー調整ではなく ほかのブロックで使用される出力クロック周波数を生成します このモードでは すべてをローカル配線とし ジッタを最小限に抑えるため MMCM のフィードバックパスは内部にします 図 2-4 に 周波数合成回路として構成した MMCM を示します この例では 33MHz で動作する外部リファレンスクロックが使用可能です リファレンスクロックには クリスタルオシレータまたはもう一方の MMCM の出力を使用できます M カウンタを 16 に設定すると VCO オシレータは 533MHz (33.333MHz x 16) で動作します たとえば MMCM の 6 つの出力をプロセッサ用の 533MHz クロック ガスケット用の 266MHz クロック 178MHz クロック メモリインターフェイス用の 133MHz クロック PCI 用の 66MHz クロックと 33MHz クロックにプログラムできます ここでは リファレンスクロックと出力クロック間の位相関係は不要ですが 出力クロック間の位相は一致している必要があります X-Ref Target - Figure MHz Reference Clock D = 1 PFD, CP, LF, VCO M = 16 D0=1 D0=2 D0=3 Processor Gasket CLB/Fabric D0=4 Memory Interface D0=8 PCI 66 D=16 PCI 33 ug362_c2_04_ 図 2-4 : 周波数シンセサイザとして使用した MMCM 分数分周を使用した周波数合成 Virtex-6 FPGA は CLKOUT0 出力パスにおいて分数分周をサポートしています CLKOUT0 カウンタを分数モードで使用した場合 CLKOUT5 カウンタ出力は利用できません 分数分周の分解能は 1/8 (0.125 ) で 合成可能な周波数の数は 8 倍に増えます たとえば CLKIN の周波数が 100MHz で M の分周値を 8 に設定した場合 VCO の周波数は 800MHz となります 800MHz の VCO 周波数を CLKOUT0 でさらに分数分周することもできます ( たとえば CLKOUT0_DIVIDE = 2.5 とすると 320MHz の出力周波数が得られます ) 分数分周モードの出力では デューティサイクルと位相シフトはプログラムできません ジッタフィルタ MMCM には リファレンスクロックに内在するジッタを常に除去する機能があります MMCM は 外部クロックが別のブロックに駆動される前にそのクロックのジッタをフィルタリングするスタンドアロンの機能としてインスタンシエートできます ジッタフィルタとして使用する場合 MMCM はバッファのように動作し 入力周波数と同じ周波数の出力を再生成します ( たとえば F IN =100MHz なら F OUT =100MHz) 一般に MMCM の BANDWIDTH 属性を Low に設定すると ジッタフィルタの効果が大きくなります ただし この属性を Low に設定すると MMCM のスタティックオフセットが増加することがあります 40 japan.xilinx.com クロッキングリソース

41 一般的な使用法について 制限 MMCM の使用には いくつかの制約があります これらの制約については Virtex-6 FPGA データシート の MMCM の電気的仕様に記載されています 一般的な主な制約としては VCO 動作範囲 入力周波数 デューティサイクルのプログラム 位相シフトがあります VCO 動作範囲 VCO の最大および最小動作周波数は Virtex-6 データシート 記載の電気仕様に定義されています これらの値はスピード仕様からも得ることができます 最小および最大入力周波数 CLKIN の最大および最小入力周波数は Virtex-6 データシート 記載の電気仕様に定義されています デューティサイクルのプログラム 1 つの VCO 動作周波数に対しては 個別のデューティサイクルのみ可能です 最小値から最大値までの範囲 およびステップサイズは CLKOUT_DIVIDE の値によって決定します CLKOUT_DIVIDE で設定可能な値は Clocking Wizard で示されます 位相シフト 多くの場合 クロック間の位相をシフトさせる必要があります MMCM には 位相シフトのインプリメンテーションに関して多くのオプションがあります スタティック位相シフトは CLKOUT の分周値に応じた CLKOUT 出力カウンタのファイン位相シフトで利用可能な 8 つの VCO 出力位相のいずれかを選択して行います また Virtex-6 FPGA には固定またはダイナミックモードのいずれにも対応した補間型位相シフト機能もあります MMCM の位相シフト機能は非常に優れいていると同時に 使用方法が複雑になることが考えられます どの方法で位相シフトを行うかは 使用するソフトウェアツールに従って決定するようにしてください スタティック位相シフトモード スタティック位相シフト (SPS) の時間単位の分解能は次のように定義されます SPS 1 = period or period D 8F VCO 8MF IN 式 2-3 VCO からは 45 ずつシフトした 8 つのクロックを生成でき の位相シフト設定が常に可能です VCO の周波数が高くなるほど 位相シフトの分解能は細かくなります VCO には固有の動作周波数範囲があるため 次の範囲を使用して位相シフトの分解能を制限することも可能です to F VCOMIN 8F VCOMAX CLKOUT 出力カウンタは個別にプログラム可能で VCO の出力位相と CLKOUT カウンタの分周値に基づいて個別の位相シフト分解能 ( 度数 ) を持つことができます CLKOUT 位相シフトの分解能は 45 /CLKOUT_DIVIDE の値として求めることができます 位相シフトの最大範囲も CLKOUT_DIVIDE の値によって決定します CLKOUT_DIVIDE 64 の場合 最大位相シフトは 360 です CLKOUT_DIVIDE > 64 の場合 最大位相シフトは次のとおりとなります Maximum Phase Shift = 64( CLKOUT_ DIVIDE) ( 7 Phase Shift Value) CLKFBOUT フィードバッククロックの位相をシフトさせることもできます その場合 すべての CLKOUT 出力クロックが CLKIN に対して負の方向に位相シフトします クロッキングリソース japan.xilinx.com 41

42 第 2 章 : MMCM (Mixed-Mode Clock Manager) 固定またはダイナミックモードの補間型ファイン位相シフト 補間型ファイン位相シフト (IFPS) モードの MMCM では CLKOUT_DIVIDE の値に関係なく一定 の比率で位相がシフトし 位相シフトの分解能は VCO の周波数にのみ依存します 1 このモードでは 出力クロックの位相を ずつ増加させて ラウンドロビン方式で 360 回 56F 転できます VCO VCO の動作周波数が 600MHz の場合 位相分解能は約 30ps ( 端数切り捨て ) で 動作周波数が 1.6GHz なら約 11ps ( 端数切り捨て ) となります 位相シフト値は コンフィギュレーション時に固定値としてプログラムすることも コンフィギュレーション後にアプリケーションからの制御によって動作中に増減させることもできます ダイナミック位相シフトは MMCM_ADV の PS インターフェイスによって制御されます この位相シフトモードは USE_FINE_PS 属性を TRUE に設定してこのモード用に選択したすべての CLKOUT 出力クロックに同じ影響を与えます 各 CLKOUT カウンタは 補間型位相シフトモード 上述のスタティック位相シフトモード 位相シフトなしのいずれかを個別に選択できます このモードでは分数分周は利用できません フィードバックパスで固定またはダイナミック位相シフトを行うと すべての出力クロックが CLKIN に対して負の方向に位相シフトします ダイナミック位相シフトインターフェイスは 位相シフトモードが 固定 に設定されている場合は使用できません ダイナミック位相シフトインターフェイス MMCM_ADV プリミティブには ダイナミックファイン位相シフトをサポートするための 3 つの入力と 1 つの出力があります CLKOUT と CLKFBOUT の各分周器は それぞれ個別に位相シフトを選択できます どの出力クロックをダイナミックに位相シフトするかは CLKOUT[0:6]_USE_FINE_PS 属性と CLKFBOUT_USE_FINE_PS 属性で選択します ダイナミック位相シフト量は 選択したすべての出力クロックで共通です 可変位相シフトは PSEN PSINCDEC PSCLK PSDONE ポートで制御します ( 図 2-5) MMCM がロック後の最初の位相は CLKOUT_PHASE 属性で決定されます 一般的には 最初の位相シフト量は設定しません MMCM 出力クロックの位相は 最初の位相またはダイナミック位相シフト後の位相を基準に PSEN PSINCDEC PSCLK PSDONE の関係によって増減します PSEN PSINCDEC および PSDONE は PSCLK に同期しています PSEN を PSCLK の 1 クロックサイクル分アサートすると 位相シフトをインクリメントまたはデクリメントできるようになります PSINCDEC が High の場合はインクリメントされ Low の場合はデクリメントされます MMCM クロック出力の位相シフト量は 1 回のインクリメントにつき VCO 周期の 1/56 分増加します 同様に各デクリメントでは VCO 周期の 1/56 分減少します PSEN は 正確に PSCLK の 1 サイクルの間アサートしてください 位相シフトが完了すると PSDONE は 1 クロック周期分 High になります PSCLK サイクルの数は常に予測可能です PSEN をアサートして位相シフトが開始した後 PSDONE によって位相シフトの完了が通知されると MMCM 出力クロックの位相は最初の位相から徐々に 一定の比率で増減します インクリメントまたはデクリメントの完了は PSDONE が High になることでわかります PSDONE が High になると 位相シフトのインクリメントまたはデクリメントを再び開始できます 位相シフトの最大値やオーバーフローはありません 周波数に関係なく クロック周期全体 (360 ) を常に位相シフトできます 周期の最後まで達したら 最初から位相シフトが行われます 42 japan.xilinx.com クロッキングリソース

43 一般的な使用法について, X-Ref Target - Figure 2-5 PSCLK PSEN PSDONE PSINCDEC ug362_2_05_ 図 2-5 : 位相シフトのタイミング図 カウンタのカスケード接続 CLKOUT6 分周器 ( カウンタ ) は CLKOUT4 分周器とカスケード接続できます これにより 128 よりも大きい出力分周器が可能となります CLKOUT6 には単純に CLKOUT4 分周器の入力が供給されます カスケード接続した分周器の出力とそれ以外の出力分周器との間には スタティックな位相オフセットがあります MMCM のプログラミング 安定性とパフォーマンスの確保されたコンフィギュレーションを行うには 一定のフローに従って MMCM をプログラムする必要があります ここからは 具体的なデザイン要件に基づいて MMCM のプログラム方法を説明します デザインをインプリメントするには GUI インターフェイス (Clocking Wizard) を使用する方法と MMCM を直接インスタンシエートする方法の 2 通りあります どちらの方法でも MMCM のプログラムには次の情報が必要です リファレンスクロック周期 出力クロック周波数 ( 最大 7 つ ) 出力クロックデューティサイクル ( デフォルト 50%) 出力クロックの位相シフト ( 最初の位相 0 を基準とした度数で指定 ) MMCM の帯域幅 ( デフォルトは OPTIMIZED 帯域幅はソフトウェアで選択 ) 補正モード ( ソフトウェアで自動的に決定 ) UI 単位のリファレンスクロックジッタ ( リファレンスクロック周期のパーセンテージなど ) 入力周波数の決定 最初に入力周波数を決定します 次に 入力周波数の最小値と最大値から D カウンタの範囲を定義し VCO 動作周波数の範囲から M カウンタの範囲を求め 出力カウンタの範囲を定義すると 可能な出力周波数すべてが決定します この時点では 周波数の数は非常に多くなることが想定されます たとえば整数分周を使用した場合 最多で 80 x 64 x 128 = 655,360 通りの組み合わせが考えられます 実際には M および D カウンタ範囲すべてを実現することは不可能であり かつ重複した設定もあるため 周波数の総数は減少します クロッキングリソース japan.xilinx.com 43

44 第 2 章 : MMCM (Mixed-Mode Clock Manager) 例として F IN =100MHz の場合を考えてみます 最小 PFD 周波数が 10MHz であると D は 1 ~ 10 のみとなります D=1 の場合 M の値の範囲は 4 ~ 16 に制限されます D=2 の場合 M の値の範囲は 8 ~ 32 に制限されます D=4 の場合 M の値は 16 ~ 64 に制限されます さらに D=1 M=4 は D=2 M=8 D=4 M=16 D = 8 M = 32 のサブセットであるため これらのケースは除外できます この例では D= 以外の値はすべてこれらのサブセットであるため これら 6 つの値のみを考慮すればよいことになります こうすると 可能な出力周波数の数は大幅に減少し 最終的に出力周波数が決定していきます 目的とする出力周波数は 求められた可能な出力周波数内であるかを確認する必要があります 最初の出力周波数が決定すると M および D の値がさらに制限され 2 番目の出力周波数が制限されることになります すべての出力周波数が選択されるまで このプロセスを繰り返します M および D 値の決定に使用する制約を次の等式に示します D MIN = f IN roundup f PFD MAX 式 2-4 D MAX = f IN rounddown f PFD MIN 式 2-5 M MIN = f roundup VCOMIN D f MIN IN 式 2-6 M MAX = f VCOMAX D f MAX IN 式 2-7 M および D 値の指定 入力周波数の決定後 M および D 値にはいくつかの可能性があります 次に 最適な M および D 値を指定します まず M の開始値を決定します この値は VCO ターゲット周波数 つまり VCO の理想的な動作周波数に基づいて決定します D M MIN f VCOMAX IDEAL = f IN 式 2-8 ここでは VCO の理想周波数に最も近くなる M 値を探し出します また プロセスの開始には D の最小値を使用します ƒ VCO を可能な限り高くすると同時に 最小の D および M 値を指定するようにします 44 japan.xilinx.com クロッキングリソース

45 一般的な使用法について MMCM のポート 表 2-3 に MMCM のポート一覧を示します 表 2-4 には MMCM の属性一覧を示します 表 2-3 : MMCM のポート (1) ピン名 I/O 説明 CLKIN1 CLKIN2 CLKFBIN CLKINSEL RST PWRDWN DADDR[6:0] DI[15:0] DWE DEN DCLK 入力入力入力入力入力入力入力入力入力入力入力 通常のクロック入力 詳細は CLKIN1 プライマリリファレンスクロック入力 を参照 MMCM リファレンスクロックのセカンダリクロック入力 詳細は CLKIN2 セカンダリクロック入力 を参照 フィードバッククロック入力 詳細は CLKFBIN フィードバッククロック入力 を参照 クロック入力マルチプレクサのステートを制御 High = CLKIN1 Low = CLKIN2 MMCM リファレンスクロックをダイナミックに切り替え 詳細は CLKINSEL クロック入力切り替え を参照 MMCM の非同期リセット信号 この信号がリリースされると MMCM は同期して再び有効になる (MMCM の再イネーブル ) 入力クロックの条件 ( 周波数など ) が変動した場合でもリセットは不要 詳細は RST 非同期リセット信号 を参照 インスタンシエートされた未使用の MMCM への電力供給を停止 詳細は PWRDWN パワーダウン を参照 DADDR 入力バスは ダイナミックリコンフィギュレーションのアドレス入力 使用しない場合はすべてのビットを 0 にする必要がある 詳細は DADDR[6:0] ダイナミックリコンフィギュレーションアドレス を参照 DI バスは ダイナミックリコンフィギュレーションのデータ入力 使用しない場合はすべてのビットを 0 にする必要がある 詳細は DI[15:0] ダイナミックリコンフィギュレーションデータ入力 を参照 DWE 入力ピンは DI データの DADDR アドレスへの書き込みを制御するイネーブル信号 使用しない場合は Low に接続する必要がある 詳細は DWE ダイナミックリコンフィギュレーション書き込みイネーブル を参照 ダイナミックリコンフィギュレーション機能を使用するかどうかを制御するイネーブル信号 ダイナミックリコンフィギュレーション機能を使用しない場合は Low に接続する必要がある 詳細は DEN ダイナミックリコンフィギュレーションイネーブルストローブ を参照 ダイナミックリコンフィギュレーションポートのリファレンスクロック 詳細は DCLK ダイナミックリコンフィギュレーションリファレンスクロック を参照 PSCLK 入力位相シフトクロック 詳細は PSCLK 位相シフトクロック を参照 PSEN 入力位相シフトイネーブル 詳細は PSEN 位相シフトイネーブル を参照 PSINCDEC 入力位相シフトの増減を制御する 詳細は PSINCDEC 位相シフトの増減制御 を参照 CLKOUT[0:6] 出力 ユーザー設定可能なクロック出力 (0 ~ 6) ユーザー制御可能な VCO 位相出力を 1 ( バイパス ) ~ 128 の範囲で分周したもの 出力クロックは ( 位相シフトしない限り ) 互いに位相が揃っており 適切なフィードバック構成によって入力クロックとも位相が一致する 詳細は CLKOUT[0:6] 出力クロック を参照 クロッキングリソース japan.xilinx.com 45