TD-UARTip 設計仕様書

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1 TD-HDLCip 設計仕様書 Version.23 --

2 TD-HDLCip 変更履歴 Ver.2 インレビアム初版 Ver.22 26/8/3 6 頁 25 頁 26 頁 XTLAST の機能説明修正 CPU リード / ライトタイミングに注意事項追記 送信 DMA ライトタイミングに注意事項追記 誤字脱字 文字の統一 Ver.22-2/4/3 6 頁 修正 Ver.23 24/4/ 8-22 頁 23 頁 29 頁 レジスタのインデックス追加 受信時の注意追加 インプリメントの注意追加 24/4/ Ver

3 目次 第 章概要 特徴 特徴... 4 第 2 章ブロックの説明 ブロック図 ブロック機能説明... 4 第 3 章端子機能説明... 5 第 4 章レジスタ構成 レジスタマップ レジスタ説明... 9 CRC 選択レジスタ... 転送モードレジスタ... 送信モードレジスタ... 受信ステータスレジスタ... 2 受信ステータスレジスタ... 3 受信制御レジスタ... 4 受信割込み許可レジスタ... 5 送信ステータスレジスタ... 6 送信制御レジスタ... 7 送信割込み許可レジスタ... 9 シリアルデータレジスタ... 2 リクエストレジスタ... 2 マスクレジスタ 第 5 章動作説明 ステータス FIFO 構成 符号 / 復号 第 6 章外部タイミング CPU リード / ライトタイミング 送信 DMA ライトタイミング 受信 DMA リードタイミング シリアル I/F タイミング

4 TD-HDLCip 第 章概要 特徴 本 HDLC モジュールは シリアルデータの転送制御を行うデータリンクコントローラマクロです. 特徴 全二重通信方法 最大 Mbps の転送が可能 (4MHz 以上での動作時 ) 2 種類の CRC チェック (CRC6/CCITT) をサポート 送信データ FIFO(6 レベル ), 受信データ FIFO(6 レベル ) 各種符号サポート (NRZ/NRZI/FM/FM) 各種エラーの割込み要求, および DMA インタフェース機能有り 第 2 章ブロックの説明 2. ブロック図図 2.- に本 HDLC モジュールのブロック図を示します 本 HDLC は SIC 部 リード / ライト制御部,DMA インタフェース部より構成されています A[4:] XCS XRD XWR TIRQ RIRQ DI DO DDIR リード / ライト制御部 TXDT RXDT SIC 部 TDRQ RDRQ XTACK XRACK XTLAST DMA インタフェース部 TXCI RXCI CLK XRES 図 ブロック機能説明 SIC 部 リード / ライト制御部 DMA インタフェース部 フラグ検出 / 生成 挿入 / 消去 CRC の生成 / チェック CPU とのインタフェース制御 外部の DMAC との転送動作の制御 24/4/ Ver

5 第 3 章端子機能説明図 3.- に 端子図を示します 表 3.- に 端子機能説明を示します XRES TIRQ ( リセット入力 ) ( 送信割込み要求出力 ) CLK RIRQ ( システムクロック入力 ) ( 受信割込み要求出力 ) CXS TDRQ ( チップセレクト入力 ) ( 送信 DMA 要求出力 ) A4~A RDRQ (5 ビットアドレス入力 ) ( 受信 DMA 要求出力 ) XRD TXDT ( リード入力 ) ( 送信データ出力 ) XWR ( ライト入力 ) XTACK ( 送信 DMA アクノリッジ入力 ) DO7~DO XRACK (8 ビットデータ出力 ) ( 受信 DMA アクノリッジ入力 ) DDIR TXCI ( データバス制御信号 ) ( 送信クロック入力 ) RXCI ( 受信クロック入力 ) RXDT ( 受信データ入力 ) XTLAST ( 送信 DMA 終了入力 ) DI7~DI (8 ビットデータ入力 ) 図

6 TD-HDLCip 表 3.- 端子機能説明 (/2) 信号名 端子名 極性 入出力 機能 送信クロック入力 TXCI I 送信クロック入力 受信クロック入力 RXCI I 受信クロック入力 送信 DMA 終了入力 XTLAST 負 I 送信モードレジスタ (SMR3) の TxLASTEND ビットが であり かつ送信割込み許可レジスタ (TxIER) の TxD/I ビットが であるとき 送信 DMA 終了入力になります 送信フレーム最終デ タの DMA 転送時に L を入力するとフレーム終結動作 (FCS の自動生成を設定しているならば FSC の付加 終了フラグの付加 ) を行います 送信モードレジスタ (SMR3) の TxLASTEND ビットが であるとき この入力は意味を持ちません または送信割込み許可レジスタ (TxIER) の TxD/I ビットが であるときこの入力は常に にしてください 送信データ出力 TXDT O シリアル送信データの出力 受信データ入力 RXDT I シリアル受信データの入力 リセット入力 XRES 負 I L アクティブのリセット入力 リード入力 XRD 負 I XCS 入力が L であるとき XRD 入力が L になると アドレス入力 A4~A で選択されているレジスタの内容をデータ出力 DO7~DO から出力します また 受信 DMA 転送時にこの端子を使用して受信データの読み出しを行います ライト入力 XWR 負 I XCS 入力が L であるとき XWR 入力が L になると アドレス入力 A4~A で選択されているレジスタにデータ入力 DI7~DI の内容が書き込まれます また 送信 DMA 転送時にこの端子を使用して送信データの書き込みを行います チップセレクト入力 XCS 負 I この入力が L であると XRD 入力,XWR 入力によってレジスタの読み出し, 書き込みを行うことができます システムクロック入力 CLK I 動作クロックを入力して下さい 送受信クロックの最低 4 倍のクロックを入力してください ( 推奨 32 倍 ) 8 ビットデータ入力 DI7: I 8 ビットデータ入力です 24/4/ Ver

7 表 3.- 端子機能説明 (2/2) 信号名 端子名 極性 入出力 機 能 8 ビットデータ出力 DO7: O 8 ビットデータ出力 5 ビットアドレス入力 A4: I これらの入力は レジスタへのデータ書き込みまたはレジスタ内容の読み出しを行う際 レジスタを選択するための入力です 送信割り込み要求出力 TIRQ 正 O H の送信割込み要求を発生します 割込み要因ビットをクリアすることにより 割込み要求が取り下げられ L になります レジスタへの設定で割込み要因をマスクすることが可能です 受信割り込み要求出力 RIRQ 正 O H の受信割込み要求を発生します 割込み要因ビットをクリアすることにより 割込み要求が取り下げられ L になります レジスタへの設定で割込み要因をマスクすることが可能です 受信 DMA 要求出力 RDRQ 正 O 読み出されるデータが存在するとき 受信割込み許可レジスタ (RxIER) の RxD/I ビットが であると H を出力します 読み出されるデータが存在しないとき L を出力します 受信割込み許可レジスタ (RxIER) の RxD/I ビットが であると L を出力します 送信 DMA 要求出力 TDRQ 正 O 送信割込み許可レジスタ (TxIER) の TxD/I ビットが であると 送信データの書き込みが可能なとき H を出力します 書き込みが出来ないとき L を出力します 送信割込み許可レジスタ (TxIER) の TxD /I ビットが O であると L を出力します 受信 DMA アクノリッジ入力 XRACK 負 I 受信割込み許可レジスタ (RxIER) の RxD/I ビットが であり 受信データの DMA 転送を行うとき L のアクノリッジ信を入力して下さい 受信割込み許可レジスタ (RxIER) の RxD/I ビットが O であると この入力は意味を持ちません 送信 DMA アクノリッジ入力 XTACK 負 I 送信割込み許可レジスタ (TxIER) の TxD/I ビットが であり 送信データの DMA 転送を行うとき L のアクノリッジ信号を入力して下さい 送信割込み許可レジスタ (TxIER) の TxD/I ビットが O であると この入力は意味を持ちません バス制御信号 DDIR 負 O HDLC に対しリード動作をしている場合に L 出力と なり それ以外は H 出力となります -7-

8 TD-HDLCip 第 4 章レジスタ構成 4. レジスタマップ表 4.- レジスタマップアドレス XCS A4 A3 A2 A A レジスタ名 レジスタ省略 記載場所 ( ページ ) CRC 選択 SMR 転送モード SMR2 受信ステータス RxSR 2 受信ステータス RxSR 3 受信制御 RxCR 4 受信割込み許可 RxIER 5 X 送信ステータス TxSR 6 送信制御 TxCR 7 送信割込み許可 TxIER 9 シリアルデータ SDR 2 送信モード SMR3 リクエスト REQR 2 マスク MASKR 22 X X X X Reserved X X X X X No access 24/4/ Ver

9 4.2 レジスタ説明 レジスタの表記は以下の通りです 最上段はビット番号 2 段目は機能名 3 段目は CPU のアクセス条件 最下段はリセット時の値を表記します ビット番号 : 左側を MSB 右側を LSB とします 機能名 : 機能名の省略です R/W : アクセス条件は次の通りです R W R W : リード可 : ライト可 : リード時は常に です : の書き込みのみ許可未使用ビットでは を書き込んで下さい リセット時 : リセット後の値を表します X: 不定 -9-

10 TD-HDLCip CRC 選択レジスタ (Serial Mode reg. SMR) アドレス = 概要 CRC のポリノミアル ( 生成多項式 ) を選択します 構成 ビット番号 機能名 未使用 未使用 未使用 PRS CRCM CRCM 未使用 未使用 R/W R/W R/ W R/ W R/W R/W R/W R/W R/ W リセット時 説明 CRCM ~:CRC Mode ~ PRS:Preset CRCM,CRCM ビットは CRC ポリノミアルの設定ビットです CRCM CRCM ポリノミアル CRC ディゼーブル Reserved CRC6 (X 6 +X 5 +X 2 +) CCITT (X 6 +X 2 +X 5 +) 注 )CRCM,CRCM ビットに を設定した場合の動作は保証されません PRS ビットには CRC ジェネレータおよび CRC チェッカーのプリセット値および CRC 演算結果の送信シリアルデータ上での非反転 / 反転を設定するビットです : プリセット値 送信する CRC 演算結果は非反転 : プリセット値 送信する CRC 演算結果は反転 転送モードレジスタ (Serial Mode reg.2 SMR2) アドレス = 概要 転送モードを設定します 構成 ビット番号 機能名 未使用 CODE2 CODE CODE 未使用 未使用 未使用 未使用 R/W R/W R/W R/W R/W R/W R/W R/W R/ W リセット時 説明 CODE ~2:Code~2 CODE CODE CODE2 ビットは RXDT 入力に各種復号化機能 TXDT 出力に種符号化機能を設定するためのビットです 24/4/ Ver

11 CODE2 CODE CODE 符号 / 復号 NRZ (Reserved) NRZI (Reserved) FM FM (Reserved) (Reserved) 注 )Reserved を選択した場合の動作は保証されません 送信モードレジスタ (Serial Mode reg.3 SMR3) アドレス =B 概要 送信動作の詳細を設定します 構成 ビット番号 機能名 未使用 未使用 未使用 NRZI M 未使用 未使用 TxUEN D TxLAST END R/W R/W R/W R/W R/W R/ R/W R/W R/W W リセット時 説明 TxLASTEND : Transmit Last End TxLASTEND ビットは DMA 転送による送信動作中に XTLAST 入力信号によりフレーム終結動作をするかしないかを設定するビットです このビットに を設定した場合は XTLAST 入力信号によるフレーム終結動作が可能となり を設定した場合は XTLAST 入力信号によるフレーム終結作業がなされません TxUEND : Transmit Under Run End TxUEND ビットは 送信動作中にアンダーランが発生したことによってフレーム終結動作をするかしないかを設定するビットです このビットに を設定した場合はアンダーラン発生によるフレーム終結動作 (FCS の挿入 / 送信 及び終了フラグの送信 ) が可能となり を設定した場合はアンダーランの発生時にアボートパターンを送信してフレーム終結作業を行いません 但し TxLASTEND ビットによる DMA 転送の終結動作が設定されている場合には本ビットによらず アンダーラン発生時には終結動作を行います NRZIM : NRZI Mode NRZIM ビットは NRZI 符号時の自動復帰モードをするかしないかを設定するビットです このビットに を設定している場合は 送信データが論理 で TxDT 端子出力が L レベルの状態が 6 送信クロック分 ( 挿入なし ) 連絡したとき 自動的に 7 送信クロック目から TxDT 端子出力を H レベルにします ( 自動復帰動作 ) を設定している場合は 自動復帰動作を行いません --

12 TD-HDLCip 受信ステータスレジスタ (Receiver Status reg. RxSR) アドレス =2 概要 受信ステータスを示します 構成 ビット番号 機能名 ADET EOF SFER OER CRCER RxIDL DIDL RxRDY R/W R R R R R R R/W R リセット時 説明 RxRDY : Receive Ready RxRDY ビットは 受信データの有無を示すビットです このビットが を示しているときは シリアルデータレジスタ (SDR) に受信データが存在することを意味します このビットが を示しているときは シリアルデータレジスタ (SDR) には受信データが存在しないことを意味します このビットは 以下のいずれかの要因により クリアされます CPU によるこのビットの 読み出し後の受信データの読み出し DMA コントローラによる受信データの読みだし 受信制御レジスタ (RxCR) の RxE ビットへの 書き込み DIDL : Delta Idle DIDL ビットは アイドル受信による割り込み要求の有無を示します このビットは RxIDL ビットの立ち上がりが検出されると を示し 受信割込み許可レジスタ (RxIER) の DIDLIE ビットが に設定されていると割込み要求を発生します RxIDL ビットの立ち上がりが未検出の場合 を示します このビットは を読み出した後の の書き込みでクリアされます RxIDL: Receive Idle RxIDL ビットは アイドル受信状態を示します このビットは 5 ビットの連続した論理 を受信すると を示し フラグ受信でクリアされます 5 ビットの連続した論理 を受信していないと を示します CRCER: CRC Error CRCER ビットは CRC エラーの発生の有無を示すビットです このビットは CRC のエラーが発生すると を示し 受信割込み許可レジスタ (RxLER) の ERRIE ビットが に設定されていると割込み要求を発生します CRC エラーが発生していないと を示します このビットは を読み出された後 受信制御レジスタ (RxCR) の STC ビットに が書き込まれることによりクリアされます 24/4/ Ver

13 OER : Over Run Error OER ビットは オーバランエラーの発生の有無を示すビットです このビットは オーバランエラーが発生すると を示し 受信割込み許可レジスタ (RxIER) の ERRIE ビットが に設定されていると割込み要求を発生します オーバランエラーが発生していないと を示します このビットは を読み出された後 受信制御レジスタ (RxCR) の STC ビットに が書き込まれることによりクリアされます SFER : Short Frame Error SFER ビットは ショート フレーム エラー発生の有無を示すビットです HDLC が検出できるショート フレームは フラグ間の 消去後のビット数が 6 ビット以上 32 ビット未満のフレームです このビットは ショート フレーム エラーが発生すると を示し 受信割込み許可レジスタ (RxIER) の ERRIE ビットが に設定されていると割込み要求を発生します ショート フレーム エラーが発生していないと を示します このビットは を読み出された後 受信制御レジスタ (RxCR) の STC ビットに が書き込まれることによりクリアされます EOF : End of Frame EOF ビットは フラグ受信によるフレームの終了の有無を示すビットです このビットは 終了フラグによるフレームの終了を検出すると を示し 受信割込み許可レジスタ (RxIER) の ENDIE ビットが に設定されていると割込み要求を発生します 終了フラグによるフレームの終了を検出していない場合は を示します このビットは を読み出された後 受信制御レジスタ (RxCR) の STC ビットに が書き込まれることによりクリアされます ADET : Abort Detect ADET ビットは アボート検出 ( 連続する 7 ビットの論理 の受信 ) の有無を示すビットです このビットは フレーム受信中にアボートパターンを検出すると を示し その時受信割込み許可レジスタ (Rx IER) の ENDIE ビットが に設定されていると割込み要求を発生します アボート検出をしていない場合は を示します このビットは を読み出された後 受信制御レジスタ (RxCR) の STC ビットに が書き込まれることによりクリアされます 受信ステータスレジスタ ( Receiver Status Reg. RxSR) アドレス =3 概要 受信ステータスを示します 構成 ビット番号 機能名 未使用 未使用 未使用 未使用 未使用 RBL2 RBL RBL R/W R R R R R R R R リセット時 -3-

14 TD-HDLCip 説明 RBL2~ : Residue Bit Length2 ~ RBL2, RBL, RBL ビットは 最終受信データの端数ビット数 ( 破棄すべきビットの数 ) を示します これらのビットは受信ステータスレジスタ (RxSR) の EOF ビットが にセットされた時に有効になります RBL2 RBL RBL 端数ビット数 受信制御レジスタ ( Receiver Control Reg. RxCR) アドレス =4 概要 SIU の受信動作を制御するレジスタです 構成 ビット番号 機能名 RxE 未使用 未使用 未使用 未使用 未使用 未使用 STC R/W R/W R/W R/ R/ R/ R/ R/W R/W W W W W リセット時 説明 STC : Status Clear STC ビットは 受信ステータスレジスタ (RxSR) に示されるステータスをクリアするためのビットです このビットに を書き込むと 受信ステータスレジスタ (RxSR) の ADET,EOF,SFER,OER,CRCER ビットの内 が読み出された全てのビットがクリアされます RxE : Receiver Enable RxE ビットは レシーバをイネーブルにするかしないかを指定するビットです このビットが にセットされていると レシーバはイネーブル状態です このビットが にセットされていると レシーバはディセーブル状態です ディセーブル状態では 受信データ FIFO の内容および受信ステータスレジス (RxSR) の RxRDY ビットがクリアされレシーブ シフト レジスタの内容は に初期化されています 24/4/ Ver

15 受信割込み許可レジスタ ( Receiver Interrupt Enable Reg. RxIER ) アドレス =5 概要 レシーバ部の割込みのイネーブル / ディセーブルを設定します 構成 ビット番号 機能名 RxD/I 未使用 未使用 未使用 END IE ERR IE DIDL IE RxRDY IE R/W R/W R/ R/ R/ R/W R/W R/W R/W W W W リセット時 説明 RxRDYIE : Receive Ready Interrupt Enable RxRDYIE ビットは 受信ステータスレジスタ (RxSR) の RxRDY ビットによる割込みのイネーブル / ディセーブルを設定するビットです このビットは 本レジスタの RxD/I ビットと関係があります RxD/I ビットの説明を参照して下さい : ディセーブル : イネーブル DIDLIE : Delta idle Interrupt Enable DIDLIE ビットは 受信ステータスレジスタ (RxSR) の DIDL ビットによる割込みのイネーブル / ディセーブルを設定するビットです : ディセーブル : イネーブル ERRIE : Error Interrupt Enable ERRIE ビットは 受信ステータスレジスタ (RxSR) の CRCER ビット,OER ビット, SFER ビットのいずれかによる割込みのイネーブル / ディセーブルを設定するビットです : ディセーブル : イネーブル ENDIE : End Interrupt Enable ENDIE ビットは 受信ステータスレジスタ (RxSR) の ADET ビット,EOF ビットのいずれかによる割込みのイネーブル / ディセーブルを設定するビットです : ディセーブル : イネーブル -5-

16 TD-HDLCip RxD/I : Receiver DMA/Interrupt Request RxD/I ビットは 受信ステータスレジスタ (RxSR) の RxRDY ビットによってシリアルデータレジスタ (SDR) に受信データが有ることを示している時に DMA 要求を発生するか割込み要求を発生するかを選択するビットです このビットが に設定されていると RxRDY ビットが を示している間 DM A 要求を発生します このビットが に設定されていて さらに RxRDYIE ビットが に設定されている場合 RxRDY ビットが を示している間割込み要求を発生します RxD/I ビットを に設定した場合 RACX 入力は受信 DMA アクノリッジ入力を受け付け RDRQ 出力は受信 DMA 要求出力の発生が可能になります に設定した場合 RACX 入力は無効であり RDRQ 出力は L レベルです RxD/I RxRDYIE RxRDY 要求の種類 発生しない発生しない 発生しない割り込み要求 発生しない DMA 要求 設定禁止設定禁止 送信ステータスレジスタ ( Transmitter Status Reg. TxSR) アドレス =6 or 7 概要 SIC の送信状態を示すレジスタです 構成 ビット番号 機能名 未使用 未使用 未使用 未使用 TxEND TxEMP TxU TxRDY R/W R/ R/W R/ R/ R/W R R/W R W W W リセット時 説明 TxRDY : Transmitter Ready TxRDY ビットは シリアルデータレジスタ (SDR) に送信データの書き込みが可能であるか否かを示すビットです このビットが を示している時は シリアルデータレジスタ (SDR) への送信データの書き込みが可能です このビットが を示している時は シリアルデータレジスタ (SDR) に送信データを書き込まないで下さい このビットは 以下のいずれかの要因によりクリアされます DMA コントローラによるシリアルデータレジスタ (SDR) への書き込み CPU によるこのビットの 読み出し後のシリアルデータレジスタ (SDR) への送信データ書き込み ( 送信データ FIFO に空きが有る場合はすぐに を示します ) アボート送信動作 ( 送信制御レジスタ (TxCR) の SA ビットへの 書き込み ) 24/4/ Ver

17 TxU : Transmitter Under-run TxU ビットは 送信動作中に送信データのアンダーランが発生したか否かを示します このビットは 送信制御レジスタ (TxCR) の TxLAST ビットで をセットしていなくて フレームの送信中に送信データ FIFO 内の送信すべきデータが無くなると を示します このとき 送信モードレジスタ (SMR3) の TxUEND ビットでフレームの終結方法をアンダーランに設定していなければアボートを送信します また 送信割込み許可レジスタ (TxIER) の TxUIE ビットが に設定されていると割込み要求を発生します このビットは アンダーランが発生していなければ を示します 送信制御レジスタ (TxCR) の SA ビットに が書き込まれるとアボートを送信した後 TxU ビットのクリア動作を行うまで TxRDY ビットは を示しません このビットは を読み出した後に を書き込むことによりクリアされます TxEMP : Transmitter Empty TxEMP ビットは 送信すべきデータの有無を示すビットです このビットは 送信すべきデータがシリアルデータレジスタ (SDR), 送信データ FIFO, および送信シフトレジスタに存在しないときは を示し 存在するときは を示します TxEND : Transmit End TxEND ビットは フレーム送信の終結を示します このビットは フレームの送信を終結 ( フラグパターンの最終ビットがシフトレジスタから送出されたとき ) すると を示します このとき 送信割込み許可レジスタ (TxIER) の TxENDIE ビットが に設定されていると割込み要求を発生します このビットは フレームの送信を終結していなければ を示します このビットは を読み出した後に を書き込むことによりクリアされます 送信制御レジスタ ( Transmitter Control Reg. TxCR ) アドレス =8 概要 SIU の送信動作を制御するレジスタです 構成 ビット番号 機能名 TxE SH SB IDLS TxRST SA 未使用 TxLAST R/W R/W R/W R/W R/W R/W R/W R/W R/W リセット時 説明 TxLAST : Transmit Last TxLAST ビットは シリアルデータレジスタ (SDR) に送信するデータを書き込む時に送信フレームの最終データを指定するビットです 送信ステータスレジスタ (TxSR) の TxRDY ビットが であることを確認後 このビットに を設定し その後にシリアルデータレジスタ (SDR) に書き込まれたデータが最終のデータとなります 最終データを送出した後 FCS(CRC イネーブルの場合 ) と終了フラグが自動送出されます 送信モードレジスタ (SMR3) の TxLASTEND ビット TxUEND ビットの指定により自動的に最終データを指定することもできます 最終のデータ以外の場合は このビットへの設定は不要です -7-

18 TD-HDLCip SA : Send Abort SA ビットは フレーム送信中にアボート送信を指定するためのビットです このビットに を書き込むと送信ステータスレジスタ (TxSR) の TxRDY ビットがクリアされます このことにより現在の送信データ FIFO の内容を全て送信するとアンダーランが発生し 送信ステータスレジスタ (TxSR) の TxU ビットが を示し アボート (8 ビットの論理 ) を送信します この時 送信モードレジスタ (SMR 3) の TxUEND ビットに が設定されている必要があります TxU ビットをクリアすると TxRDY ビットが を示し新フレームの バイト目のデータを書き込むことが可能になります アボート送信後 まだ送信すべきデータを書き込んでいなければアイドル状態となり本レジスタの IDLS ビットで指定されたデータを送信します TxRST: Transmitter Reset TxRST ビットはトランスミッタ部の初期化を指定するためのビットです このビットに を書き込むと トランスミッタ部は初期化され 送信ステータスレジスタ (TxSR) の TxRDY ビットと TxEMP ビット, 送信制御レジスタ TxCR) の各ビット, 送信 FIFO の内容がリセット後と同じ状態になります IDLS : Idle Select IDLS ビットは 本レジスタの TxE ビットで送信イネーブルになっている時 アンダーランが発生していなく 送信ステータスレジスタ (TxSR) の TxEMP ビットが を示している時 (= 送信アイドル状態 ) の送信データを指定するためのビットです このビットが に設定されている場合 送信アイドル状態の時フラグパターンを送信します に設定されている場合 送信アイドル状態の時論理 を送信します SB : Send Break SB ビットは TXDT 出力の出力レベルを強制的に L にする為のビットです このビットが に設定されている間 TXDT 出力は L レベルを出力します データ送信中に このビットにより TXDT 出力が L レベルになっても送信動作には影響を与えません ( 内部的に送信動作が継続されています ) ただし このビットが に設定されていても本レジスタの SH ビットが に設定されている場合には TXDT 出力からは H レベルが出力されます (SH ビット優先 ) SH : Send High Level SH ビットは TXDT 出力の出力レベルを強制的に H にするためのビットです このビットが に設定されている間 TXDT 出力は H レベルを出力します データ送信中に このビットにより TXDT 出力が H レベルになっても送信動作には影響を与えません ( 内部的に送信動作が継続されています ) TxE : Transmitter Enable TxE ビットは トランスミッタをイネーブルにするか否かを設定するビットです このビットが に設定されている間 トランスミッタはイネーブル状態になりデータの送信が可能になります このビットが に設定されている間 トランスミッタはディセーブル状態になります トランスミッタがディセーブル状態であっても 送信ステータスレジスタ TxSR) の TxRDY ビットが を示していればシリアルデータレジスタ (SDR) に送信するデータを書き込むことが可能で トランスミッタをイネーブルにしたとき 24/4/ Ver

19 に送信が開始されます 送信割込み許可レジスタ ( Transmitter Interrupt Enable Reg. TxIER) アドレス =9 概要 トランスミッタ部の割込みのイネーブル ディセーブルを設定します 構成 ビット番号 機能名 TxD/I 未使用 未使用 未使用 TxEND IE 未使用 Txu IE TxRDY IE R/W R/W R/ R/ R/ R/W R/ R/W R/W W W W W リセット時 説明 TxRDYIE : Transmit Ready Interrupt Enable TxRDYIE ビットは 送信ステータスレジスタ (TxSR) の TxRDY ビットによる割込みのイネーブル / ディセーブルを設定するビットです このビットは 本レジスタの TxD/I と関係があります TxD/I ビットの説明を参照して下さい : ディセーブル : イネーブル TxUIE : Transmit Under-Run Interrupt Enable TxUIE ビットは 送信ステータスレジスタ (TxSR) の TxU ビットによる割込みのイネーブル / ディセーブルを設定するビットです : ディセーブル : イネーブル TxENDIE : Transmit End Interrupt Enable TxENDIE ビットは 送信ステータスレジスタ (TxSR) の TxEND ビットによる割込みのイネーブル / ディセーブルを設定するビットです : ディセーブル : イネーブル -9-

20 TD-HDLCip TxD/I : DMA Request /Interrupt Request TxD/I ビットは 送信ステータスレジスタ (TxSR) の TxRDY ビットによってシリアルデータレジスタ (SDR) に送信すべきデータを書き込めることを示している時 DMA 要求を発生するか割込み要求を発生するかを選択するビットです このビットが に設定されていると TxRDY ビットが を示している間 DMA 要求が発生します このビットが に設定されていて さらに TxRDYIE ビットが に設定されている場合 TxRDY ビットが を示している間 割込み要求が発生します TxD/I ビットを に設定した場合 XTACK 入力は送信 DMA アクノリッジ入力を受け付け,TDRQ 出力は送信 DMA 要求出力が可能になり,XTLAST 入力は送信 DMA 終了入力を受け付けます に設定した場合 XTACK 入力は無効,TDRQ 出力は L レベル,XTLAST 入力は無効になります このビットが に設定されている場合には送信フレームの終結方法は 送信モードレジスタ (SMR3) の設定により XTLAST 入力,Tx アンダーランによるものになります に設定されている場合には送信フレームの終結方法は 送信モードレジスタ (SMR3) の設定により送信制御レジスタ (TxCR) の TxLAST ビット Tx アンダーランによるものになります TxD/I TxRDYIE TxRDY 要求の種類 発生しない発生しない 発生しない割り込み要求 発生しない DMA 要求 設定禁止設定禁止 シリアルデータレジスタ ( Serial Data Reg. SDR ) アドレス =A 概要 シリアルデータのリード / ライト レジスタです 構成 ビット番号 機能名 D7 D6 D5 D4 D3 D2 D D R/W R/W R/W R/W R/W R/W R/W R/W R/W リセット時 X X X X X X X X 説明 送信ステータスレジスタ (TxSR) の TxRDY ビットの 読み出し後 このレジスタに書き込まれたデータが送信データになります 受信ステータスレジスタ (RxSR) の RxRDY ビットの 読み出し後 このレジスタを読み出したデータが受信データになります 24/4/ Ver

21 リクエストレジスタ ( Request Reg. REQR ) アドレス =C 概要 送信, 受信の割込み および DMA 要求の状態を示すレジスタです このレジスタはマスクレジスタ (MASKR) によってマスクされません 構成 ビット番号 機能名 TxDRQ RxDRQ 未使用 未使用 未使用 未使用 ITx IRx R/W R R R R R R R R リセット時 説明 IRx : Interrupt Receiver : 受信割込み要求なし : 受信割込み要求あり ITx : Interrupt Transmitter : 送信割込み要求なし : 送信割込み要求あり RxDRQ : Receiver DMA Request : 受信 DMA 要求なし : 受信 DMA 要求あり TxDRQ : Transmitter DMA Request : 送信 DMA 要求なし : 送信 DMA 要求あり -2-

22 TD-HDLCip マスクレジスタ ( Mask Reg. MASKR) アドレス =D 概要 SIU より発生する DMA 要求と割込み要求をマスクするレジスタです 構成 ビット番号 機能名 MTxDRQ MRxDRQ 未使用 未使用 未使用 未使用 MTx MRx R/W R/W R/W R/ W R/ W R/ W R/ W R/W R/W リセット時 説明 MRx : Mask Receiver Interrupt : 受信割込みマスク解除 : 受信割込みマスク MTx : Mask Transmitter Interrupt : 送信割込みマスク解除 : 送信割込みマスク MRxDRQ : Mask Receiver DMA Request : 受信 DMA 要求マスク解除 : 受信 DMA 要求マスク MTxDRQ : Mask Transmitter DMA Request : 送信 DMA 要求マスク解除 : 送信 DMA 要求マスク 24/4/ Ver

23 第 5 章動作説明 5. ステータス FIFO 構成 レシーバ Top Top ステータス FIFO 受信データ FIFO Bottom Bottom 受信ステータスレジスタ RxSR 受信ステータスレジスタ RxSR シリアルデータレジスタ SDR CRCE ADET EOF SFER OER RBL2 RBL RBL D7 D6 D5 D4 D3 D2 D D R bit7 bit6 bit5 bit4 bit3 bit2 bit bit MSB フレーム ステータス 図 5.4- 受信データ FIFO とステータス FIFO 受信 / ステータス FIFO は 同時に進みます 受信データを読み込む前には 必ずステータスレジスタを読んでください (DMA を除く ) -23-

24 TD-HDLCip 5.2 符号 / 復号 本 HDLC は 転送モードレジスタ (SMR2) の CODE ~2 ビットの設定により NRZ,NRZI,FM,FM の各符号 / 復号を選択することが可能です 下記に各符号のデータとシリアル転送クロックの関係の例を示します ( 実際の本 IP の外部信号とは異なります ) NRZ の TXCI NRZ のデータ NRZ の RXCI NRZI の TXCI NRZI のデータ NRZI の RXCI FMO の TXCI FMO のデータ FMO の RXCI FM の TXCI FM のデータ FM の RXCI 符号 / 復号 24/4/ Ver

25 第 6 章外部タイミング 6. CPU リード / ライトタイミング 下記に CPU のアクセスタイミングを示します リード動作では A XCS XRD で選択された内部レジスタ内容を DO バスに出力します また その時に DDIR を L にします ライト動作ではアドレス A XCS XWR で示される内部レジスタに対し DI バスの内容を CLK の立上りに同期して取り込みます CLK A XCS XRD XWR DI DO DDIR CPU リード / ライトタイミング 注 ) シリアルデータレジスタ (SDR ) に書き込むときは XWR の幅を 2CLK 以上にしないでください -25-

26 TD-HDLCip 6.2 送信 DMA ライトタイミング 以下に送信 DMA ライトタイミングを示します HDLC は送信要求信号として TDRQ を出力いたしますので CPU は応答として TACK XWR, を入力します その時の DI の内容を CLK の立ち上がりに同期して内部レジスタに取り込みシリアル I/F に出力いたします また次の送信要求がある場合 再度 TDRQ を出力いたします XTLAST が有効設定時 DMA サイクルにて XTLAST 信号を検出すると HDLC は送信 DMA 終了動作を行ないます CLK TDRQ XTACK XCS XRD XWR XTLAST DI DO DDIR 注 ) XWR の幅を 2CLK 以上にしないでください 送信 DMA ライトタイミング 24/4/ Ver

27 6.3 受信 DMA リードタイミング 以下に受信 DMA リードタイミングを示します HDLC は受信要求信号として RDRQ を出力します CPU は応答として XRAK XRD を入力し DO バスに出力される受信内容を読み込みます また その時 DDIR 信号は L を出力いたします CLK RDRQ XRACK XCS XRD XWR DI DO DDIR 受信 DMA リードタイミング -27-

28 TD-HDLCip 6.4 シリアル I/F タイミング 以下にシリアル I/F を示します [ 送信側 ] 送信側では TXCI を CLK の立ち上がりで F/F に取り込み 立ち上がり / 立下り検出を行ないます 送信回路はこの立ち上がり / 立下り検出された信号を送信イネーブルとし CLK に同期し TXDT 出力を行ないます 言い換えると TXCI は CLK 同期入力を行なう必要があります [ 受信側 ] 受信側も同様に RXCI を CLK の立ち上がりで F/F に取り込み 立ち上がり検出を行ないます 受信回路は立ち上がり検出された信号を受信イネーブルとし CLK に同期して RXDT 入力を回路内部に取り込みます 言い換えると RXCI は CLK 同期入力 RXDT は受信イネーブルで取り込めるようなタイミングで入力する必要があります CLK TXCI 内部 TXCI 立上り検出 立下り検出 TXDT [ 送信側 ] RXCI 内部 RXCI 立上り検出 RXDT 内部 RXDT [ 受信側 ] 注 )CLK は TXCI RXCI に対し 4 倍以上 ( 推奨 32 倍 ) の周波数クロックを入力してください 24/4/ Ver

29 インプリメントについてインプリメント時は 必ず F/F から F/F までの遅延が クロック未満になる様に制約を入れてください -29-

30 TD-HDLCip インレビアム営業部 神奈川県横浜市神奈川区金港町 番 4 横浜イーストスクエア TEL FAX inrevium-contact@teldevice.co.jp URL お問い合わせは下記営業担当までお願い致します この資料の記載内容は 予告なしに変更することがあります ご使用を検討の際には弊社担当までご確認ください この資料に記載された情報 図面の使用に起因する第三者の特許権 工業所有権 その他の権利侵害について 弊社はその責任を負うものではありません 本製品を他の製品と組み合わせて または他の製品に組み込んで使用される二次製品 三次製品等について 第三者との間に特許権 実用新案権 回路配置利用権 著作権 その他の知的財産権の関する紛争が発生した場合には 本製品をご使用される方の責任において処理 解決してください 本製品は 生命維持装置 原子力制御装置 航空宇宙機 輸送機器等の極めて高い信頼性が要求される装置用に製造されておりません Tokyo Electron Device Limited printed in JAPAN 24 年 4 月 24/4/ Ver