製品 Ver2.3 の主な特徴 C 言語からのハードウェア開発 SystemCサポート ( サブセット ) 自動アーキテクチャ合成 最新技術のデータフロー解析 資源の配置と割り当て スケジューリングの自動化とコントローラの生成 詳細なパフォーマンス解析機能 パイプライン化されたVLIWアーキテクチャのコントローラ ASICとFPGAへのインプリメンテーション パス C/HDL テストベンチ生成 サイクル アキュレート ビット アキュレートの C モデル生成 VHDL (IEEE 1076-1987) 出力 Verilog (IEEE 1364-1995) 出力 サポートプラットフォーム WinNT4.0(SP5), Sun Solaris7,HP-UX 11.00 RedHat Linux6.2 既存の HDL ANSI C SystemC HW Resource HW Library Resource HW Library 資源 Library ベンダの HDL 編集 / コンパイル編集 / コンパイル アーキテクチャの生成アーキテクチャの生成 ソースコードのチューニング アーキテクチャへのマッピングアーキテクチャへのマッピングスケジューリングスケジューリング アーキテクチャ最適化 パフォーマンスの解析 RTL コードの生成 RTL コードの生成 論理合成 FPGA ASIC 1 page
A RT Designer/Pro A RT Designer は アルゴリズム (C 言語 ) から論理合成可能な Verilog HDL および VHDL を出力します そのツール リソースの割り当て スケジューリング ユーザ定義ライブラリの自動挿入などを対話形式で行い 最適化されたアーキテクチャーを探索できます 最適化の過程において 分析 調査しながら パフォーマンス 回路規模などのトレードオフが設計者の意のままにハードウェアに反映できます 標準的な C コードによって記述された ビヘイビアレベルの高度なアルゴリズムを コンパイルし プロセッサ ライクなアーキテクチャを対話的に設計することができます C コードは アーキテクチャ上に データパス資源として 指示されたオペレーションとファンクションに割り当てられます そして 自動的に配線され ローカルなメモリーを生成し レジスタ転送レベルで スケジューリングを行います 最終的に データパスとコントローラは結合され 合成可能な HDL を出力します アーキテクチャの構成は 様々な合成オプションと pragma により簡単に変更することが出来ます は 次の5 つのステップによって A RT Designer は 次の C 言語から HDL までの作成を実行致します 1 ツールオプションと pragma によってそれぞれコントローできます C コードの編集 / コンパイル A RT Designer は A RT Library で提供する固定小数点のデータタイプだけでなく ANSI C 言語や SystemC の主なサブセットもサポートします コンパイル方法は 洗練されたデータフロー解析手法 ( 特許出願中 ) を使用します ソースプログラム上で並列処理の存在を検出し 正確な表示にします この情報によって より最適化されたアーキテクチャの使用よる 開発を可能にします 2 アーキテクチャの生成 branch logic A RT Designer は コア リソースを使い 目的のハードウェアアーキテクチャを 高度に定義します そして 実際のあらゆる設計に対応するため 加算器 乗算器 ALU およびメモリなどのリソースは 高度にパラメータ化された包括的なセットを使用します 次に レジスターファイル マルチプレクサー スリーステートバッファ およびバスのような補助的な資源は すべてツールにより自動的に挿入されます また 高いオープン指向のツールであり 多様なインプリメンテーションおよび新しいリソースのデータタイプを迅速かつ容易に 取り込むことができます IN ALU RAM MULT ROM OUT A RT Designer によって スループット クロックスピード サイズを最適化し さまざまなアーキテクチャの開発を実現します また コンフィギャブルな VLIW 構造のコントローラは 並列処理と性能をスケーラブルに選択できます 2 page
3 アーキテクチャへのマッピング マッピングでは C 言語記述で使われている全ての変数を 利用可能なメモリータイプに割り付け また全てのオペレーションはデータパス資源にします そしてレジスタ転送表現に翻訳されます これは C- ソースのタイミング概念のない RT- 表現として 目的のアーキテクチャ上に示します 4 スケジューリング スケジューリングの後 各々の C コードがどのくらいマシーンサイクルを費やしているか 明確に表示されます ユーザーは スケジューリングの概要を把握することができ さらに ワン クリックするだけで 詳細なビューとレポートが示されます スケジューリングにおいて データ フローとハードウェア制限をしている時 レジスタ転送は できる限り少ないマシーンサイクルに 時間軸を設定します このように 並列処理においてすべての変数は 全体で最小限のレジスターで済むようにされ 個別のレジスターフィールドに割り当てられます また 設計の制約により 異なるスケジューリング方法 (ASAP, ALAP, ALAP Greedy) を選択することができます ループホールディングループホールディング タイムループホールディング ピープホール最適化ピープホール最適化 ライフタイム最適化ライフタイム最適化のような先進的な方法によって スケジュール / レジスタ使用率を さらに高めることができます 5 RTL コードの生成 300 14000 生成のステップで 設計の完了です データパスとコントローラは合成され VHDL (IEEE 1076-1987) もしくは Verilog (IEEE 1364-1995) で出力されます テストベンチは 自動的に生成され 迅速に C ソースコードの検証ができます 合成された スクリプトファイルは 最新の論理合成ツールで使用できます ( 速度 ) cycles 250 200 150 100 50 13500 13000 12500 12000 11500 11000 ( ゲート数 ) area 0 1 2 3 4 5 10500 3 page 通常のデザイン規模であれば わずか一日で いく通りもの設計パターンを評価することができます
強力なビルトイン解析 設計者は ソースコードを変更することなく 資源の配置 割り当ておよびスケジューリングを パラメータによって操作し 詳細に設定できます ツールは高速であり さまざまな設計オプションを試すことが可能となりアプリケーションに最適な設計を実現します 例えば ユーザは 加算器 乗算器 レジスタの追加や配線による性能に対する影響を確認しながら チップ面積や性能を決定することができます 同様の方法において スループットを増やし クロックを下げるなど 同じ性能を維持したまま 消費電力を減らす設計が可能です アーキテクチャーレベルにおける最適化は RT-レベルまたは論理合成での最適化よりも 大幅な改良が容易であり 好結果をもたらします A RT Designerのデザインレポートは 広範な情報を強力なグラフィカルビュー アーキテクチャビューとクロスリファレンスクロスリファレンスで表示しますこの機能によって 設計者は生きたデータを確認し 種々のデザイン ( 例 ; コアやバスの動作 ) の仕様を関連付けさせることによって デザインのより深い考察 潜在的な問題点やボトルネックをいち早く抽出することができます ロードビューによってユーザはどのコアまたはメモリ資源の利用率が高く どれが低いかを識別できます これはデザインのアーキテクチャ性能を最大化する為に重要な機能です 4 page
直感的なユーザーインタフェースは 個々の合成ステップにおいて さまざまな情報をユーザーに提供致します セッション比較機能はにより 現在のデザインを他のデザインと比較でき A RT Designer の全てのレポートに対して適用できます 更にソースコードとプラグマファイルを以前のデザインのものと比較する事ができます セッション比較のオーバービューは両方のデザインの全ての重要なパラメータやデザイン間の相違点を青色でハイライト表示します 5 page ライフタイムビューは全ての変数がいつどのように生成され消費されるのかを視覚化します 設計者はこれでレジスタ利用を明らかにでき パフォーマンスとレジスタサイズを比較検討することが出来ます
簡単なライブラリ登録 A RT Designer で作成されたデザインをグラフィカルに表示することができます このビューによりデータパスをグラフィカルに確認することができ 個々のコンポーネントや接続状況をハイライト表示することができます ビュー上のリソースをダブルクリックすることにより より詳細な情報を含むアーキテクチャーリポートを呼び出すことができます 上の例のように接続ラインが選択された場合 接続ラインは赤で表示され 接続の詳細を記述したテキストレポートが表示されます デザイン中で使用されているコアリソースについても同様の操作が可能です 強力な専用ライブラリ生成機能 独自のコアリソースライブラリ作成を簡単かつ集中的に行うことができるライブラリマネージャです リソース毎に独自に次のデータを登録できます 入出力 命令セットおよびタイミングからなる動作モデルを記述したプラグマファイル C++ の関数記述 VHDL コード Verilog コード 更にライブラリマネージャによりユーザ定義コアを別のデザインで利用することが簡単になります A RT Designer にてアーキテクチャを作るとき ALU 乗数器 メモリなど ツールに付属したデフォルトのリソースを選択することができます しかしながら C ソースの計算集中的なファンクションブロックに対しては ツールは 自動的にそのブロックを 1 サイクルで実行する専用のコアリソースを 1 つあるいはそれ以上生成することができます C ソースのそのブロックを専用コア化するかなど自由に指定することができ また生成された専用コアリソースは 別の設計に流用することもできます 6 page
高速な論理シミュレーション C 言語での設計の利点の 1 つは シミュレーションのスピードです A RT Designer によって生成されるテストベンチは デザインの機能動作を高速にシミュレーションするのを可能にしておりました 新たに A RT Designer は サイクル アキュレート ビット アキュレートの C モデルを生成し C のレベルで Cycle-True の動作をシミュレーションすることができます このレベルにおいて シミュレーションは RTL レベルにおいてより 10 から 100 倍速く行えます 効率的な FPGA 実装 A RT Designer では ASIC または Xilinx Virtex Virtex-E Spartan Spartan-Ⅱ XC4000 Altera APEX FPGA シリーズそれぞれへのデザインのマッピングを選択できます FPGA は 一般にオンチップ RAM,ROM, 専用の乗算機など 特別なリソースを含んでおり これらのリソースの使用を最適に行うことにより より速く より効果的な設計が可能になります 例えば A RT Designer では 生成された RAM をオンチップ RAM にマッピングすることをプラグマファイルを使用することにより簡単に行えます これにより FPGA 利用のプロトタイピングは 非常に単純化されるようになります 通常のレジスタファイル Xilinx 使用の場合 reg1 reg2 reg3 RAM 16x1D RAM 16x1D 注意 1< フィールド数 <=16 RAM 16x1D レジスタファイルを LUT RAM にマッピング 2 から 16 のレジスタフィールドを持つレジスタファイルは非常に効率よくデュアルポート LUT RAM にマップできます これによりデザインサイズが大きく最適化され動作速度が向上します 7 page
応用例 第 3 世代携帯電話 現在 標準的な GSM 電話は 1 秒毎に 6 千万の命令を実行しなくてはなりません IS-95 あるいは CDMA 電話では 8 0Mips の処理能力が必要です そして ワイド バンド対応の次世代の携帯電話では ビデオの圧縮伸張 インターネットブラウザへの対応 電子メールのサポート Java アプレット そして MPEG4 や MP3 処理にも対応しなければなりません この大きな負荷のかかる処理を 非常に限られたスペースとわずかな消費電力で達成しなければなりません 標準的な第 3 世代の WCDMA 電話では チャネルコーディングとデコーディングの処理だけでも 3 50Mips の処理が必要になると予測されています しかし 現状では低消費電力 DSP では 最大限 150Mips 程度の処理能力しか望めません よって ハンドセットの設計者の多くは Turbocoder や Voice コーデックの演算のように 繰り返し集中的な演算を実行するために ベースバンドコ プロセッサーを開発する方向に向かっております A RT Designer は 強力な分析 最適化機能を備え 自由にハードウェアに設計資源を追加できますので 容易にハードウェアのパフォーマンスを向上させることができます このような 厳しい条件のデザインに対しても A RT Designer は的確に対応することができます 完全なソリューション -A RT Designer には2つのバージョンがあります A RT Designer 基本パッケージ ( 合成機能などすべての基本機能が含まれています ) A RT Designer Pro それぞれの設計ステップにおいて さらに精度の高い最適化が可能です A RT Designer/Pro は 下記の製品も標準バンドルされます : A RT Library, 固定小数点データ型ライブラリー A RT Builder, C- コードによる RTL 設計ツール A RT Designer/Pro 利点 C-to-HDL デザインフロー 柔軟性の有るアーキテクチャ より最適なソリューション デザイン再利用の向上 Time-to-Market の短縮 生産性の向上 A RT は Frontier Design Inc の登録商標で Algorithm-to-RT を表します Verilog は Cadence Design Systems の登録商標です HP SUN Linux 及び Windows NT プラットフォームで利用可能です 販売代理店丸文株式会社 LSI 技術本部 LSI 技術第 2 部技術第 2 課東京都中央区日本橋大伝馬町 8-1 Tel: (03)-3639-8471 Fax: (03)-3639-9927 URL:http://www.marubun.co.jp/eda/adelante/ Email:adelante@marubun.co.jp 8 page European Contact Adelante Technologies Abdijstraat 34, 3001 Leuven, Belgium Tel.: +32 16 39 14 11 Fax: +32 16 40 60 76 URL:www.adelantetech.com