山下 大畠研究室 チップギャラリー Since 2004
2.1 mm 6-bit Flash ADC Phase I differential voltage (V) 0.8 0.6 0.4 0.2 0-0.2-0.4-0.6-0.8 fs=1 GHz, fin=40 MHz Input analog signal ADC output 0 5 10 15 20 25 30 35 time (sample) 試作年度 2004 0.87 mm 3 ヶ月 0.18 mm CMOS 上村勇仁 (B4) 永吉芳行 (B4) 大畠賢一 山下喜市 研究室初の ADC LSI ENOB=4.5 bit@1 GS/s 2.8 bit@2 GS/s 動いているだけで感激した
2.0 mm 10-Gb/s, 1:4 DEMUX Phase I 試作年度 2004 3 ヶ月 0.18 mm CMOS 小野宏一 (B4) 大畠賢一 山下喜市 1:4 DEMUX LSI 四角く見えているのはスパイラルインダクタ 動作せず 1.4 mm
1.14 mm 10-Gb/s, 1:4 DEMUX Phase II Din Din @10 Gb/s 1 0 1 0 1 1 0 0 Dout0 1 0 1 0 1 1 0 0 1.32 mm 試作年度 2004 設計期間 製造プロセス 設計者 コメント 4 ヶ月 0.18 mm CMOS 小野宏一 (B4) 上村勇仁 (B4) 大畠賢一 山下喜市 研究室初の 10 Gb/s 動作 LSI 10 Gb/s での分離動作確認
1.14 mm 10-Gb/s, 4:1 MUX Phase I 100ps @10 Gb/s 1.32 mm 試作年度 2004 設計期間 製造プロセス 設計者 コメント 4 ヶ月 0.18 mm CMOS 田口量寛 (B4) 犬塚正道 (B4) 上村勇仁 (B4) 大畠賢一 山下喜市 研究室初の 10 Gb/s 動作 LSI 10 Gb/s での多重動作確認
0.68 mm 10-GHz VCO -20 Phase noise (dbc/hz) -40-60 -80-100 -120 設計 実測 -140 1.E+04 1.E+05 1.E+06 1.E+07 Offset frequency (Hz) 0.68 mm fosc (GHz) 11.5 11.0 10.5 10.0 9.5 設計 9.0 実測 8.5 0.0 0.5 1.0 1.5 2.0 Vcont (V) 試作年度 2004 設計期間 製造プロセス 設計者 コメント 0.5 ヶ月 0.18 mm CMOS 大畠賢一 山下喜市 研究室初の 10 GHz VCO ほぼ設計どおりの性能を確認
2.4 mm 6-bit Flash ADC Phase II Analog inputs Comparator Encoder Output buffer Digital outputs Clock inputs Digital outputs SNDR, SFDR (db) 45 40 35 30 25 20 15 10 5 0 試作年度 2005 設計期間 製造プロセス 設計者 SFDR SNDR 0 1 2 3 4 4 ヶ月 sampling frequency (GHz) 0.18 mm CMOS fin=10 MHz 上村勇仁 (M1) 永吉芳行 (M1) 矢山浩輔 (B4) 呉慶 (B4) 大畠賢一 山下喜市 1.1 mm コメント 2004 年度版をブラッシュアップ 3 GHz で動作確認するも ENOB=4.5 bit
5.0 mm 10-Gb/s Intelligent Optical WDM Transceiver 10.0 mm RX Analog IF ADC DAC SRAM 32b x 8kw MPU core TX SRAM 32b x 8kw Transceiver MPU 試作年度 2005 6 ヶ月 0.18 mm CMOS 鹿児島大学 : 田口量寛 (M1) 小野宏一 (M1) 犬塚正道 (M1) 厚地保幸 (B4) 柳田弥希 (B4) 大畠賢一 山下喜市日立ハイブリッド : 原澤克嘉 本田真 神永勝 池内英洋 松本昌人 平塚和也 池邉寛慶応大学 : 西宏章 10 Gb/s での B to B 伝送試験で BER<10-11 を達成 内蔵 MPU によるレーザー波長制御を確認
2.5 mm 10-GHz, 10-bit DAC for Y-00 Protocol Phase I 試作年度 2006 2.5 mm 3 ヶ月 0.25 mm SiGe BiCMOS 小野宏一 (M2) 犬塚正道 (M2) 清水雅裕 (B4) 大畠賢一 山下喜市 研究室初の SiGe LSI 10 GHz, 2.5 Vpp で動作確認
1.0 mm 1-GHz T/H Circuit with Body-Bias Control fs = 1 GHz, fin = 44.921875 MHz 2 ns/div., 50 mv/div. 1.4 mm 試作年度 2006 3 ヶ月 90 nm CMOS 矢山浩輔 (M1) 清水佑一郎 (B4) 大畠賢一 山下喜市 研究室初の 90 nm CMOS LSI ボディーバイアス制御回路を搭載し SFDR=56.3 db@1 GS/s を達成
1.0 mm 1-GHz V TH Adjustable Comparator 1.4 mm 試作年度 2006 3 ヶ月 90 nm CMOS 上村勇仁 (M2) 永吉芳行 (M2) 田口量寛 (M2) 大畠賢一 山下喜市 研究室初の 90 nm CMOS LSI 閾値可変コンパレータ 1 GHz で閾値可変動作確認
1.5 mm VCSEL Driver for Optical Interconnection Optical output waveform at 5 Gb/s 1.8 mm H:48ps/div V:0.3mW/div 試作年度 2006 3 ヶ月 0.18um CMOS 李言勝 (D2) 厚地保幸 (M1) 関健治 (B4) 大畠賢一 山下喜市 チップ間光配線用 VCSEL ドライバ 温度補償回路を内蔵し 5 Gb/s で動作を確認
2.5 mm 10-GHz, 10-bit DAC for Y-00 Protocol Phase II 100mV/div 10ns/div 試作年度 2007 2.5 mm ramp waveform (10GS/s) 100mV/div 20ps/div 3 ヶ月 0.25 mm SiGe BiCMOS 清水雅裕 (M1) 迫紘平 (B4) 宇野哲史 (B4) 大畠賢一 山下喜市 2006 年試作の改良版 fout=5 GHz で SFDR=30 db を達成 Y-00 modulated waveform (10Gb/s)
4 10 Gb/s VCSEL driver for Optical Interconnection VCSEL array circuit core (1 ch.) 175 x 225 um Driver LSI D0 D3 Flip-chip bonded D1 CK D2 10 Gb/s optical waveform (Solid line is sim.) 試作年度 2007 3 ヶ月 90 nm CMOS 厚地保幸 (M2) 関健治 (M1) 今村裕典 (B4) 竹下佳岐 (B4) 大畠賢一 山下喜市 非対称エンファシス方式を考案し 10 Gb/s 動作を実現
770-MS/s, 70-mW, 8-bit Subranging ADC 2.2 mm CADC R-ladder T/H MUX F-ADC 960 mm SNDR, SFDR (db) fin=fs/2 65 60 SFDR 55 50 45 40 SNDR 35 30 100 200 300 500 700 1000 Sampling frequency (MHz) SDNR, SFDR vs. sampling frequency 試作年度 2007 設計期間 製造プロセス 設計者 コメント 2.2 mm 6 ヶ月 90 nm CMOS 630 mm 矢山浩輔 (M2) 内野浩基 (M1) 清水佑一郎 (M1) 大山康祐 (B4) 有川寛人 (B4) 大畠賢一 山下喜市 参照電位プリチャージ方式を考案し 8bit サブレンジング型では 世界最高速を達成 Magnitude (db) 0-20 -40-60 -80-100 fs = 770 MHz, fin = 400 MHz Output data is downsampled by 2. 2nd 4th 9th 0 50 100 150 Frequency (MHz) Spectrum
2.2 mm CADC1 MUX1 R -ladder CADC2 MUX2 FADC1 FADC2 E NC1 T/H E NC2 1.28 mm SNDR (db) 1.2-GS/s, 100-mW, 8-bit Time-Interleaved Subranging ADC 1.34 mm VTH g en. 45 G a in com. 40 2.2 mm 35 30 fin=10mhz fin=fs/4 fin=fs/2 25 20 0 500 1000 1500 2000 C K g en. fs (MHz) Single channel での測定結果 試作年度 2008 6 ヶ月 90 nm CMOS 内野浩基 (M2) 清水佑一郎 (M2) 大山康祐 (M1) 入佐浩亮 (B4) 上土橋尚弘 (B4) 大畠賢一 山下喜市 インターリーブ技術の挑戦したが チャネル間オフセットにより 期待した性能は得られなかった
17-Gb/s VCSEL driver for Optical Interconnection VCSEL driver (1 ch) 220 x 330 mm VCSEL 試作年度 2008 3 ヶ月 90 nm CMOS 今村裕典 (M1) 大野聖信 (M1) 谷口隆哉 (B4) 大畠賢一 山下喜市 ダブルパルス非対称エンファシス技術により 17 Gb/s を達成 17 Gb/s Optical waveform
Low-Voltage RF-MEMS Switch Using Two Step Driving Method 試作年度 2010 3 ヶ月 Metal MUMPs 河野明 (M2) 赤坂純也 (M2) 大畠賢一 研究室初の MEMS チップ 2 段階駆動により低駆動電圧を目指した RF MEMS スイッチ 製造時の応力により可動部が反ってしまい 動作せず
1-GS/s, 44-mW, 6-bit Flash ADC Output Buf. Enc. Comparators R-ladder 試作年度 2010 3 週間 0.18 um CMOS 大畠賢一 ダイナミック型アナログラッチに容量アベレージングを適用することで プリアンプを使用せずオフセットを抑圧し 大幅な電力削減を狙った 設計ミスにより SNDR は 28 db しか得られなかった
Low-Power, Low-offset Stacked Analog Latch 56 x 12.4 μm for an analog latch 64 to 1 selector Decoupling cap. 64 analog latches Decoupling cap. CK gen. Frequency 20 15 Proposed w/o offset cancellation 10 5 0-40 -30-20 -10 0 10 20 30 40 Offset voltage (mv) 試作年度 2010 2 ヶ月 0.18 um CMOS 伊達浩己 入佐浩亮 上土橋尚弘 建野峰彦 大畠賢一 ダイナミック型アナログラッチにオフセットキャンセル回路を付加することで 低電力かつ低オフセットのアナログラッチを実現した 200 MHz 動作で消費電力 50 uw オフセット 3.3 mv
ENC ENC CK Gen. C-ADC C-Ladder AMUX F-Ladder F-ADC CK Gen. 440 μm 1-GHz, 17.5-mW, 8-bit Subranging ADC TH 570 μm 試作年度 2011 6 ヶ月 65 nm CMOS 高瀬啓行 建野峰彦 有田真唯 今掛直裕 米満侑卓 大畠賢一 オフセットキャンセリングチャージステアリングアンプ 容量アベレージング 抵抗ラダー歪み補償などのアナログ技術を駆使することで キャリブレーションを用いないで FOM=118 fj/conv.-step を実現した
SNDR (db) 1-GHz, 7.0-mW, 8-bit Subranging ADC 520 TH CAL CADC CDAC FADC CAL CENC 370 CALCTRL ERRADJ FENC REF (CAL) DECIM OBUF 45 SNDR ( 入力換算 ) fs = 1 GHz, fin = 10 MHz 試作年度 2012 40 設計期間 6 ヶ月 35 製造プロセス 65 nm CMOS 30 25 20 SNDR 0 50 100 150 200 250 入力振幅 (LSBpp) 設計者 コメント 今掛直裕 米満侑卓 下薗太 田平大基 吉村渉 岩元雅太郎 大畠賢一 Built-in Vth 技術とフォアグラウンドキャリブレーション技術を組み合わせることで 抵抗ラダーを削除した低電力サブレンジング ADC CDAC のレイアウトに不備があり 歪みが大きいが 入力振幅を制限することで SNDR=41.8 db を確認
500-MHz, 2.0-mW, 8-bit Subranging ADC 試作年度 2015 6 ヶ月 65 nm CMOS 堀田海平 山口直人 早川大樹 瀬脇健司 今柳田賢人 園田悠樹 大畠賢一 Flash ADC と時間領域 ADC(Single slope ADC) を組み合わせることで 高速 極低電力の ADC を実現した 最先端 SAR ADC に迫る 32 fj/conv.- step を実現 これにより 時間領域 ADC の有効性を示した
900-MHz, 3.5-mW, 8-bit Pipelined Subranging ADC Combining Flash ADC and TDC 試作年度 2016 6 ヶ月 65 nm CMOS 早川大樹 瀬脇健司 今柳田賢人 上野浩暉 園田悠樹 室屋健一郎 大畠賢一 Flash ADC と時間領域 ADC(Single slope ADC) を組み合わせてサブレンジング構成とし さらにパイプライン化して高速化した 最先端 SAR ADC に迫る 32 fj/conv.-step を実現 これにより 時間領域 ADC の有効性を示した
2.3-mW, 950-MHz, 8-bit, Fully-Time-Based Subranging ADC Using Highly-Linear Dynamic VTC 試作年度 2017 6 ヶ月 65 nm CMOS 大畠賢一 2 つの時間領域 ADC を組み合わせた完全時間領域サブレンジング ADC 高線形 VTC により入力範囲も広い 65 nm 製造技術では世界最小の FOM=16 fj/conve. step を実現した