1-2 MLAB 図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要 この図は LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表しています C4 C27 異なる速度と長さのロウ インタコネクト R32 R3/R6 s

1 署名 ロジック アレイ ブロック (LAB) は アダプティブ ロジック モジュール () として知られる基本のビルディング ブロックで構成されています ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するために LAB をコンフィギュレーションすることができます また Arria 10 デバイスで使用可能な LAB の 4 分の 1 をメモリ LAB(MLAB) として使用することができます なお 特定のデバイスにはより高い MLAB 比率を有するものもあります Quartus II ソフトウェアおよびサポートされるサードパーティの合成ツールは LPM(Library of Parameterized Module) などパラメータ化された機能と併せて使用すると カウンタ 加算器 減算器 および演算ファンクションなどの一般的な機能に適切なモードを自動的に選択します この章は以下の項で構成されています LAB 動作モード 関連情報 Arria 10 Device Handbook: Known Issues Arria 10 Device Handbook の章にて予定される更新をリストします LAB LAB はロジック リソースのグループで構成されるコンフィギュレーション可能なロジック ブロックです 各 LAB には にコントロール信号を駆動するための専用ロジックが含まれます MLAB は LAB のスーパーセットで LAB の機能をすべて備えています 2014. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 www.altera.com 101 Innovation Drive, San Jose, CA 95134

1-2 MLAB 図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要 この図は LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表しています C4 C27 異なる速度と長さのロウ インタコネクト R32 R3/R6 s 隣接ブロックからのダイレクトリンク インタコネクト 隣接ブロックからのダイレクトリンク インタコネクト 隣接ブロックへのダイレクトリンク インタコネクト ローカル LAB インタコネクト MLAB 異なる速度と長さのローカル インタコネクトは カラム インタコネクトカラムとLABによって片側から ロウによって上から駆動されます 隣接ブロックへのダイレクトリン インタコネク MLAB 各 MLAB は最大 640 ビットのシンプル デュアル ポート SRAM をサポートします MLAB の各 は 32( 深さ ) x 2( 幅 ) のメモリ ブロックとしてコンフィギュレーション可能で 32( 深さ ) x 20( 幅 ) のシンプル デュアル ポート SRAM ブロックのコンフィギュレーションとなります MLAB は Quartus II ソフトウェアを使用するソフト実装で次の 64 ディープ モードをサポートします 64( 深さ ) 8( 幅 ) 64( 深さ ) 9( 幅 ) 64( 深さ ) 10( 幅 )

ローカル インタコネクトおよびダイレクト リンク インタコネクト 1-3 図 1-2: Arria 10 デバイスの LAB と MLAB 構造 MLAB をレギュラー LAB として 使用するか デュアルポートSRAM として コンフィギュレーション できます -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 LAB Control Block MLAB をレギュラー LAB として 使用するか デュアルポートSRAM として コンフィギュレーション できます LAB Control Block -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 MLAB LAB ローカル インタコネクトおよびダイレクト リンク インタコネクト それぞれの LAB は 40 出力をドライブ アウトすることができます 20 出力の 2 つの グループは ダイレクト リンク インタコネクトを介して隣接する LAB を直接駆動すること ができます このダイレクト リンクによる接続機能は ロウおよびカラム インタコネクトの使用が最小限 で済むため さらに高い性能と柔軟性を提供します ローカル インタコネクトは カラム インタコネクトとロウ インタコネクト 同じ LAB の 出力を使用して 同じ LAB で を駆動します 左側または右側の隣接する LAB MLAB ブロック あるいは DSP デジタル信号処理 ブロッ クは ダイレクト リンク接続を使用して LAB のローカル インタコネクトを駆動することが できます

1-4 共有演算チェイン インタコネクトとキャリー チェイン インタコネクト 図 1-3: Arria 10 デバイスの LAB ローカル インタコネクトおよびダイレクト リンク インタコネクト 左の LAB MLAB/M20K メモリ ブロック DSP ブロック または IOE アウトプットからのダイレクトリンク インタコネクト s 右の LAB MLAB/M20K メモリ ブロック DSP ブロック または IOE アウトプットからのダイレクトリンク インタコネク s 左側へのダイレクトリンク インタコネクト ローカル インタコネクト 右側へのダイレクトリンク インタコネクト MLAB LAB 共有演算チェイン インタコネクトとキャリー チェイン インタコネクト 間にはキャリー チェインおよび共有演算チェインという 2 つの専用パスがあります デバイスは LAB 内に拡張されたインタコネクト構造を有し 効率的な演算機能のために共有演算チェインとキャリー チェインを配線します こうした 間の接続はローカル インタコネクトをバイパスします Quartus II コンパイラはこれらのリソースを自動的に利用して使用率と性能を向上させます

LAB コントロール信号 1-5 図 1-4: 共有演算チェイン インタコネクトとキャリー チェイン インタコネクト LABの間の ローカル インタコネクト 配線 1 2 ローカル インタコネクト 3 隣接への キャリー チェイン および共有演算チェイン 配線 4 5 6 7 8 9 10 LAB コントロール信号 それぞれの LAB は にコントロール信号を駆動するための専用ロジックを含んでおり 2 つ の独立したクロック ソースと 3 つのクロック イネーブル信号を有します LAB コントロール ブロックは 2 つのクロック ソースと 3 つのクロック イネーブル信号を 使用して最大 3 つのクロックを生成します 各クロックとクロック イネーブル信号はリンクさ れます クロック イネーブル信号がディアサートされると 対応する LAB ワイドのクロック信号はオ フになります LAB ロウ クロック[5..0]と LAB ローカル インタコネクトは LAB ワイドのコントロール信号を 生成します MultiTrack インタコネクトに固有の低スキューは データの他にクロックおよびコ ントロール信号を分配することができます MultiTrack インタコネクトは デザイン ブロック 間およびデザイン ブロック内の接続に使用される長さと速度が異なる最適性能の連続配線ライ ンで構成されます クリアおよびプリセット ロジック コントロール レジスタのクリア信号のロジックは LAB ワイド信号によって制御されます は非同期の クリア機能を直接サポートします レジスタ プリセットは NOT-gate push-back ロジックとし て Quartus II ソフトウェアに実装されています 各 LAB は最大 2 つのクリアをサポートしま す

1-6 リソース Arria 10 デバイスは デバイス内のすべてのレジスタをリセットするデバイス ワイドのリセット ピン (DEV_CLRn) を提供します DEV_CLRn ピンはコンパイルの前に Quartus II ソフトウェアでイネーブルすることができます このデバイス ワイドのリセット信号は 他のすべてのコントロール信号よりも優先されます 図 1-5: Arria 10 デバイスの LAB ワイド コントロール信号 次の図は LAB 内のクロック ソースとクロック イネーブル信号を表しています Dedicated Row LAB Clocks 6 6 LAB ごとに 2 つの固有のクロック信号があります 6 Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect labclk0 labclk1 labclk2 syncload labclr1 labclkena0 またはasyncload またはlabpreset labclkena1 labclkena2 labclr0 synclr リソース 各 には 2 つの組み合わせアダプティブ (A) と 4 つのレジスタ間で分割できる多様な ベースのリソースが含まれています 2 つの組み合わせ A の最大 8 入力を使用して 1 つの に 2 つのファンクションのさまざまな組み合わせを実装することができます この適応性により は 4 入力 アーキテクチャとの完全な下位互換性を有します 最大 6 入力を有する任意のファンクションや特定の 7 入力ファンクションを 1 つの に実装することも可能です 1 つの には 4 つのプログラマブル レジスタが含まれます 各レジスタはそれぞれ 次のポートを有します

出力 1-7 データ クロック 同期および非同期クリア 同期ロード グローバル信号 汎用 I/O GPIO ピン あるいは任意の内部ロジックで レジスタのクロ ック イネーブル信号 クロック コントロール信号 およびクリア コントロール信号を駆動 することができます 組み合わせファンクションでは レジスタがバイパスされ ルックアップ テーブル の 出力が の出力に直接駆動します 注: Quartus II ソフトウェアは 最適化されたパフォーマンスを提供するために を自動的に コンフィギュレーションします 図 1-6: Arria 10 デバイスにおける の上位レベルのブロック図 shared_arith_in carry_in Combinational/ Memory A0 6-Input labclk adder0 reg0 reg1 一般配線へ adder1 6-Input reg2 Combinational/ Memory A1 shared_arith_out carry_out reg3 出力 各 における一般配線出力は ローカル ロウ およびカラム配線リソースを駆動します 2 つの 出力はカラム ロウ あるいはダイレクト リンク配線接続を駆動することができ ます 加算器 またはレジスタ出力は 出力を駆動することができます なお レジスタが ある出力を駆動している状態で または加算器は別の出力を駆動することができます レジスタ パッキングは まったく別のレジスタと組み合わせロジックを 1 つの 内にパッ キングすることによってデバイスの稼働率を向上させます フィッティングを向上させるため

1-8 動作モード の別のメカニズムは レジスタ出力を同じ の 内にフィード バックできるようにすることです そうすることで レジスタは自身のファンアウト とパッキングされます は 加算器または の出力のレジスタされたバージョンとレジスタされていないバージョンをドライブ アウトすることもできます 図 1-7: Arria 10 デバイスの 接続の詳細 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr GND 3-Input + CLR D Q Row, Column Direct Link Routing 3 3-Input CLR D Q Row, Column Direct Link Routing 3 3-Input + CLR D Q Row, Column Direct Link Routing 3-Input VCC CLR D Q Row, Column Direct Link Routing shared_arith_out carry_out 動作モード Arria 10 の は 次のいずれかのモードで動作します ノーマル モード 拡張 モード 演算モード 共有演算モード

ノーマル モード 1-9 ノーマル モード ノーマル モードでは 2 つのファンクションまたは最大 6 入力の 1 つのファンクションを 1 つの に実装することができます LAB ローカル インタコネクトからの最大 8 データ入力は 組み合わせロジックの入力になります は 完全に独立したファンクションの特定の組み合わせや共通の入力を有するファンクションのさまざまな組み合わせをサポートすることができます Quartus II のコンパイラは への入力を自動的に選択します ノーマル モードの はレジスタ パッキングをサポートします

1-10 ノーマル モード 図 1-8: ノーマル モードの なお ここで示すものよりも入力数が少ないファンクションの組み合わせもサポートされています たとえば 次の入力数を有するファンクションの組み合わせがサポートされます 例 :4 と 3 3 と 3 3 と 2 および 5 と 2 combout0 5-Input combout0 combout1 5-Input combout1 5-Input 3-Input combout0 combout1 6-Input combout0 5-Input combout0 6-Input combout0 combout1 6-Input combout1 2 つの 5 入力ファンクションを 1 つの にパッキングする際 これらのファンクションは少なくとも 2 つの共通入力を有している必要があります 共通入力は と です 4 入力ファンクションと 5 入力ファンクションの組み合わせでは 1 つの共通入力 ( または のいずれか ) が必要です 2 つの 6 入力ファンクションを 1 つの に実装する場合 4 入力を共有する必要があり 組み合わせファンクションは同じでなければなりません 使用頻度の低いデバイスでは Quartus II ソフトウェアを使用して 1 つの に配置できるファンクションを別の に実装することにより 最高のパフォーマンスを実現することができます デバイスの使用率が高くなり始める

ノーマル モード 1-11 と Quartus II ソフトウェアは自動的に Arria 10 の を最大限に活用します Quartus II のコンパイラは共通入力を使用するファンクションまたは完全に独立したファンクションを自動的に検索します これらのファンクションを 1 つの に配置することにより デバイスのリソースを効率的に使用します なお ロケーション アサインメントを設定することによってリソース使用量を手動でコントロールすることもできます 図 1-9: ノーマル モードの入力ファンクション labclk 6-Input reg0 reg1 一般配線へ これらの入力はレジスタ パッキングで使用できます reg2 reg3 次の入力を使用して任意の 6 入力ファンクションを実装することができます と または と および 入力を使用する場合 次の出力が得られます register0 またはバイパスされた register0 に駆動される出力 register1 またはバイパスされた register1 に駆動される出力 register2 または register3 へのパッキングされたレジスタ入力として 使用可能な 入力または 入力のいずれかを使用することができます および 入力を使用する場合 次の出力が得られます

1-12 拡張 モード register2 またはバイパスされた register2 に駆動される出力 register3 またはバイパスされた register3 に駆動される出力 register0 または register1 へのパッキングされたレジスタ入力として 使用可能な 入力または 入力のいずれかを使用することができます 拡張 モード 図 1-10: Arria 10 デバイスの拡張 モードでサポートされる 7 入力ファンクションのテンプレート labclk Extended reg0 reg1 一般配線へ この入力はレジスタ パッキングで使用できます reg2 reg3 次の入力を使用して 7 入力ファンクションを単一の に実装することができます または 入力を使用する場合 次の出力が得られます register0 またはバイパスされた register0 に駆動される出力 register1 またはバイパスされた register1 に駆動される出力 register2 または register3 へのパッキングされたレジスタ入力として 入力を使用することができます

演算モード 1-13 入力を使用する場合 次の出力が得られます register2 またはバイパスされた register2 に駆動される出力 register3 またはバイパスされた register3 に駆動される出力 register0 または register1 へのパッキングされたレジスタ入力として 入力を使用することができます 演算モード 演算モードの は 2 つの専用全加算器と共に 2 つの 4 入力 を 2 組使用します 専用加算器は がプリ加算ロジックを実行することを可能にします そのため 各加算器は 2 つの 4 入力ファンクションの出力を加算することができます は組み合わせロジックの出力と加算器のキャリー出力の同時使用をサポートします 加算器の出力は この動作では無視されます 組み合わせロジックの出力と加算器を併用すると このモードを使用することができるファンクションのリソースを最大 50% 節約します また 演算モードではクロック イネーブル カウンタ イネーブル 同期アップ / ダウン コントロール 加算 / 減算コントロール 同期クリア および同期ロードを提供します クロック イネーブル カウンタ イネーブル 同期アップ / ダウン コントロール および加算 / 減算コントロールの各信号は LAB ローカル インタコネクトのデータ入力によって生成されます これらのコントロール信号は 内の 4 つの の間で共有される入力に使用できます 同期クリア オプションと同期ロード オプションは LAB 内のすべてのレジスタに影響する LAB ワイド信号です これらの信号はレジスタごとに個別にディセーブルまたはイネーブルすることができます Quartus II ソフトウェアは カウンタによって使用されていないレジスタを自動的に他の LAB に配置します

1-14 演算モード 図 1-11: Arria 10 デバイスにおける演算モードの carry_in adder0 reg0 adder1 reg1 一般配線へ reg2 carry_out reg3 キャリー チェイン キャリー チェインは 演算モードまたは共有演算モードで 専用加算器間の高速キャリー ファンクションを提供します Arria 10 デバイスの 2 ビット キャリー選択機能は 内のキャリー チェインの伝播遅延を半減させます チャリー チェインは LAB 内の最初の または 5 番目の のいずれかで開始することができます 最後のキャリー アウト信号は に接続され そこでローカル ロウ カラムのいずれかのインタコネクトに供給されます 高ファンイン演算ファンクションが実装される際 デバイス内の 1 つの小さな領域で配線が密集することを防ぐため LAB は 次の LAB に接続する前に LAB の上半分また下半分のいずれかのみを使用するキャリー チェインをサポートすることができます これにより LAB 内の の残り半分は ノーマル モードでより狭いファンイン ファンクションを実装する際に使用できます 最初の LAB 内の上位 5 つの を使用するキャリー チェインは カラム内で次の LAB の の上半分に取り込みます また 最初の LAB 内の下位 5 つの を使用するキャリー チェインは カラム内で次の LAB の の下半分に取り込みます なお LAB カラムの上半分と MLAB カラムの下半分をバイパスすることができます Quartus II のコンパイラは 複数の LAB を自動的にリンクさせることにより 20 個以上の ( 演算モードまたは共有演算モードでは 10 個の ) で構成される長いキャリー チェインを作成します フィッティング機能を強化するため 長いキャリー チェインは垂直に並べ TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化することができます キャリー チェインはカラム全体に延長することができます

共有演算モード 1-15 共有演算モード 共有演算モードの は 内に 3 入力加算機能を実装することができます このモードでは は 4 つの 4 入力 で構成されます 各 は 3 入力の合計または 3 入力のキャリーのいずれかを計算します キャリー計算の出力は 共有演算チェインと呼ばれる専用の接続を使用して次の加算器に供給されます 図 1-12: Arria 10 デバイスにおける共有演算モードの shared_arith_in carry_in labclk reg0 reg1 一般配線へ reg2 shared_arith_out reg3 carry_out 共有演算チェイン 拡張演算モードで使用可能な共有演算チェインは による 3 入力加算器の実装を可能にします これにより 大きな加算器ツリーや相関器ファンクションを実装するにあたって必要なリソースが大幅に減少します 共有演算チェインは LAB 内の最初の または 6 番目の のいずれかで開始することができます キャリー チェインと同様 代替 LAB カラム内の共有演算チェインの上半分と下半分はバイパスすることができます この機能により 共有演算チェインを LAB 内の の半分でカスケード接続し 別の半分を幅の狭いファンイン ファンクションに使用できます すべての LAB でカラムの上半分はバイパス可能です また MLAB ではカラムの下半分がバイパス可能です Quartus II のコンパイラは 複数の LAB を自動的にリンクさせることにより 20 個以上の ( 演算モードまたは共有演算モードでは 10 個の ) で構成される長い共有演算チェインを作成します フィッティング機能を強化するため 長い共有演算チェインは垂直に並べ TriMatrix

1-16 LAB 消費電力管理方法 メモリおよび DSP ブロックへの水平方向の接続を高速化することができます 共有演算チェインはカラム全体に延長することができます LAB 消費電力管理方法 以下の方法を使用して LAB 内のスタティックおよびダイナミック消費電力を管理します Arria 10 の LAB は高性能モードまたは低消費電力モードで動作します Quartus II ソフトウェアは ユーザーのデザインに合わせて LAB の消費電力モードを自動的に最適化します クロック ( 特に LAB クロック ) はダイナミック消費電力の大部分を消費します 各 LAB のクロックおよびクロック イネーブル信号はリンクされ 共有されるゲート クロックで制御することができます LAB ワイドのクロック イネーブル信号を使用すると クロック ツリーの全体をディセーブルせずに LAB ワイド クロックをゲートすることができます レジスタ済みロジックの HDL コードでは クロック イネーブル構造を使用します 関連情報 Quartus II ハンドブック 消費電力の最適化 の章 LAB 内のスタティック消費電力およびダイナミック消費電力の実装に関する詳細を提供します 改訂履歴 日付バージョン変更内容 2013 年 12 月 初版