Chip PlannerによるECO
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1 13. Chip Planner ECO QII ECO Engineering Change Orders Chip Planner ECO Chip Planner FPGA LAB LE ALM ECO ECO ECO ECO Chip Planner Chip Planner ECO LogicLock Chip Planner Quartus II Volume 2 Chip Planner MAX 7000 ACEX APEX FLEX Altera Corporation
2 Quartus II Volume 2 ECO ECO ECO PLL ECO ECO Quartus II Chip Planner ECO Chip Planner Quartus II 13 2 Altera Corporation
3 ECO Chip Planner ECO Quartus II Chip Planner ECO Quartus II Quartus II Volume 1 Quartus II ECO ECO Chip Planner Chip Planner Quartus II Quartus II TimeQuest Quartus II TimeQuest Quartus II Volume 3 Quartus II TimeQuest Timing Analyzer Quartus II Quartus II Volume 3 Quartus II Quartus II ECO Altera Corporation
4 Quartus II Volume 2 Chip Planner ECO Change Manager Change Manager ECO Change Manager Change Manager Quartus II Chip Planner ECO ECO 13 4 Altera Corporation
5 ECO ECO 13 1 ECO ECO Verilog HDL (.v) VHDL (.vhdl) AHDL (.tdf) Block Design File (.bdf) EDIF Netlist (.edf) VQM Netlist (.vqm) Design Partition Assignment Partition Top Partition 1 Partition 2 Change Manager Stores Netlist Modification Details Analysis and Synthesis Partition Merge Create Complete Netlist Using Appropriate Source Netlists for Each Partition (Post-Fit or Post-Synthesis) Analysis and Synthesis Changes Fitter Assembler Modify Logic Cells, I/O Cells, PLL, Floorplan Location Assignments in Chip Planner Timing Analyzer Analysis and Synthesis Changes Program/Configuration Device System Test and Verify Make ECO at Netlist Level No Requirements Satisfied? No Make a Design Change in Your HDL Yes Recreate Programming File Altera Corporation
6 Quartus II Volume 2 RTL ECO ECO I/O Chip Planner HDL Chip Planner ECO Change Manager EDA Quartus II HDL Chip Planner Chip Planner Chip Planner Atom Atom ALM LE PLL DSP IOE Chip Planner ECO Chip Planner 2 Resource Property Editor Change Manager Chip Planner LogicLock Chip Planner 13 6 Altera Corporation
7 Chip Planner I/O ECO Chip Planner Chip Planner Resource Property Editor Atom Atom Change Manager Chip Planner Chip Planner Tools Chip Planner Quartus II Chip Planner Quartus II Chip Planner Chip Planner Compilation Report Project Navigator RTL Timing Closure Floorplan Node Finder Simulation Report RTL Viewer Timing Closure Floorplan Quartus II Volume 2 Chip Planner Chip Planner GUI Chip Planner 13 2 Chip Planner Altera Corporation
8 Quartus II Volume Chip Planner Task Pull Down menu Opens Layers Settings Dialog Box Detach Window Selection Tool Zoom Tool Hand Tool Full Screen Find Create LogicLock Region Generate Fan-In Connections Generate Fan-Out Connections Generate Immediate Fan-In Generate Immediate Fan-Out Generate Connections Between Nodes Critical Path Settings Expand Connections/Paths Clear Unselected Connections/Paths Highlight Selections Highlight Routing Clear Unselected Highlight Show Delays Equations Detailed Tooltip Bird's Eye View Check and Save All Netlist Changes Chip Planner Chip Planner Tools Customize Chip Planner Chip Planner Tools Customize Chip Planner Quartus II Volume Altera Corporation
9 Chip Planner Chip Planner Chip Planner ECO 1 Chip Planner Assignment ECO Assignment LogicLock Atom Quartus II.qsf Assignment Editor ECO Atom Atom ECO Routing Utilization Physical Timing Estimate Chip Planner ECO Chip Planner Post-Compilation Editing (ECO) Floorplan Editing (Assignment) Partition Display (Assignment) Global Clock Network (Assignment) Power Analysis (Assignment) Stratix III Stratix II Stratix II GX Cyclone III Cyclone II HardCopy II Chip Planner Task Task Layers Layers Settings Altera Corporation
10 Quartus II Volume 2 Chip Planner Quartus II Volume 2 ECO ECO Chip Planner ECO Chip Planner Chip Planner Quartus II Timing Closure Floorplan Field View 13 3 Stratix Chip Planner Altera Corporation
11 Chip Planner Chip Planner Stratix I/Os LABs MRAM DSP M512 M4K Chip Planner LAB LE LAB : Altera Corporation
12 Quartus II Volume Stratix Chip Planner Chip Planner Stratix LEs I/Os LABs LAB I/O LE ALM LE/ALM LE/ALM LAB : Altera Corporation
13 Chip Planner FPGA LAB 13 7 Stratix Chip Planner Horizontal Routing LE LAB Internal Routing Vertical Routing LE ALM I/O LE I/O Atom Atom Chip Planner ECO Quartus II Volume 2 Altera Corporation
14 Quartus II Volume 2 Bird s Eye View Bird s Eye View 13 8 Chip Planner Bird s Eye View LAB M4K DSP M512 Main-View Rectangle Altera Corporation
15 Chip Planner ECO Bird s Eye View Chip Planner Bird s Eye View Chip Planner Bird s Eye View Chip Planner Bird s Eye View Chip Planner Bird s Eye View Chip Planner ECO ECO Chip Planner Atom ECO Chip Planner Atom Atom Atom LE/ALM Atom Resource Property Editor Atom Resource Property Editor Chip Planner ECO Chip Planner 1. View Layers Settings Task Layers Layers Settings 2. Editing Mode ECO Atom ECO Chip Planner Atom Create Atom Atom Atom Atom Resource Property Editor Altera Corporation
16 Quartus II Volume 2 Atom ALM LE I/O Atom Assignment Atom ALM Atom ALM 2 LUT 2 Chip Planner ALM 4 Atom 13 9 Chip Planner ALM Chip Planner ALM Top Combinational ALUT Top Register Node Bottom Combinational ALUT Bottom Register Node ALM LUT Atom 1. ALM Create Atom Resource Selection 2. Resource Selection Atom 3. OK Create <Altera device> LUT Atom 4. Atom Name Atom Altera Corporation
17 Chip Planner ECO 5. LUT Mode Normal Extended Arithmetic 6. Partition Atom Atom 7. OK LUT Chip Planner ALUT Atom ALUT Atom ALM Atom 1. ALM Create Atom Create Register Atom 2. Atom Name Atom 3. OK Atom Chip Planner Stratix Cyclone MAX Atom LE Chip Planner LUT Atom Stratix Altera Corporation
18 Quartus II Volume 2 Cyclone MAX Chip Planner Atom Chip Planner Cyclone II Atom Chip Planner Stratix Cyclone MAX Altera Corporation
19 Chip Planner ECO Chip Planner Cyclone II Stratix Cyclone MAX 1. LE Create Atom Create Logic Cell Atom 2. Partition Atom Atom 3. Atom Name Atom 4. OK LE Atom 1. LE Create Atom Create <device family> LUT Atom Altera Corporation
20 Quartus II Volume 2 2. Partition Atom Atom 3. Atom Name Atom 4. OK Cyclone II Atom 1. LE Create Atom Create <device family> Register Atom 2. Partition Atom Atom 3. Atom Name Atom 4. OK Atom Atom Chip Planner Atom Delete Atom IP Resource Property Editor Atom Atom Atom ALM LE FPGA I/O Atom ECO ECO Assignment Altera Corporation
21 Resource Property Editor IP Atom ECO Chip Planner Check and Save Netlist Changes Fitter Fitter ECO Resource Property Editor Resource Property Editor FPGA I/O PLL FPGA RAM FPGA DSP LE 4 LUT 4 LE LUT LE Resource Property Editor FPGA LE Project Locate 1 Locate in Resource Property Editor LE Resource Property Editor RTL Viewer Technology Map Viewer Node Finder Chip Planner LE Altera Corporation
22 Quartus II Volume 2 Resource Property Editor LE LUT LUT LUT Resource Property Editor LE Stratix LE (1) (2) : (1) Quartus II (2) Stratix LE Stratix Altera Corporation
23 Resource Property Editor LE Resource Property Editor LE LE View View Properties LE LE LUT LE Volume 1 LE LE LUT 4 LE LE LUT 2 3 LUT 1 LUT LUT 1 LUT LE LUT LE LE LUT LUT 16 LUT Quartus II LUT LUT Quartus II LUT Altera Corporation
24 Quartus II Volume 2 sload sclear LE sload sclr LE sload sclr LE sload LAB LE LAB 2 LE sload LE sload sclr LE LE LE LE View View Port Connections LE LE Connectivity LE LE LE Altera Corporation
25 Resource Property Editor 1. Chip Planner LE Locate Locate in Resource Property Editor 2. LE Remove Fanouts OK 3. Atom Chip Planner Atom Delete Atom ALM 2 ALUT LUT 2 ALUT 8 ALM 2 ALM 4 LUT 1 ALM 6 7 LUT ALM ALM 1 ALM Resource Property Editor ALM Altera Corporation
26 Quartus II Volume 2 LUT LUT LUT ALM RTL Viewer Node Finder Chip Planner ALM Locate in Resource Property Editor ALM Atom Resource Property Editor ALM ALM ALM (1) : (1) Quartus II Altera Corporation
27 Resource Property Editor ALM ALM ALM 2 2 LUT combout sumout carryout shareout ALM View View Port Connections ALM ALM FPGA I/O FPGA 6 I/O I/O Resource Property Editor I/O Chip Planner Floorplan I/O I/O I/O I/O OE PCI I/O Altera Corporation
28 Quartus II Volume 2 Arria GX Stratix II Stratix Stratix GX I/O Stratix Arria GX I/O 1 I/O 6 DDR Stratix Stratix GX I/O I/O 2 ( 1 ) Stratix Stratix GX I/O (1) (2) : (1) Quartus II (2) Stratix Stratix GX I/O Stratix Stratix GX Altera Corporation
29 Resource Property Editor Arria GX Stratix II I/O Arria GX Stratix II I/O (1) (2) (3) : (1) Quartus II (2) Arria GX Stratix II I/O (3) DQS IOE DQS DQS Stratix III I/O Stratix III I/O (IOE) DDR 1 I/O I/O I/O OE OE Altera Corporation
30 Quartus II Volume 2 Stratix III I/O AN 474: Quartus II Stratix III I/O Stratix III I/O (1) (2) : (1) Quartus II (2) Stratix III I/O Stratix III Cyclone II Cyclone I/O Cyclone II Cyclone I/O 1 I/O Cyclone II Cyclone I/O I/O Altera Corporation
31 Resource Property Editor Cyclone II Cyclone I/O (1) (2) : (1) Quartus II (2) Cyclone II Cyclone I/O Cyclone II Cyclone Cyclone III I/O Cyclone III IOE I/O Cyclone III IOE IOE DDR 2 2 Clock-to-Output OE Clock-to-Output IOE Altera Corporation
32 Quartus II Volume Cyclone III I/O (1) (2) : (1) Quartus II (2) Cyclone III I/O Cyclone III MAX II I/O MAX II I/O I/O MAX II I/O LAB I/O I/O Altera Corporation
33 Resource Property Editor MAX II I/O (1) (2) : (1) Quartus II (2) MAX II I/O MAX II FPGA RAM Resource Property Editor RAM RAM Stratix III M9K RAM Altera Corporation
34 Quartus II Volume Stratix III M9k RAM (1) : (1) Quartus II FPGA DSP DSP DSP Resource Property Editor Stratix Cyclone DSP Resource Property Editor DSP DSP Stratix III DSP Altera Corporation
35 Resource Property Editor Stratix III DSP (1) : (1) Quartus II Altera Corporation
36 Quartus II Volume 2 Change Manager Change Manager Resource Property Editor Change Manager 1 ECO Change Manager Change Manager Atom 13 1 Change Manager Change Manager Index Node Name Change Type Old Value Target Value Current Value Disk Value Comment Chip Planner Resource Property Editor Resource Property Editor Chip Planner SignalProbe Check & Save All Netlist Changes Change Manager Comment Change Manager Check & Save All Netlist Changes Change Manager Altera Corporation
37 Change Manager Current Value Disk Value Current Value Disk Value Check & Save Netlist Changes Change Manager Change Manager Resource Property Editor Chip Planner Atom Index Change Manager 1 Change Manager Atom 3 Change Manager Quartus II Help Change Manager Altera Corporation
38 Quartus II Volume 2 SignalProbe SignalProbe Pins SignalProbe Change Manager SignalProbe Change Manager Change Manager Revert to Last Saved Netlist SignalProbe SignalProbe Quartus II Volume 3 Quick Design Debugging Using SignalProbe Tcl.csv Text.txt Tcl Quartus II Text 1. Export Changes 2. Tcl 3. OK Tcl Quartus II ECO Quartus II v 6.1 HDL Altera Corporation
39 ECO Quartus II Quartus II Volume 1 Quartus II ECO Quartus II ECO 2 ECO Post-Fit Fitter preservation level Placement and Routing ECO Quartus II ECO ECO 2 ECO Post-Fit Post-Synthesis 2 Post-Fit ECO ECO ECO ECO Change Manager Change Manager ECO Quartus II Altera Corporation
40 Quartus II Volume 2 ECO Check & Save All Netlist Changes Quartus II ECO Quartus II ECO ECO ECO Change Manager ECO Change Manager Apply Selected Change Change Manager View Utility Windows Change Manager ECO Change Manager Check & Save All Netlist Changes Processing Start Start Check & Save All Netlist Changes Tcl Chip Planner Tcl quartus_cdb chip_planner Chip Planner Tcl Quartus Scripting Reference Manual Tcl Quartus II Volume 2 Tcl Quartus II Quartus II Settings File Reference Manual Quartus II Volume 2 Command-Line Scripting Altera Corporation
41 ECO ECO ECO Chip Planner Chip Planner I/O Resource Property Editor PLL Chip Planner PLL Atom Chip Planner I/O I/O Fitter Assembler ECO 1. Chip Planner Post Compilation Editing (ECO) Resource Property Editor I/O Altera Corporation
42 Quartus II Volume Resource Property Editor I/O 3. I/O Current Strength Edit Change Manager ECO Check & Save All Netlist Changes ECO ECO / Chip Planner Post Compilation Editing ECO Check & Save All Netlist Changes ECO Altera Corporation
43 ECO Chip Planner PLL PLL PLL I/O Resource Property Editor PLL Stratix PLL PLL PLL PLL Resource Property Editor Stratix PLL Stratix PLL Altera Corporation
44 Quartus II Volume 2 PLL Resource Property Editor PLL Resource Property Editor PLL Input frequency M VCO Tap M initial M value N value M counter delay N counter delay M2 value N2 value SS counter Charge pump current Loop filter resistance Loop filter capacitance Counter delay Counter high Counter low Counter mode Counter initial VCO tap PLL Compilation Report Fitter Resource Section 1 (1) High % = Counter High/(Counter High + Counter Low) Low % = Counter Low/(Counter High + Counter Low) 2 PLL (2) = (Period V CO Tap V CO ) + (Initial V CO Period V CO ) Altera Corporation
45 ECO Period V CO Tap V CO Initial V CO Tap V CO = Counter Delay M Tap V CO Initial V CO = Counter Initial M Initial Period V CO = In Clock Period N / M Tap V CO Initial V CO Period V CO Tap V CO = Counter Delay M Tap V CO Initial V CO = Counter Initial M Initial Period V CO = In Clock Period N / (M + Counter High + Counter Low) Quartus II Help Stratix PLL Stratix Volume 1 Stratix Arria GX Stratix II Cyclone II Cyclone PLL 3 PLL (3) Output Clock Frequency = Input Frequency M value N value + Counter High + Counter Low 4 PLL (4) OUTCLK = INCLK M value + External Feedback Counter High + External Feedback Counter Low N value + Counter High + Counter Low 5 PLL (5) %spread = 1 M 2 N 1 M 1 N 2 Altera Corporation
46 Quartus II Volume 2 Atom Chip Planner Resource Property Editor Atom Atom I/O Cyclone III I/O Atom Atom Atom Atom 1. Chip Planner 2. Resource Property Editor Atom 3. Edit connection Other Node Finder 4. SLOAD VCC : Edit connection VCC 5. SDATA Chip Planner I/O 8. Resource Property Editor I/O Atom 9. Edit connection Other Altera Corporation
47 ECO 11. ECO Fitter Check and Save Netlist Changes ECO Layers Settings Background Color Map Routing Utilization ECO Chip Planner ECO Chip Planner ECO Quartus II Classic Timing Analyzer Quartus II TimeQuest Timing Analyzer 1 I/O I/O Chip Planner Quartus II Simulator EDA Quartus II Volume 3 Quartus II Quartus II TimeQuest Altera Corporation
48 Quartus II Volume 2 Time-to-Market Quartus II Chip Planner Chip Planner Chip Planner ECO RTL Chip Planner Quartus II Volume 2 AN 474: Quartus II Stratix III I/O Quartus II Volume 2 Cyclone MAX II Quartus II Volume 3 Quartus II Quartus II Volume 1 Quartus II Quartus II Volume 3 Quartus II Quartus II Settings File Reference Manual Quartus II Volume 3 Quartus II TimeQuest Quartus II Volume 3 Quick Design Debugging Using SignalProbe Stratix Volume 1 Stratix Stratix Quartus II Volume 2 Tcl Scripting Altera Corporation
49 v8.0.0 RAM DSP ECO Stratix PLL ECO Atom Quartus II v v7.1.0 Altera Corporation
50 Quartus II Volume Altera Corporation
ネットリストおよびフィジカル・シンセシスの最適化
11. QII52007-7.1.0 Quartus II Quartus II atom atom Electronic Design Interchange Format (.edf) Verilog Quartus (.vqm) Quartus II Quartus II Quartus II Quartus II 1 Quartus II Quartus II 11 3 11 12 Altera
Quartus IIネットリスト・ビューワによるデザインの解析
12. Quartus II QII51013-6.0.0 FPGA Quartus II RTL Viewer State Machine Viewer Technology Map Viewer : Quartus II Quartus II 12 46 State Machine Viewer HDL : Quartus II RTL Viewer State Machine Viewer Technology
FPGAメモリおよび定数のインシステム・アップデート
QII53012-7.2.0 15. FPGA FPGA Quartus II Joint Test Action Group JTAG FPGA FPGA FPGA Quartus II In-System Memory Content Editor FPGA 15 2 15 3 15 3 15 4 In-System Memory Content Editor Quartus II In-System
Quartus II - Chip Planner クイック・ガイド
- Quartus II - Chip Planner クイック ガイド ver.9.0 2009 年 8 月 1. はじめに この資料は Quartus II の Chip Planner の使用方法を紹介しています Chip Planner は 従来のフロアプランと Chip Editor が統合された機能です この機能により Quartus II 上でアルテラ デバイスの内部構造の表示 内部タイミングの調査
HardCopy IIデバイスのタイミング制約
7. HardCopy II H51028-2.1 Stratix II FPGA FPGA ASIC HardCopy II ASIC NRE Quartus II HardCopy Design Center HCDC Quartus II TimeQuest HardCopy II 2 DR2 TimeQuest TimeQuest FPGA ASIC FPGA ASIC Quartus II
Nios II 簡易チュートリアル
Nios II Ver. 7.1 2007 10 1. Nios II Nios II JTAG UART LED 8 PIO LED < > Quartus II SOPC Builder Nios II Quartus II.sof Nios II IDE Stratix II 2S60 RoHS Nios II Quartus II http://www.altera.com/literature/lit-nio2.jsp
Nios II ハードウェア・チュートリアル
Nios II ver. 7.1 2007 8 1. Nios II FPGA Nios II Quaruts II 7.1 Nios II 7.1 Nios II Cyclone II count_binary 2. 2-1. http://www.altera.com/literature/lit-nio2.jsp 2-2. Nios II Quartus II FEATURE Nios II
Cyclone IIIデバイスのI/O機能
7. Cyclone III I/O CIII51003-1.0 2 Cyclone III I/O 1 I/O 1 I/O Cyclone III I/O FPGA I/O I/O On-Chip Termination OCT Quartus II I/O Cyclone III I/O Cyclone III LAB I/O IOE I/O I/O IOE I/O 5 Cyclone III
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
デザイン・スペース・エクスプローラ
12. QII52008-6.1.0 Quartus II Quartus II FPGA Tcl/Tk DSEDSE DSE DSE DSE DSE Quartus II Synthesis Fitter 1 DSE Quartus II Fitter Quartus II Altera Corporation 12 1 2006 11 Quartus II Volume 2 DSE DSE 1
スライド 1
isplever CLASIC 1.2 Startup Manual for MACH4000 Rev.1.0 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 1 1. Page 3 2. Lattice isplever Design Flow Page 4 3. Page 5 3-1 Page 6 3-2 Page 7 3-3 Page
Quartus II クイック・スタートガイド
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Quartus IIプロジェクトのマネージング
4. Quartus II QII52012-7.2.0 FPGA 1 2 FPGA FPGA Quartus II Quartus II 1 1 1 1 Quartus II Quartus II Quartus II Quartus II 4 1 Altera Corporation 4 1 Quartus II Volume 2 4 1. Quartus II Quartus II Project
Quartus II クイック・スタート・ガイド
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ProVisionaire Control V3.0セットアップガイド
ProVisionaire Control V3 1 Manual Development Group 2018 Yamaha Corporation JA 2 3 4 5 NOTE 6 7 8 9 q w e r t r t y u y q w u e 10 3. NOTE 1. 2. 11 4. NOTE 5. Tips 12 2. 1. 13 3. 4. Tips 14 5. 1. 2. 3.
スライド 1
1 1. 2 2. 3 isplever 4 5 6 7 8 9 VHDL 10 VHDL 4 Decode cnt = "1010" High Low DOUT CLK 25MHz 50MHz clk_inst Cnt[3:0] RST 2 4 1010 11 library ieee; library xp; use xp.components.all; use ieee.std_logic_1164.all;
Quartus II はじめてガイド - よく使用するロジック・オプション設定方法 （個別設定）
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Introduction Purpose This training course demonstrates the use of the High-performance Embedded Workshop (HEW), a key tool for developing software for
Introduction Purpose This training course demonstrates the use of the High-performance Embedded Workshop (HEW), a key tool for developing software for embedded systems that use microcontrollers (MCUs)
Power Calculator
1 4... 4... 4... 5 6... 6... 6 isplever... 6... 7... 8... 8... 8 (NCD)... 9 (.vcd)... 10... 11...11... 12 Power Summary... 16 Logic Block... 19 Clocks... 20 I/O... 20 I/O Term... 21 Block RAM... 22 DSP...
HardCopy IIIデバイスの外部メモリ・インタフェース
7. HardCopy III HIII51007-1.0 Stratix III I/O HardCopy III I/O R3 R2 R SRAM RII+ RII SRAM RLRAM II R HardCopy III Stratix III LL elay- Locked Loop PLL Phase-Locked Loop On-Chip Termination HR 4 36 HardCopy
Stratix IIIデバイスの外部メモリ・インタフェース
8. Stratix III SIII51008-1.1 Stratix III I/O R3 SRAM R2 SRAM R SRAM RII+ SRAM RII SRAM RLRAM II 400 MHz R Stratix III I/O On-Chip Termination OCT / HR 4 36 R ouble ata RateStratix III FPGA Stratix III
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PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD
Quartus II はじめてガイド － Device & Pin Options 設定方法
- Quartus II はじめてガイド - Device & Pin Options 設定方法 ver.9.1 2010 年 5 月 1. はじめに この資料は Quartus II における Device & Pin Options の設定に関して説明しています Device & Pin Options ダイアログ ボックスでは 現在のプロジェクトで選択されているデバイスにおけるデバイス オプションとピン
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1. 3 1.1.....3 1.2... 3 1.3... 5 2. 6 3. 8 4. Beryll 9 4.1... 9 4.2... 9 4.3... 10 4.4... 10 5. Beryll 14 5.1 Cyclone V GX FPGA... 14 5.2 FPGA ROM...
Mpression Beryll Board Revision 1.0 2014/2 2014/2 Mpression by Macnica Group http://www.m-pression.com 1. 3 1.1.....3 1.2... 3 1.3... 5 2. 6 3. 8 4. Beryll 9 4.1... 9 4.2... 9 4.3... 10 4.4... 10 5. Beryll
Quartus II はじめてガイド - プロジェクトの作成方法
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ｽﾗｲﾄﾞ ﾀｲﾄﾙなし
LightCycler Software Ver.3.5 : 200206 1/30 Windows NT Windows NT Ctrl + Alt + Delete LightCycler 3 Front Screen 2/30 LightCycler3 Front RUN Data Analysis LightCycler Data Analysis Edit Graphics Defaults
Quartus II はじめてガイド - EDA ツールの設定方法
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DL1720/DL1740 IM 701710-01 http://www.yokogawa.co.jp/measurement/ 0120-137046 tmi-cs@csv.yokogawa.co.jp FAX 0422-52-6624 Disk No. DL30 2nd Edition : July 2001 (YK) All Rights Reserved, Copyright 2001 Yokogawa
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137 6 1 2 3 4 5 6 138 6 139 1 2 3 4 5 6 140 6 141 1 2 1 2 142 6 3 143 1 2 144 6 145 1 2 3 4 5 146 6 147 1 1 148 6 1 2 149 1 2 1 2 150 6 151 152 6 1 2 153 1 2 3 154 1 2 6 3 155 156 6 157 158 1 6 2 159 1
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IEEE (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices
4. Stratix II Stratix II GX IEEE 49. (JTAG) SII529-3. PCB PCB Bed-of-nails PCB 98 Joint Test Action Group (JTAG) IEEE Std. 49. (BST) PCB BST 4-4-. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin
Quartus II Web Edition インストール・ガイド
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Quartus II はじめてガイド ‐ Device and Pin Options 設定方法
ALTIMA Corp. Quartus II はじめてガイド Device and Pin Options 設定方法 ver.10.0 2010 年 9 月 ELSENA,Inc. Quartus II はじめてガイド Device and Pin Options 設定方法 目次 1. はじめに... 3 2. Device and Pin Options の起動... 3 3. Device and
論理設計の基礎
. ( ) IC (Programmable Logic Device, PLD) VHDL 2. IC PLD 2.. PLD PLD PLD SIC PLD PLD CPLD(Complex PLD) FPG(Field Programmable Gate rray) 2.2. PLD PLD PLD I/O I/O : PLD D PLD Cp D / Q 3. VHDL 3.. HDL (Hardware
DDR3 SDRAMメモリ・インタフェースのレベリング手法の活用
WP-01034-1.0/JP DLL (PVT compensation) 90 PLL PVT compensated FPGA fabric 90 Stratix III I/O block Read Dynamic OC T FPGA Write Memory Run Time Configurable Run Time Configurable Set at Compile dq0 dq1
Stratix IIデバイス・ハンドブック Volume 1
3. & SII51003-4.0 IEEE Std. 1149.1 JTAG Stratix II IEEE Std. 1149.1 JTAG BST JTAG Stratix II Quartus II Jam.jam Jam Byte-Code.jbc JTAG Stratix II JTAG BST IOE I/O JTAG CONFIG_IO I/O Stratix II JTAG Stratix
Microsoft Word - Live Meeting Help.docx
131011 101919 161719 19191110191914 11191417 101919 1915101919 Microsoft Office Live Meeting 2007 191714191412 1913191919 12 151019121914 19151819171912 17191012151911 17181219 1610121914 19121117 12191517
PLL クイック・ガイド for Cyclone III
ver.9.1 2010 年 1 月 1. はじめに アルテラ社製 FPGA デバイスにおいて PLL を実現するには ALTPLL メガファンクションを使用します ALTPLL を使用することでクロック信号を逓倍 分周 シフトなど簡単に調整することができます PLL で生成したクロック信号を出力専用ピンから外部のデバイスへ供給することも可能なので システムクロックを FPGA にて生成することも可能です
VLD Kazutoshi Kobayashi
VLD Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2005 8 26-29 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape
Quartus II - デバイスの未使用ピンの状態とその処理
Quartus II はじめてガイド デバイスの未使用ピンの状態とその処理 ver. 9.1 2010 年 6 月 1. はじめに ユーザ回路で使用していないデバイス上のユーザ I/O ピン ( 未使用ユーザ I/O ピン ) は Quartus II でコンパイルすることによりピンごとに属性が確定されます ユーザは 各未使用ユーザ I/O ピンがどのような状態 ( 属性 ) であるかに応じて 基板上で適切な取り扱いをする必要があります
ModelSim - アルテラ・シミュレーション・ライブラリ作成および登録方法
ALTIMA Corp. ModelSim アルテラ シミュレーション ライブラリ作成および登録方法 ver.10 2013 年 3 月 Rev.1 ELSENA,Inc. 目次 1. はじめに... 3 2. 操作方法... 6 2-1. Quartus II におけるシミュレーション ライブラリの作成... 6 2-2. ライブラリの登録... 10 2-3. ライブラリの選択... 14 3.
HARK Designer Documentation 0.5.0 HARK support team 2013 08 13 Contents 1 3 2 5 2.1.......................................... 5 2.2.............................................. 5 2.3 1: HARK Designer.................................
midicontrolsurfaces60_J.book
Pro Tools Version 6.x for TDM or LE Systems on Windows or Macintosh 932911839-01 REV A MNL,MIDI CTRL SURF 6.1,JPN .............................. 1...........................................................
コンフィギュレーション & テスト
SIIGX51005-1.0 5. & IEEE Std. 1149.1 (JTAG) Stratix II GX IEEE Std. 1149.1 JTAG BST JTAG Stratix II GX Quartus II Jam (.jam) Jam Byte-Code (.jbc) JTAG Stratix II GX JTAG BST IOE I/O JTAG CONFIG_IO I/O
13 Student Software TI-Nspire CX CAS TI Web TI-Nspire CX CAS Student Software ( ) 1 Student Software 37 Student Software Nspire Nspire Nspir
13 Student Software TI-Nspire CX CAS TI Web TI-Nspire CX CAS Student Software ( ) 1 Student Software 37 Student Software 37.1 37.1 Nspire Nspire Nspire 37.1: Student Software 13 2 13 Student Software esc
1 I EViews View Proc Freeze
EViews 2017 9 6 1 I EViews 4 1 5 2 10 3 13 4 16 4.1 View.......................................... 17 4.2 Proc.......................................... 22 4.3 Freeze & Name....................................
デザインパフォーマンス向上のためのHDLコーディング法
WP231 (1.1) 2006 1 6 HDL FPGA TL TL 100MHz 400MHz HDL FPGA FPGA 2005 2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,
8B10Bエンコーダ/デコーダMegaCoreファンクション・ユーザガイド
8B10B / MegaCore 101 Innovation Drive San Jose, CA 95134 (408) 544-7000 www.altera.com MegaCore : 7.1 : 2007 5 Copyright 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions
Express5800/340Hb-Rユーザーズガイド（セットアップ編）
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Report Template
1 3 IPexpress 4 IPexpress... 4 IPexpress... 4 Ipexpress... 5 IP/Module tree... 5 Entry... 6 IPexpress... 7 IPexpress... 10... 10 IP... 10 lpc... 12... 13 IP 14 15 2 /IP 1-1 3 IPexpress IPexpress IPexpress
AN 630: アルテラCPLD におけるリアルタイムISP およびISP クランプ
CPLD ISP ISP この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください AN-630-1.0 アプリケーション ノート このアプリケーションノートでは MAX II および MAX V デバイスにおけるリアルタイム ISP(In-System Programmability)
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Course number: CSC.T34 コンピュータ論理設計 Computer Logic Design 5. リコンフィギャラブルシステム Reconfigurable Systems 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
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MAX IIデバイスのIEEE （JTAG）バウンダリ・スキャン・テスト
3. MAX II IEEE 49. JTAG MII54-.6 PCB PCB Bed-of-nails PCB 98 Joint Test Action Group JTAG IEEE Std. 49. BST PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data Out Core
ECP2/ECP2M ユーザーズガイド
Lattice MachXO Lattice Lattice MachXO_design_guide_rev2.2.ppt Page: 2 1. MachXO 1-1. 1-2. PLL 1-3. JTAG 1-4. 2. MachXO I/O Bank I/O 2-1. I/O BANK 2-2. I/O I/F 2-3. I/F 2-4 I/F 2-5. 2-6. LVDS I/F 2-7. I/F
取扱説明書の読み替え一覧表
SCSI アレイコントローラカード取扱説明書 ( 追補版 ) PG-140BL PG-140C PG-140CL PG-141B PG-142B PG-142C PG-142D GP5-150 GP5-1501 GP5-151 はじめに Linux MicrosoftWindows NTMicrosoft Corporation NetwareNovell Copyright 1985-2001 Microsoft
Max Library Size Smoke 10 Network Panel Display Default Web Browser Smoke Web Mac open Cleaner Export Destination Path Autodesk Cleaner XL Microsoft W
Setup Utility の使い方 使い方 Autodesk Smoke[version] Utilities Smoke Setup Preview Vtr Emulator Duplicate Delete Active Apply Reload Smoke Setup Manual Edit General Video Device Smoke AJA Kona Mac KONA 3 Audio
quattro.PDF
Quattro USB Audio Interface 2 M-AUDIO 3 Windows Windows 98 SE/ Windows ME/ Windows 2000/ Windows XP Platinum III 500MHz/ 96kHz Platinum II 400MKz/ 48kHz 128MB RAM / 96kHz 64MB RAM/ 48kHz Macintosh USB
1 122
6 1 2 3 4 5 6 1 122 PhoenixBIOS Setup Utility MainAdvancedSecurityPowerExit MainSystem DevicesSecurityBootExit System Time: [XX:XX:XX] [XX:XX:XX] System Date: [XX/XX/XX] [XX/XX/XXXX] Item Specific Help
ワイヤレス～イーサネットレシーバー UWTC-REC3
www.jp.omega.com : esales@jp.omega.com www.omegamanual.info UWTC-REC3 www.jp.omega.com/worldwide UWIR UWTC-NB9 / UWRH UWRTD UWTC 61.6 [2.42] REF 11.7 [0.46] 38.1 [1.50] 66.0 [2.60] REF 33.0 [1.30]
untitled
FutureNet Microsoft Corporation Microsoft Windows Windows 95 Windows 98 Windows NT4.0 Windows 2000, Windows XP, Microsoft Internet Exproler (1) (2) (3) COM. (4) (5) ii ... 1 1.1... 1 1.2... 3 1.3... 6...
1 138
5 1 2 3 4 5 6 7 8 1 138 BIOS Setup Utility MainAdvancedSecurityPowerExit Setup Warning Item Specific Help Setting items on this menu to incorrect values may cause your system to malfunction. Select 'Yes'
目 次
YS20060216 ...1 1 VP-ITC...3.....5. VP-ITC. VP-ITC. -...8.........22......25.....32. Y-Axis...34.......37 ii 10-12 V( ) VP-ITC 150cm 75cm NMR LAN VP-ITC VP-ITC 100VOA 3 VP-ITC 1 VP-ITC *.itc Origin *.opje-mail
C
(1) (2) Play Volume (3) (4) (5) (6) (7) (8) Ctrl N Ctrl Ctrl (9) (10) OFF (11) (12) OFF (13) (14) 2 3 4 5 6 7 LCD LCD 8 TV ANT. S IN VIDEO IN LINE-L IN LINE-R IN 9 10 11 12 LCD LCD 13 LCD 14 LCD 15 LCD
Avalon Memory-Mappedブリッジ
11. Avalon emory-apped QII54020-8.0.0 Avalon emory-apped Avalon- OPC Builder Avalon- OPC Builder Avalon- OPC Builder Avalon-11 9 Avalon- Avalon- 11 12 Avalon- 11 19 OPC Builder Avalon emory-apped Design
V-SFTのインストール及び画面データの転送手順 V-SFT Installation and Screen Data Transfer Procedure
V-SFT V-SFT INSTALLATION AND SCREEN DATA TRANSFER PROCEDURE 2 Version : A Page 1 / 67 Revision History Version Date (MM/DD/YYYY) Prepared Approved Description Ver. NEW 4/21/2011 Original Issue Ver. A 11/17/2011
NL-20取扱説明書_操作編
MIC / Preamp A C AMP 1 AMP 2 AMP 3 FLAT FLAT CAL.SIG. OVER LOAD DET. AMP 4 AMP 5 A/D D/A CONV. V ref. AMP 8 AMP 10 DC OUT AC OUT AC DC OUT DATA BUS CPU ADDRESS BUS DSP Start Pause Stop Store Mode Cont
Microsoft Word - PIVマニュアル.doc
(Nikkor 50mm f/1.2) C CCD (PixelFly QE) LAN USB BNC 1 1.1 CCD 注意 CCD CCD 1) 注意 2) 3) LAN LAN 4) 3 2 5) 2 1.2 1) Came Ware Came Ware 2) [Camera] [Camera Control] Camera mode Video Trigger Mode Intern CameraControl
R1RW0408D シリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
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L C -24K 9 L C -22K 9 2 3 4 5 6 7 8 9 10 11 12 11 03 AM 04 05 0 PM 1 06 1 PM 07 00 00 08 2 PM 00 4 PM 011 011 021 041 061 081 051 071 1 2 4 6 8 5 7 00 00 00 00 00 00 00 00 30 00 09 00 15 10 3 PM 45 00
Express5800/320Lb, 320Lb-R, 320Lb2-R, 320Lc, 320Lc-Rユーザーズガイド（セットアップ編）
4 B 1 2 Phoenix BIOS S etup Utility Main Advanced Security System Hardare Boot Exit Processor Type : Processor Speed : Cache RAM : System Memory : Extended Memory : Intel (R) Xeon (TM) processor 2.80
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VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21
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GM-F520S/GM-F470S/GM-F420S
GM-F520S GM-F470S GM-F420S LCT2504-002A-H 2 3 4 200 150 150 50 1 3 4 1 2 3 1 2 3 4 5 e 6 7 8 9 p q w r t 5 6 5 23 7 8 9 p q 4 5 6 7 8 9 2 3 4 5 5 23 6 7 8 9 w 1 2 e r t p p 5 6 9( 3 DVI-D (HDCP) RGB IN
B1 Ver ( ), SPICE.,,,,. * : student : jikken. [ ] ( TarouOsaka). (, ) 1 SPICE ( SPICE. *1 OrCAD
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B1 er. 3.05 (2019.03.27), SPICE.,,,,. * 1 1. 1. 1 1.. 2. : student : jikken. [ ] ( TarouOsaka). (, ) 1 SPICE ( SPICE. *1 OrCAD https://www.orcad.com/jp/resources/orcad-downloads.. 1 2. SPICE 1. SPICE Windows
Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール、Cyclone Vデバイス・ハンドブック、Volume 1、第1章
June 2012 CV-52001-2.0 CV-52001-2.0 この章では Cyclone V コア ファブリック内のロジック アレイ ブロック (LAB) の機能を説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するためにコンフィギュレーションできるアダプティブ ロジック モジュール () として知られる基本的なビルディング ブロックで構成されています
Quartus II Integrated Synthesis, Quartus II 6.0 Handbook, Volume 1
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Quartus II はじめてガイド - Device and Pin Options 設定方法
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ModelSim-Altera - RTL シミュレーションの方法
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1 OrCAD PSpice OrCAD PSpice OrCAD PSpice OrCAD Capture OrCAD Capture OrCAD 15.7 Demo OrCAD Capture CIS Demo 1.1 Capture 1 OrCAD Capture 1.2 1.2 OrCAD Capture [File] [New] [Project] 1.3 Project 2 New Project
, FPGA Verilog-HDL
Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2007 12 19-20 1 1 1.1...................................... 1 1.2,................................. 1 2 2 2.1 FPGA......................... 2 2.2 Verilog-HDL.............................
TM-T88VI 詳細取扱説明書
M00109801 Rev. B 2 3 4 5 6 7 8 9 10 Bluetooth 11 12 Bluetooth 13 14 1 15 16 Bluetooth Bluetooth 1 17 1 2 3 4 10 9 8 7 12 5 6 11 18 1 19 1 3 4 2 5 6 7 20 1 21 22 1 23 24 1 25 SimpleAP Start SSID : EPSON_Printer
Version1.5
Version1.5 Version Date Version1.0 Version1.1 Version1.2 Version1.3 Version1.4 Version1.5 Test J/K/SE0_NAK USB-IF Test Procedure FS Upstream Signal Quality Test Receiver Sensitivity Test DG2040 Packet
Exif Viewer, DPOF Editor 使用説明書
Exif Viewer DP Editor 2 3 I 4 II III 5 I 6 I 7 I 8 I 9 I 10 I 11 I 12 I 13 I 14 I 15 I 16 I 17 I 18 I 19 I 20 I 21 I 22 I 23 I 24 25 I 26 I 27 I 28 I 29 I Windows 30 I 31 I 32 I 33 I 34 35 II II 36 II
RAM-ベース・シフト・レジスタ (ALTSHIFT_TAPS) メガファンクションのユーザーガイド
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if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =
VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we
EQUIUM EQUIUM S5010 1 1 1 2 3 4 2 1 2 3 2 3 1 2 3 4 5 6 7 8 4 1 2 3 5 1 2 1 2 3 4 5 6 7 6 1 3 7 1 2 3 4 5 6 7 8 9 10 11 1 2 3 4 4 5 6 7 8 1 1 2 3 4 10 1 11 12 1 13 14 1 15 1 16 1 1 17 1 2 18 3 1 4 5 19