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めぐのとくやす
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1 Cortex-M7 ベースの MCU におけるキャッシュコヒーレンシの管理はじめに本書では各種シナリオでのキャッシュコヒーレンシ問題の概要を説明しますまたキャッシュコヒーレンシ問題を管理または回避する方法も提案します DS A_JP - p. 1

2 目次はじめにキャッシュポリシーの概要サポートされている設定キャッシュコヒーレンシ問題キャッシュメンテナンス API を使ったキャッシュコヒーレンシの処理 DMA と CPU が共有するメモリ領域でのキャッシュの無効化関連リソース...15 Microchip 社のウェブサイト...16 お客様向け変更通知サービス...16 カスタマサポート...16 Microchip 社のデバイスコード保護機能...16 法律上の注意点...17 商標...17 DNV による品質管理システム認証...18 各国の営業所とサービス...19 DS A_JP - p. 2

3 キャッシュポリシーの概要 1. キャッシュポリシーの概要表 1-1. キャッシュポリシー読み出しポリシー ( キャッシュミスの場合 ): リードアロケート書き込みポリシー ( キャッシュヒットの場合 ): ライトバックライトスルー Cortex-M7 ベースの MCU において全てのキャッシュ可能ロケーションはリードアロケートですこれはキャッシュミス発生時にデータキャッシュラインをアロケートし 32 バイト (Note 参照 ) のデータをメインメモリからキャッシュメモリにフェッチする事を意味しますその結果これらのメモリ位置への以降のアクセスはキャッシュヒット条件となりデータを直接キャッシュメモリから読み出しますキャッシュヒット時データキャッシュのみ更新してメインメモリは更新しませんキャッシュラインを dirty としてマークしキャッシュラインをパージするか明示的にクリーンするまでメインメモリへの書き込みを延期しますキャッシュヒット時データキャッシュとメインメモリの両方を更新します書き込みポリシー ( キャッシュミスの場合 ): ライトアロケートライトアロケートなしキャッシュミス時キャッシュラインをアロケートしてメインメモリからのデータをロードしますこれはプロセッサでストア命令を実行するとバースト読み出しが発生してデータをメインメモリからキャッシュにフェッチする可能性がある事を意味しますキャッシュミス時キャッシュラインをアロケートせずにデータをメインメモリに直接書き込みますこの場合読み出しでのキャッシュミスが発生するまでラインをキャッシュせずその後リードアロケートポリシーを使ってキャッシュをロードします Note: Cortex-M7 MCU でのキャッシュラインのサイズは 32 バイトです DS A_JP - p. 3

4 サポートされている設定 2. サポートされている設定リードおよびライトアロケート付きライトバック : WB-RWA 最高の性能を提供しますキャッシュヒットはキャッシュメモリのみ更新します書き込みでキャッシュミスの場合データをメインメモリからキャッシュにコピーしますその結果以降のアクセスはキャッシュヒットとなりますリードアロケート付きライトバック ( ライトアロケートなし ): WB-NWA キャッシュヒットはキャッシュメモリのみ更新します書き込みでキャッシュミスの場合データをキャッシュにフェッチしませんこれはデータを書き込むがすぐにはリードバックしない時にのみ有利ですリードアロケート付きライトスルー ( ライトアロケートなし ): WT-NWA 各書き込み ( キャッシュヒットとキャッシュミスのどちらか ) をメインメモリ上で実行しますこれはキャッシュの利点を無効にしますキャッシュコヒーレンシ問題を部分的に解決しますキャッシュ不可各読みと書きをメインメモリ上で実行しますキャッシュコヒーレンシに関する問題は発生しません DS A_JP - p. 4

5 キャッシュコヒーレンシ問題 3. キャッシュコヒーレンシ問題複数のバスマスタ ( 例えば CPU と DMA) が共有しているメモリが同じイメージを持つ時メモリ領域はコヒーレントであると表現します DMA が SRAM に書き込むアプリケーションを考えてみましょう条件 : SRAM 上でキャッシュが有効になっておりキャッシュ適用性属性はリードおよびライトアロケート付きライトバック (WB-RWA) に設定されています CPU は前に DMA バッファを読み出していてこのためリードアロケートポリシーによって同じものがキャッシュメモリでも利用可能です図 3-1. キャッシュコヒーレンシ問題 - DMA が SRAM に書き込む DMA 1. DMA W7 W6 W5 W4 W3 new W1 W0 W2 D-Cache W7 W6 W5 W4 W3 W2 W1 W0 2. CPU Reads (Cache Hit) Peripheral CPU 説明 1. DMA は周辺モジュールからデータを読み出して SRAM 内の受信バッファを更新します 2. CPU が受信バッファを読み出す際 CPU はキャッシュに存在するデータを読み出し SRAM 内で利用可能な新規データは読み出しません DMA が SRAM から読み出す別の例について考えます条件 : SRAM 上でキャッシュが有効になっておりキャッシュ適用性属性は WB-RWA に設定されています DS A_JP - p. 5

6 キャッシュコヒーレンシ問題図 3-2. キャッシュコヒーレンシ問題 - DMA が SRAM から読み出す SRAM D-Cache DMA 2. W7 W6 W5 W4 W3 W2 W1 W0 W7 W6 W5 W4 W3 New W1 W0 W2 1. CPU Writes (Cache Hit) Peripheral CPU 説明 1. キャッシュポリシーが WB-RWA に設定されているため CPU は送信バッファに送信されるデータを更新しキャッシュだけが更新されてメインメモリは更新されません 2. DMA が送信バッファを読み出す時 DMA はメインメモリにある古いデータを読み出し CPU によって更新されてキャッシュに書き込まれている最新の値は読み出しません DS A_JP - p. 6

7 キャッシュメンテナンス API を使ったキャッシュコヒーレンシの処理 4. キャッシュメンテナンス API を使ったキャッシュコヒーレンシの処理このソリューションではアプリケーションは Cortex-M7 キャッシュメンテナンス動作を使って実行時にキャッシュを管理する必要がありますキャッシュメンテナンス API によってユーザは以下のアクションを実行できます 1. キャッシュを有効または無効にするキャッシュの ON/OFF 2. キャッシュを無効化するキャッシュラインを無効としてマークしますリードアロケートポリシーとライトアロケートポリシーによって以降のアクセスではデータをメインメモリからキャッシュに強制的にコピーします 3. キャッシュをクリーンする dirty とマークされたキャッシュラインをメインメモリに書き戻します Cortex Microcontroller Software Interface Standard (CMSIS) には以下の D- キャッシュメンテナンス API を提供しています表 4-1. CMSIS データキャッシュメンテナンス API キャッシュメンテナンス API SCB_EnableDCache (void) SCB_DisableDCache (void) SCB_InvalidateDCache(void) SCB_InvalidateDCache_by_Addr (uint32_t * addr, int32_t dsize ) SCB_CleanDCache(void) SCB_CleanDCache_by_Addr (uint32_t *addr, int32_t dsize) SCB_CleanInvalidateDCache(void) SCB_CleanInvalidateDCache_by_Addr (uint32_t *addr, int32_t dsize) 説明データキャッシュを有効にしますデータキャッシュ全体を有効にする前に無効にしますデータキャッシュを無効にしますキャッシュを無効にする前にデータキャッシュをクリーンして dirty なデータをメインメモリにフラッシュしますデータキャッシュ全体を無効にしますデータキャッシュラインをアドレスで無効にしますデータキャッシュをクリーンしますデータキャッシュラインをアドレスでクリーンしますデータキャッシュ全体をクリーンして無効にしますデータキャッシュラインをアドレスでクリーンして無効にしますアドレス API によってキャッシュクリーンとキャッシュ無効化を行う時は以下の点に注意します addr キャッシュラインのサイズ境界に合わせる必要がありますつまり DMA バッファアドレスを 32 バイト境界に合わせる事が必要です dsize キャッシュラインサイズの倍数にする必要がありますつまり DMA バッファサイズは 32 バイトの倍数である事が必要です DMA が SRAM に書き込む時にキャッシュメンテナンス API を使用条件 : キャッシュポリシーは WB-RWA です CPU は最初に受信バッファ (rx_buffer[]) にアクセスしそれを D- キャッシュにキャッシュします 1. DMA はデータを rx_buffer[] に書き込みます DS A_JP - p. 7

キャッシュメンテナンス API を使ったキャッシュコヒーレンシの処理 2. キャッシュ無効化動作を実行してキャッシュ済みの rx_buffer[] を無効化します 3. CPU は rx_buffer[] の読み出しを試みますが rx_buffer[] はステップ 2 で無効化したので結果としてキャッシュミスになります図 4-1.

8 キャッシュメンテナンス API を使ったキャッシュコヒーレンシの処理 2. キャッシュ無効化動作を実行してキャッシュ済みの rx_buffer[] を無効化します 3. CPU は rx_buffer[] の読み出しを試みますが rx_buffer[] はステップ 2 で無効化したので結果としてキャッシュミスになります図 4-1. DMA が SRAM に書き込んだ後のキャッシュ無効化動作 SRAM D-Cache DMA 1. W7 W6 W5 W4 W3 new W1 W0 W2 3. A CPU read results in a cache miss Peripheral CPU 4. リードアロケートポリシーによりキャッシュラインをアロケートしてこのアロケート済みのキャッシュラインにデータを SRAM 内の rx_buffer[] からコピーします 5. これによりキャッシュからの CPU 読み出しはコヒーレントになります図 4-2. キャッシュ無効化動作の後 CPU による D- キャッシュからの読み出しはコヒーレントになる SRAM W7 W6 W5 W4 W3 new W1 W0 W2 W7 W6 W5 W4 W3 new W1 W0 W2 5. Reads out of cache are now coherent CPU 以下のサンプルコードに (GCC コンパイラを使って ) キャッシュラインのサイズ境界に合わせた DMA バッファを定義する方法を示します BUFFER_SIZE はキャッシュラインサイズ (32 バイト ) の倍数にする必要があります DMA_TRANSFER_SIZE は DMA が転送したバイト数です DMA 読み出し動作が完了したらキャッシュ無効化 API を使ってキャッシュ内の受信バッファを無効化しますメイン関数はキャッシュメンテナンス API を使ってデータキャッシュを有効にします Note: この技術概要で提供する全てのサンプルコードは Microchip 社の Atmel Software Framework (ASF3) で利用できる API 関数を参照しています DS A_JP - p. 8

9 キャッシュメンテナンス API を使ったキャッシュコヒーレンシの処理 DMA 転送が完了した後のキャッシュ無効化動作を示すコード /* The rx_buffer is aligned to 32-byte boundary. The BUFFER_SIZE is a multiple of cache line size (32-bytes)*/ #define BUFFER_SIZE 32 attribute ((aligned (32))) uint8_t rx_buffer[buffer_size]; volatile bool rx_xfer_done; /** * \brief XDMAC interrupt handler. */ void XDMAC_Handler(void) uint32_t dma_status; dma_status = xdmac_channel_get_interrupt_status(xdmac, XDMA_CH_RX); if (dma_status & XDMAC_CIS_BIS) rx_xfer_done = true; SCB_InvalidateDCache_by_Addr((uint32_t*)rx_buffer, DMA_TRANSFER_SIZE); int main (void) /* Enabling the D-Cache */ SCB_EnableDCache(); /* Setup and trigger a DMA transfer */ while (false == rx_xfer_done); /* Access to the rx_buffer[] is coherent now */ DMA が SRAM から読み出す時にキャッシュメンテナンス API を使用条件 : キャッシュポリシーは WB-RWA に設定されています CPU は最初に送信バッファ (tx_buffer[]) にアクセスしそれを D- キャッシュにキャッシュします 1. CPU は DMA によって送信される tx_buffer[] にデータを書き込みます 2. DMA 転送を有効にする前にキャッシュクリーン動作を実行してキャッシュ済みの tx_buffer[] を SRAM にフラッシュします 3. SRAM からの DMA 読み出しがコヒーレントになります図 4-3. CPU が D- キャッシュに書き込んだ後のキャッシュクリーン動作 DMA 3. DMA W7 W6 W5 W4 W3 new W1 W0 W2 D-Cache W7 W6 W5 W4 W3 new W1 W0 W2 1. CPU Writes (Cache Hit) Peripheral CPU DS A_JP - p. 9

10 キャッシュメンテナンス API を使ったキャッシュコヒーレンシの処理 CPU が D- キャッシュに書き込んだ後のキャッシュクリーン動作を示すコード int main (void) strcpy(tx_buffer, "DMA Transmit String"); SCB_CleanDCache_by_Addr((uint32_t*)tx_buffer, DMA_TRANSFER_SIZE); xdmac_channel_enable(xdmac, XDMA_CH_TX); 前のサンプルコードでは DMA 転送を有効にする前に CPU によるキャッシュクリーン動作が送信バッファ内の更新済みデータを SRAM に書き込みます Note: DMA リンク記述子を使っている場合記述子が更新されるたびにアプリケーションはリンク記述子アドレスに対応するキャッシュをクリーンして DMA と CPU との間のコヒーレンシを維持する必要があります Important: 全てのキャッシュ動作は 32 バイトのキャッシュラインで実行されますその結果前述したサンプルの受信バッファと送信バッファのサイズが 32 バイトの倍数でない場合キャッシュ無効化またはキャッシュクリーン動作によって以下のサンプルコードに示すような予期せぬ動作が発生する可能性があります 32 バイトの倍数でない DMA バッファによる影響を示すコード #define BUFFER SIZE 16 typedef struct /* The rx_buffer is aligned to 32-byte boundary. The BUFFER_SIZE is 16-bytes which is not a multiple of the cache line size. */ attribute ((aligned (32))) uint8_t rx_buffer[buffer_size]; bool rx_xfer_done; st_dma_xfer; static st_dma_xfer g_st_dma_xfer; /** *\brief XDMAC interrupt handler. */ void XDMAC Handler(void) uint32 t dma status; dma_status = xdmac_channel_get_interrupt_status(xdmac, XDMA_CH_RX); if (dma_status & XDMAC_CIS_BIS) g_st_dma_xfer.rx_xfer_done = true; SCB_InvalidateDCache_by_Addr((uint32_t*)g_st_dma_xfer.rx_buffer, DMA_TRANSFER_SIZE); 前のサンプルコードでは受信バッファは 16 バイトです DMA は周辺モジュールから 16 バイトを SRAM 内の g_st_dma_xfer.rx_buffer[] に読み出し DMA 割り込みを生成します DMA ISR では CPU は D- キャッシュで g_st_dma_xfer.rx_xfer_done フラグを 1 にセットしますこのメモリ位置は前に CPU がアクセス DS A_JP - p. 10

11 キャッシュメンテナンス API を使ったキャッシュコヒーレンシの処理したので D- キャッシュに格納されていますその後キャッシュ無効化動作を実行しこれによってキャッシュ済みラインを無効にします図 4-4. DMA が SRAM 内の受信バッファを更新し CPU が D- キャッシュでフラグを更新 DMA SRAM g_st_dma_xfer.rx_xfer_done 0 g_st_dma_xfer.rx_buffer[16] D g_st_dma_xfer.rx_xfer_done CPU 1 g_st_dma_xfer.rx_buffer[16] キャッシュラインは無効にされているので CPU がメイン関数で g_st_dma_xfer.rx_xfer_done フラグにアクセスすると結果として 32 バイトのキャッシュライン全体が SRAM から D- キャッシュにコピーされます ( リードアロケートポリシーにより ) これが g_st_dma_xfer.rx_xfer_done フラグを上書きして 0 に戻しますその結果 CPU は 1 にセットされた g_st_dma_xfer.rx_xfer_done フラグを見る事はありません図 4-5. データキャッシュに存在するデータをキャッシュ無効化動作が誤って破損 SRAM g_st_dma_xfer.rx_xfer_done 0 g_st_dma_xfer.rx_buffer[16] Cache Invalidate D g_st_dma_xfer.rx_xfer_done 0 g_st_dma_xfer.rx_buffer[16] CPU never sees the rx_xfer_done bit set to 1 as it is overwritten with the SRAM contents by the cache invalidate operation. この問題の原因は DMA バッファが 32 バイトの倍数でない事です DMA が 32 バイトの非整数倍のデータを周辺モジュールとの間で転送するよう設定されている場合でも同じキャッシュラインで定義した変数が破損されるのを避けるために DMA バッファは 32 バイトの整数倍にする必要があります例えば DMA が周辺モジュールとの間で 50 バイトの読み出し / 書き込みを行うよう設定されていても DMA バッファのサイズは 64 にする必要があります DS A_JP - p. 11

12 DMA と CPU が共有するメモリ領域でのキャッシュの無効化 5. DMA と CPU が共有するメモリ領域でのキャッシュの無効化このアプローチでは CPU だけがアクセスするメモリ領域をキャッシュ可能として残しておきながら CPU と DMA が共有するメモリ領域をメモリ保護ユニット (MPU) を使ってキャッシュ不可として定義します応用例 : CPU と DMA が共有メモリを同時に更新できます例えば CPU と DMA は GMAC 受信バッファ記述子エントリの所有権ビットを同時に更新できます長所 : アプリケーションに対し透過的ですキャッシュメンテナンスが不要ですキャッシュのない MCU からキャッシュのある MCU へのドライバの移植が容易になります短所 : MPU を使ってキャッシュ不可の専用メモリ領域を作成する必要がありますこれには複雑なリンカスクリプトファイルが必要ですキャッシュ不可のメモリ領域を作成する MPU の設定 : ユーザは SAM Cortex-M7 MCU を使って最大 16 の MPU 領域を作成できます下表にメモリ領域を設定して有効にするために使う MPU レジスタを示します詳細はを参照してください表 5-1. MPU レジスタ MPU レジスタ説明 MPU_RNR MPU_RBAR MPU_RASR MPU_CTRL MPU_RBAR レジスタと MPU_RASR レジスタが参照するメモリ領域を選択します有効な値は 16 の MPU 領域に対応する 0~15 です MPU 領域のベースアドレスを定義します領域の開始アドレスは領域のサイズに合わせる必要があります ( つまり 64 KB の領域は 0x または 0x において 64 KB の倍数に合わせる必要があります ) MPU 領域の領域サイズとメモリ属性を定義した上でその領域を有効にする必要があります領域サイズの最小値は 32 バイトで 2 のべき乗で定義します MPU を有効 / 無効にします MPU_RASR レジスタの TEX C B の各ビットはメモリ領域のキャッシュ適用性を定義します下表に通常のメモリタイプのエンコードを示します表 5-2. MPU アクセスパーミッション属性 TEX C B 共有可メモリタイプ説明可通常ライトスルーライトアロケートなし可通常ライトバックライトアロケートなし可通常キャッシュ不可可通常ライトバックライトおよびリードアロケート ( キャッシュが有効な時の SAM Cortex-M7 MCU における既定値のキャッシュポリシー ) 詳細は ARM Information Center にある section MPU access permissions attributes を参照してください MPU の設定の詳細は TB メモリ保護ユニット (MPU) の設定方法を参照してください DS A_JP - p. 12

13 DMA と CPU が共有するメモリ領域でのキャッシュの無効化以下のサンプルコードでは MPU を無効にしてから SRAM メモリ領域の 1 セクション (0x2045F0000 から始まりサイズは 4096 バイト ) をキャッシュ不可として設定し有効にします残りの SRAM メモリ領域は既定値のキャッシュポリシー (WB-RWA) を維持してキャッシュ可能のままにしておきますアクセスパーミッション (AP) を特権 / 非特権ソフトウェアの両方が RW アクセス権を持てるようフルアクセスに設定しその後 MPU を有効にしますキャッシュ不可のメモリ領域を作成する MPU 設定を示すコード #define SRAM_NOCACHE_START_ADDRESS (0x2045F000UL) #define NOCACHE_SRAM_REGION_SIZE 0x1000 #define MPU_NOCACHE_SRAM_REGION (11) #define INNER_OUTER_NORMAL_NOCACHE_TYPE(x) ((0x01 << MPU_RASR_TEX_Pos ) ( DISABLE << MPU_RASR_C_Pos ) ( DISABLE << MPU_RASR_B_Pos ) ( x << MPU_RASR_S_Pos)) /* Disable the MPU region */ MPU->CTRL = MPU_DISABLE; dw_region_base_addr = SRAM_NOCACHE_START_ADDRESS MPU_REGION_VALID MPU_NOCACHE_SRAM_REGION; dw_region_attr = MPU_AP_FULL_ACCESS INNER_OUTER_NORMAL_NOCACHE_TYPE( SHAREABLE ) mpu_cal_mpu_region_size(nocache_sram_region_size) MPU_REGION_ENABLE; MPU->RBAR = dw_region_base_addr; MPU->RASR = dw_region_attr; /* Enable the MPU region */ MPU->CTRL = (MPU_ENABLE MPU_PRIVDEFENA); DSB(); ISB(); GNU リンカスクリプト用の以下のサンプルコードに示すようにリンカスクリプトファイルを変更してキャッシュ不可のメモリスペースを定義しキャッシュ不可のメモリ領域にリンクする DMA バッファを配置できますキャッシュ不可データ用のメモリセクションを作成するためのリンカスクリプトの変更 /* Memory Spaces Definitions */ MEMORY rom (rx) : ORIGIN = 0x , LENGTH = 0x ram (rwx) : ORIGIN = 0x , LENGTH = 0x0005F000 ram_nocache (rwx) : ORIGIN = 0x2045F000, LENGTH = 0x /* Section Definitions */ SECTIONS..ram_nocache (NOLOAD):. = ALIGN(4); _s_ram_nocache =.; *(.ram_nocache). = ALIGN(4); _e_ram_nocache =.; > ram_nocache.ram_nocache_data : AT (_etext + SIZEOF(.relocate)). = ALIGN(4); _s_ram_nocache_vma =.; _s_ram_nocache_lma = LOADADDR(.ram_nocache_data); *(.ram_nocache_data) DS A_JP - p. 13

14 DMA と CPU が共有するメモリ領域でのキャッシュの無効化. = ALIGN(4); _e_ram_nocache_vma =.; > ram_nocache. 前述のリンカスクリプトサンプルでは.ram_nocache_data セクションのロードメモリアドレスが.text セクションと.relocate セクションの末尾となるように指定しますリセットハンドラで以下のコードを使って.ram_nocache セクション内の初期化されていない変数にゼロをセットし.ram_nocache_data 内の初期化された変数の初期値を ( フラッシュから SRAM に ) コピーしますキャッシュ不可データ用のメモリセクションを初期化する C スタートアップコードの変更 extern uint32_t _s_ram_nocache; extern uint32_t _e_ram_nocache; extern uint32_t _s_ram_nocache_vma; extern uint32_t _e_ram_nocache_vma; extern uint32_t _s_ram_nocache_lma; void Reset_Handler(void) uint32_t *psrc, *pdest; /* Initialize the no cache data segment */ psrc = &_s_ram_nocache_lma; pdest = &_s_ram_nocache_vma; if (psrc!= pdest) for (; pdest < &_e_ram_nocache_vma;) *pdest++ = *psrc++; /* Clear the no cache zero segment */ for (pdest = &_s_ram_nocache; pdest < &_e_ram_nocache;) *pdest++ = 0; アプリケーションでは以下のサンプルコードに示すように DMA バッファを.ram_nocache メモリ領域に配置できますアプリケーションがキャッシュ不可メモリ領域の変数を初期化した場合これらの変数が.ram_nocache_data セクションに含まれるように定義する必要がありますキャッシュ不可のメモリセクションにバッファを定義するアプリケーションコード attribute ((section (".ram_nocache"), aligned (32))) uint8_t rx_buf[buffer_size]; attribute ((section (".ram_nocache"), aligned (32))) uint8_t tx_buf[buffer_size]; キャッシュコヒーレンシを回避する別の方法として密結合メモリ (TCM) を使う方法があります TCM の内容はキャッシュされず CPU と DMA の両方からアクセスできるからです TCM にはキャッシュへのアクセスと同様のスピードでアクセスできますキャッシュミスおよびキャッシュコヒーレンシ問題による遅延は発生しません応用例 : キャッシュサイズ (16 KB) よりも大きいサイズのバッファ長所 : 性能に影響しませんアプリケーションに対して透過的です ( キャッシュメンテナンスが不要 ) 短所 : リンカスクリプトの変更が必要です TCM の使用法の詳細は参照セクションに記載されたリンクを参照してください DS A_JP - p. 14

15 関連リソース 6. 関連リソース詳細は以下の文書を参照してくださいそれぞれリンク先からダウンロードできます 1. ARM Cortex-M7 Processor Technical Reference Manual L1 caches 2. ARM Cortex-M7 Processor Technical Reference Manual Memory Protection Unit 3. Optimize-Usage-SAM-V71-V70-E70-S70-Architecture_Application-note.pdf 4. メモリ保護ユニット (MPU) の設定方法 5. Atmel SMART SAM V7x TCM Memory 6. Atmel SMART SAM E70 TCM Memory DS A_JP - p. 15

16 Microchip 社のウェブサイト Microchip 社は自社が運営するウェブサイト ( を通してオンラインサポートを提供しています当ウェブサイトではお客様に役立つ情報やファイルを簡単に見つけ出せます一般的なインターネットブラウザから以下の内容がご覧になれます製品サポート - データシートとエラッタアプリケーションノートとサンプルプログラム設計リソースユーザガイドとハードウェアサポート文書最新のソフトウェアと過去のソフトウェア一般的技術サポート - よく寄せられる質問 (FAQ) 技術サポートのご依頼オンラインディスカッショングループ Microchip 社のコンサルタントプログラムおよびメンバーリストご注文とお問い合わせ - 製品セレクタと注文ガイド最新プレスリリースセミナー / イベントの一覧お問い合わせ先 ( 営業所 / 販売代理店 ) の一覧お客様向け変更通知サービス Microchip 社のお客様向け変更通知サービスはお客様に Microchip 社製品の最新情報をお届けするサービスですご興味のある製品ファミリまたは開発ツールに関する変更更新リビジョンエラッタ情報をいち早くメールにてお知らせします Microchip 社ウェブサイト ( にアクセスし [DESIGN SUPPORT] メニューの下の [Product Change Notification] からご登録くださいカスタマサポート Microchip 社製品をお使いのお客様は以下のチャンネルからサポートをご利用頂けます販売代理店または販売担当者各地の営業所技術サポートサポートは販売代理店までお問い合わせくださいもしくは弊社までご連絡ください本書の最後のページに各国の営業所の一覧を記載しています技術サポートは以下のウェブページからもご利用になれます Microchip 社のデバイスコード保護機能 Microchip 社製デバイスのコード保護機能について以下の点にご注意ください Microchip 社製品は該当する Microchip 社データシートに記載の仕様を満たしています Microchip 社では通常の条件ならびに仕様に従って使用した場合 Microchip 社製品のセキュリティレベルは現在市場に流通している同種製品の中でも最も高度であると考えていますしかしコード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です弊社の理解ではこうした手法は全て Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になりますこのような行為は知的所有権の侵害に該当する可能性が非常に高いと言えます Microchip 社はコードの保全性に懸念を抱いているお客様と連携し対応策に取り組んでいきます DS A_JP - p. 16

17 Microchip 社を含む全ての半導体メーカーで自社のコードのセキュリティを完全に保証できる企業はありませんコード保護機能とは Microchip 社が製品を解読不能として保証するものではありませんコード保護機能は常に進歩しています Microchip 社では常に製品のコード保護機能の改善に取り組んでいます Microchip 社のコード保護機能の侵害はデジタルミレニアム著作権法に違反しますそのような行為によってソフトウェアまたはその他の著作物に不正なアクセスを受けた場合デジタルミレニアム著作権法の定める所により損害賠償訴訟を起こす権利があります法律上の注意点本書に記載されているデバイスアプリケーション等の情報はユーザの便宜のためにのみ提供されるものであり更新によって無効とされる事がありますお客様のアプリケーションが仕様を満たす事を保証する責任はお客様にあります Microchip 社は明示的暗黙的書面口頭法定のいずれであるかを問わず本書に記載されている情報に関して状態品質性能商品性特定目的への適合性をはじめとするいかなる類の表明も保証も行いません Microchip 社は本書の情報およびその使用に起因する一切の責任を否認します Microchip 社の明示的な書面による承認なしに生命維持装置あるいは生命安全用途に Microchip 社の製品を使用する事は全て購入者のリスクとしまた購入者はこれによって発生したあらゆる損害クレーム訴訟費用に関して Microchip 社は擁護され免責され損害をうけない事に同意するものとします暗黙的あるいは明示的を問わず Microchip 社が知的財産権を保有しているライセンスは一切譲渡されません商標 Microchip 社の名称とロゴ Microchip ロゴ AnyRate AVR AVR ロゴ AVR Freaks BeaconThings BitCloud CryptoMemory CryptoRF dspic FlashFlex flexpwr Heldo JukeBlox KeeLoq KeeLoq ロゴ Kleer LANCheck LINK MD maxstylus maxtouch MediaLB megaavr MOST MOST ロゴ MPLAB OptoLyzer PIC picopower PICSTART PIC32 ロゴ Prochip Designer QTouch RightTouch SAM-BA SpyNIC SST SST ロゴ SuperFlash tinyavr UNI/O XMEGA は米国およびその他の国における Microchip Technology Incorporated の登録商標です ClockWorks The Embedded Control Solutions Company EtherSynch Hyper Speed Control HyperLight Load IntelliMOS mtouch Precision Edge Quiet-Wire は米国における Microchip Technology Incorporated 社の登録商標です Adjacent Key Suppression AKS Analog-for-the-Digital Age Any Capacitor AnyIn AnyOut BodyCom chipkit chipkit ロゴ CodeGuard CryptoAuthentication CryptoCompanion CryptoController dspicdem dspicdem.net Dynamic Average Matching DAM ECAN EtherGREEN In-Circuit Serial Programming ICSP Inter-Chip Connectivity JitterBlocker KleerNet KleerNet ロゴ Mindi MiWi motorbench MPASM MPF MPLAB Certified ロゴ MPLIB MPLINK MultiTRAK NetDetach Omniscient Code Generation PICDEM PICDEM.net PICkit PICtail PureSilicon QMatrix RightTouch ロゴ REAL ICE Ripple Blocker SAM-ICE Serial Quad I/O SMART-I.S. SQI SuperSwitcher SuperSwitcher II Total Endurance TSHARC USBCheck VariSense ViewSpan WiperLock Wireless DNA ZENA は米国およびその他の国における Microchip Technology Incorporated の商標です SQTP は米国における Microchip Technology Incorporated のサービスマークです Silicon Storage Technology は米国以外の国における Microchip Technology Inc. の登録商標です GestIC は米国以外の国における Microchip Technology Inc. の子会社である Microchip Technology Germany II GmbH & Co. KG の登録商標です DS A_JP - p. 17

18 その他の商標は各社に帰属します 2018, Microchip Technology Incorporated, Printed in the U.S.A., All Rights Reserved. ISBN: DNV による品質管理システム認証 ISO/TS Microchip 社では Chandler および Tempe( アリゾナ州 ) Gresham( オレゴン州 ) の本部設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-16949:2009 認証を取得しています Microchip 社の品質システムプロセスおよび手順は PIC MCU および dspic DSC KEELOQ コードホッピングデバイスシリアル EEPROM マイクロペリフェラル不揮発性メモリアナログ製品に採用されていますさらに開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています DS A_JP - p. 18

19 各国の営業所とサービス北米アジア / 太平洋アジア / 太平洋ヨーロッパ本社アジア太平洋支社中国 - 厦門オーストリア - ヴェルス 2355 West Chandler Blvd. Suites , 37th Floor Tel: Tel: Chandler, AZ Tower 6, The Gateway Fax: Fax: Tel: Harbour City, Kowloon 中国 - 珠海デンマーク - コペンハーゲン Fax: 香港 Tel: Tel: 技術サポート : Tel: Fax: Fax: Fax: インド - バンガロールフィンランド - エスポーサポートオーストラリア - シドニー Tel: Tel: URL: Tel: Fax: フランス - パリ Fax: インド - ニューデリー Tel: アトランタ中国 - 北京 Tel: Fax: Duluth, GA Tel: Fax: フランス - サンクルー Tel: Fax: インド - プネ Tel: Fax: 中国 - 成都 Tel: ドイツ - ガーヒングオースティン TX Tel: 日本 - 大阪 Tel: Tel: Fax: Tel: ドイツ - ハーンボストン中国 - 重慶 Fax: Tel: Westborough, MA Tel: 日本 - 東京ドイツ - ハイルブロン Tel: Fax: Tel: Tel: Fax: 中国 - 東莞 Fax: ドイツ - カールスルーエシカゴ Tel: 韓国 - 大邱 Tel: Itasca, IL 中国 - 広州 Tel: ドイツ - ミュンヘン Tel: Tel: Fax: Tel: Fax: 中国 - 杭州韓国 - ソウル Fax: ダラス Tel: Tel: ドイツ - ローゼンハイム Addison, TX Fax: Fax: または Tel: Tel: 中国 - 香港 SAR イスラエル - ラーナナ Fax: Tel: マレーシア - クアラルンプール Tel: デトロイト Fax: Tel: イタリア - ミラノ Novi, MI 中国 - 南京 Fax: Tel: Tel: Tel: マレーシア - ペナン Fax: ヒューストン TX Fax: Tel: イタリア - パドヴァ Tel: 中国 - 青島 Fax: Tel: インディアナポリス Tel: フィリピン - マニラオランダ - ドリューネン Noblesv ille, IN Fax: Tel: Tel: Tel: 中国 - 上海 Fax: Fax: Fax: Tel: シンガポールノルウェー - トロンハイム Tel: Fax: Tel: Tel: ロサンゼルス中国 - 瀋陽 Fax: ポーランド - ワルシャワ Mission Viejo, CA Tel: 台湾 - 新竹 Tel: Tel: Fax: Tel: ルーマニア - ブカレスト Fax: 中国 - 深圳 Fax: Tel: Tel: Tel: 台湾 - 高雄スペイン - マドリッドローリー NC Fax: Tel: Tel: Tel: 中国 - 武漢台湾台北 Fax: ニューヨーク NY Tel: Tel: スウェーデン - ヨーテボリ Tel: Fax: Fax: Tel: サンノゼ CA 中国 - 西安タイ - バンコクスウェーデン - ストックホルム Tel: Tel: Tel: Tel: Tel: Fax: Fax: イギリス - ウォーキンガムカナダ - トロント Tel: Tel: Fax: Fax: DS A_JP - p. 19

TB3179 メモリ保護ユニット (MPU) の設定方法はじめにメモリ保護ユニット (MPU) は Cortex -M7 コアがメモリ保護のために備えているオプションのコンポーネントです MPU はメモリマップを分割しそれぞれにアクセス権とルールを設定します本書では Cortex-M7 ベー

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