MSM56V16160F

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1 1 電子デバイス MSM56V16160F 2-Bank 524,288-Word 16-Bit SYNCHRONOUS DYNAMIC RAM MSM56V16160F CMOS 2 524, RAM 3.3V LVTTL 4 CMOS , V 0.3V LVTTL LVTTL 4096 /64ms Latency CBR mil TSOP(II) TSOPII50-P K MSM56V16160F-xxTS-K xx t AC2 t AC3 MSM56V16160F-8 125MHz 9ns 6ns MSM56V16160F MHz 9ns 9ns 1/31

2 50 TSOP (II) K V CC 1 50 V SS V SSQ 4 47 V SSQ V CCQ 7 44 V CCQ V SSQ V CCQ V SSQ V CCQ NC UM NC A A8 A A7 A A6 A A5 A A4 V CC V SS i V CC 3.3V A0 V SS 0V V CC Q 3.3V V SS Q 0V NC : V CC V SS V CC Q V SS Q 2/31

3 ESS i H UM 1 ROW & COL ROW RA0 10 COL CA0 7 = L = H H UM H 2 H UM H UM 3/31

4 4/31 Timing Register Column Decoders Sense Amplifiers 1 ~16 A0~ Progra-m ing Register Bank Controlle r Latency & Burst Controller Internal Col. Address Counter I/O Controller Column Address Buffers Internal Row Address Counter Row Address Buffers 8 Row Decoder s Row Decoder s 12 Word Drivers Word Drivers 8Mb Memory Cells 8Mb Memory Cells Read Data Registe r Output Buffers Column Decoders Sense Amplifiers Input Data Registe r Input Buffers UM

5 V IN, V OUT 0.5 V CC V V CC, V CC Q V T stg C P D * 600 mw I OS 50 ma T opr 0 70 C * Ta = 25 C (Voltages Referenced to V SS =0V) Min. Typ. Max. V CC, V CC Q V H V IH 2.0 V CC V L V IL V (V BIAS = 1.4V, Ta = 25 C, f = 1MHz) Min. Max. () C pf (, A0,,,,, ) C IN pf (1 16) C OUT pf 5/31

6 MSM56V16160 F-8 F-10 Min. Max. Min. Max. H V OH I OH = 2.0mA V L V OL I OL = 2.0mA V I LI µa I LO µa ( ) I CC1 1 I CC1D V IH V IH t CC = Min. t RC = Min. No Burst t CC = Min. t RC = Min. t RRD = Min ma 1, ma 1, 2 No Burst ( ) I CC2 V IH t CC = Min ma 3 () I CC3S V IL t CC = Min. 3 3 ma 2 ( ) I CC3 1 V IH t CC = Min ma 3 () I CC4 V IH t CC = Min ma 1, 2 () I CC5 1 V IH t CC = Min. t RC = Min ma 2 () ( ) I CC6 I CC7 V IL t CC = Min. 2 2 ma V IL t CC = Min. 2 2 ma : /31

7 A6 A5 A4 CL A3 BT A2 A1 A0 BT = 0 BT = Reserved 0 Sequential Interleave Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved : A7 A8 A9 L MSM56V16160F NOP 2. V CC NOP 200µs CBR NOP 2. V CC NOP 200µs CBR 7/31

8 1/2 MSM56V , 2 F-8 F-10 Min. Max. Min. Max. CL = 3 t CC ns CL = 2 t CC ns CL = 1 t CC ns CL = 3 t AC3 6 9 ns 3, 4 CL = 2 t AC2 9 9 ns 3, 4 CL = 1 t AC ns 3, 4 H t CH 3 3 ns 4 L t CL 3 3 ns 4 t SI 2 3 ns t HI 1 1 ns t OLZ 3 3 ns t OHZ 8 8 ns t OH 3 3 ns 3 t RC ns t RP ns t ns t RCD ns t WR 8 15 ns t RRD ns t REF ms t PDE t SI +1 t SI +1 ns t T 3 3 ns min. l CCD 1 1 UM UM l 1 1 l DOZ 2 2 l DOD 0 0 8/31

9 2/2 MSM56V , 2 F-8 F-10 Min. Max. Min. Max. Min. l DWD 0 0 l ROH CL CL l MRD 2 2 l OWD t T = 1ns V 3. Output Z=50Ω 50pF (External Load) V 5. t T 1ns V IH V IL 9/31

10 @ Latency=2, Burst Length= t RC t RP t RCD Ra Ca0 Rb Cb0 Ra Rb t OH Qa0 Qa1 Qa2 Qa3 Db0 Db1 Db2 Db3 t AC t OHZ t WR Precharge Command Write Command Precharge Command 10/31

11 @ Latency=2, Burst Length=4 t CH t CC t CL High t HI t SI t SI t HI I CCD t SI t SI t SI Ra Ca Cb Cc t HI t HI BS BS BS BS BS Ra t AC t HI t OHZ Qa Db Qc t OLZ t SI t OH l OWD t HI t SI Write Command Precharge Command 11/31

12 *: 1. Low High High UM 2. 0 A 1 B A 1 0 A 0 1 B 1 1 B A 0 1 B 1 X A B 5. =0 6. UM 1 + t OHZ Hi-Z 12/31

13 @ Latency=2, Burst Length= High Bank A Active I CCD Ca0 Cb0 Cc0 Cd0 Qa0 Qa1 Qb0 Qb1 Dc0 Dc1 Dd0 l OWD t WR 2 1 Write Command Precharge Command Write Command *: Cycle UM 2. t WR 13/31

14 @ Burst Length= High t RRD Ra Rb Ca Cb Ra Rb Latency=1 Qa0 Qa1 Qa2 Qa3 Db0 Db1 Db2 Db3 Latency=2 A-Bank Precharge Start Qa0 Qa1 Qa2 Qa3 Db0 Db1 Db2 Db3 A-Bank Precharge Start Latency=3 Qa0 Qa1 Qa2 Qa3 Db0 Db1 Db2 Db3 A-Bank Precharge Start t WR A Bank Read with Auto Precharge B Bank Write with Auto Precharge B Bank Precharge Start Point 14/31

15 @ Latency = 2, Burst Length = High t RC t RRD RAa CAa RBb CBb RAc CAc RAa RBb RAc QAa0 QAa1 QAa2 QAa3 QBb1 QBb2 QBb3 QBb4 QAc0 QAc1 QAc2 QAc3 Precharge Command Precharge Command 15/31

16 @ Latency = 2, Burst Length = High RAa CAa RBb CBb RAc CAc RAa RBb RAc DAa0 DAa1 DAa2 DAa3 DBb0 DBb1 DBb2 DBb3 DAc0 DAc1 Write Command Write Command Precharge Command Write Command Precharge Command Precharge Command 16/31

17 @ Latency = 2, Burst Length = High 1 RAa CAa RBb CBb CAc CBd CAe RAa RBb QAa0 QAa1 QAa2 QAa3 QBb0 QBb1 QBb2 QBb3 QAc0 QAc1 QBd0 QBd1 QAe0 QAe1 I ROH Precharge Command *: 1. High 17/31

18 @ Latency = 2, Burst Length= High RAa CAa RBb CBb CAc CBd RAa RBb DAa0 DAa1 DAa2 DAa3 DBb0 DBb1 DBb2 DBb3 DAc0 DAc1 DBd0 Write Command Write Command Write Command Write Command Precharge Command (Both Bank) 18/31

19 @ Latency = 2, Burst Length = High RAa CAa RBb CBb RAc CAc RAa RBb RAc QAa0 QAa1 QAa2 QAa3 QBb0 QBb1 QBb2 QBb3 QAc0 QAc1 QAc2 QAc3 Precharge Command Write Command 19/31

20 @ Latency = 2, Burst Length = High CAa0 CBb0 CAc0 QAa0 QAa1 QAa2 QAa3 DBb0 DBb1 DBb2 DBb3 QAc0 QAc1 QAc2 QAc3 Write Command 20/31

21 @ Latency = 2, Burst Length = Ra Ca Cb Cc Ra Qa0 Qa1 Qa2 Qb0 Qb1 Dc0 Dc2 2 t OHZ t OHZ 3 CLOCK Suspension Read M Read M Write Write M M Write CLOCK Suspension Command *: UM 2 3. UM 4. High UM High /31

22 @ Latency = 2, Burst Length = t RCD Ra Ca0 Cb0 Ra Da0 Db0 Db1 Db2 Db3 t WR Precharge Command Write Command *: 1. Latency = 3 [ +1] 3 UM 22/31

23 @Burst Length= High Ra Ca Ra Latency=1 1 Qa0 Qa1 Qa2 Qa3 Qa4 Qa5 l ROH Latency=2 1 Qa0 Qa1 Qa2 Qa3 Qa4 Qa5 l ROH Latency=3 Qa0 Qa1 1 Qa2 Qa3 Qa4 Qa5 l ROH Precharge Command *: 1. l ROH (= Latency) 23/31

24 @Burst Length = High Ca Cb Latency=1 Qa0 Qa1 Qa2 Qa3 Qa4 Qb0 Qb1 Qb2 Qb3 Qb4 Latency=2 Qa0 Qa1 Qa2 Qa3 Qa4 Qb0 Qb1 Qb2 Qb3 Qb4 Latency=3 Qa0 Qa1 Qa2 Qa3 Qa4 Qb0 Qb1 Qb2 Qb3 Qb4 Burst Stop Command Write Command Burst Stop Command 24/31

25 @ Latency = 2, Burst Length = t SI 1 t REF (min.) t PDE 2 t SI t SI Ra Ca Ra Qa0 Qa1 Qa2 Power-down Entry Power-down Exit Row Active Clock Suspension Entry Clock Suspension Exit Precharge Command *: 1. Low Low 2. t PDE 25/31

26 0 1 2 t RC t SI Ra BS Ra Hi-Z Self Refresh Entry Self Refresh Exit 26/31

27 High High l MRD t RC Key Ra Hi - Z Hi - Z MRS New Command Auto Refresh Auto Refresh 27/31

28 (Table 1) (1/2) 1 BA H X X X X X NOP L H H H X X NOP L H H L BA X ILLEGAL 2 L H L X BA CA ILLEGAL 2 L L H H BA RA L L H L BA NOP 4 L L L H X X 5 L L L L L OP Code H X X X X X NOP L H H X X X NOP L H L H BA CA, L H L L BA CA, L L H H BA RA ILLEGAL 2 L L H L BA L L L X X X ILLEGAL H X X X X X NOP L H H H X X NOP L H H L X X L H L H BA CA, 3 L H L L BA CA, 3 L L H H BA RA ILLEGAL 2 L L H L BA L L L X X X ILLEGAL H X X X X X NOP L H H H X X NOP L H H L X X L H L H BA CA, 3 L H L L BA CA, 3 L L H H BA RA ILLEGAL 2 L L H L BA 3 L L L X X X ILLEGAL H X X X X X NOP L H H H X X NOP L H H L BA X ILLEGAL 2 L H L H BA CA, ILLEGAL 2 L H L L X X ILLEGAL L L H X BA RA, ILLEGAL 2 L L L X X X ILLEGAL H X X X X X NOP L H H H X X NOP L H H L BA X ILLEGAL 2 L H L H BA CA, ILLEGAL 2 28/31

29 (Table 1) (2/2) 1 BA L H L L X X ILLEGAL L L H X BA RA, ILLEGAL 2 L L L X X X ILLEGAL H X X X X X NOP --> t RP L H H H X X NOP --> t RP L H H L BA X ILLEGAL 2 L H L X BA CA ILLEGAL 2 L L H H BA RA ILLEGAL 2 L L H L BA NOP 4 L L L X X X ILLEGAL H X X X X X NOP L H H H X X NOP L H H L BA X ILLEGAL 2 L H L X BA CA ILLEGAL 2 L L H H BA RA ILLEGAL 2 L L H L BA ILLEGAL 2 L L L X X X ILLEGAL H X X X X X NOP --> t RCD L H H H X X NOP --> t RCD L H H L BA X ILLEGAL 2 L H L X BA CA ILLEGAL 2 L L H H BA RA ILLEGAL 2 L L H L BA ILLEGAL 2 L L L X X X ILLEGAL H X X X X X NOP --> t RC L H H X X X NOP --> t RC L H L X X X ILLEGAL L L H X X X ILLEGAL L L L X X X ILLEGAL H X X X X X NOP L H H H X X NOP L H H L X X ILLEGAL L H L X X X ILLEGAL L L X X X X ILLEGAL RA = BA = NOP = CA = AP = *: 1. 1cycle High t CCD t WR 4. BA 5. A B 29/31

30 () (Table 2) (n) n-1 n 6 6 H X X X X X X INVALID L H H X X X X --> ABI L H L H H H X --> ABI L H L H H L X ILLEGAL L H L H L X X ILLEGAL L H L L X X X ILLEGAL L L X X X X X NOP H X X X X X X INVALID L H H X X X X --> ABI L H L H H H X --> ABI L H L H H L X ILLEGAL L H L H L X X ILLEGAL L H L L X X X ILLEGAL 7 L L X X X X X NOP 7 (ABI) H H X X X X X Refer to Table 1 H L H X X X X H L L H H H X H L L H H L X ILLEGAL H L L H L X X ILLEGAL H L L L H L X ILLEGAL H L L L L H X H L L L L L X ILLEGAL L L X X X X X NOP H H X X X X X Refer to Operations in Table 1 H L X X X X X L H X X X X X L L X X X X X *: 6. L H t PDE cycle 7. 30/31

31 ご注意 1. 本書に記載された内容は 製品改善及び技術改良等により将来予告なしに変更することがあります したがって ご使用の際には その情報が最新のものであることをご確認ください 2. 本書に記載された動作概要及び応用回路例は 本製品の標準的な動作や使い方を説明するためのものです したがって 実際に本製品を使用される場合には 外部諸条件を考慮のうえ回路 実装設計をしてください 3. 設計に際しましては 最大定格 動作電源電圧範囲 放熱特性など保証範囲内でお使いください 保証値を超えての使用など本製品の誤った使用または不適切な使用等に起因する本製品の具体的な運用結果につきましては 当社は責任を負いかねますのでご了承ください 4. 本製品及び本書に記載された情報や図面等の使用に関して 当社は 第三者の工業所有権 知的所有権及びその他の権利に対する保証または実施権の許諾を行うものではありません したがって その使用に起因する第三者の権利侵害に対し 当社は責任を負いかねますのでご了承ください 5. 当社は品質 信頼性の向上に努めておりますが 部品の性格上 ある確率の欠陥 故障が不可避だと考えられます 当社製品をお使いの場合には この様な故障が生じましても直接人命を脅かしたり 身体または財産に危害を生じさせないよう 装置やシステム上で十分な安全設計をお願いします 6. 本書記載の製品は 一般電子機器 ( 事務機器 通信機器 計測機器 家電製品など ) に使用されることを意図しております 特別な品質 信頼性が要求され その故障や誤動作が直接人命を脅かしたり 身体または財産に危害を及ぼす恐れのある装置やシステム ( 交通機器 安全装置 航空 宇宙機器 原子力制御 生命維持装置を含む医療機器など ) に使用をお考えのお客様は 必ず事前に当社販売窓口までご相談願います 7. 本書に記載された製品には 外国為替及び外国貿易管理法 に基づく戦略物資等に該当するものがあります したがって 該当製品またはその一部を輸出する場合には 同法に基づく日本国政府の輸出許可が必要となりますので その申請手続きをお取りください 9. 本書に記載された内容を 当社に無断で転載または複製することはご遠慮ください Copyright 2001 OKI ELECTRIC INDUSTRY CO., LTD. 14 お問い合せ先 本社別館 東京都港区芝浦 4 丁目 10 番 3 号 ( 本社別館 ) 東京 (03) シリコンソリューションカンパニー営業本部 ( ダイヤルイン ) FAX (03) 東北支社 仙台市青葉区一番町 3 丁目 1 番 1 号 ( 仙台富士ビル ) 仙 台 (022) ( 代 ) 松本支店 松本市深志 2 丁目 5 番 2 号 ( 松本県信東邦生命ビル ) 松 本 (0263) ( 代 ) 中部支社 名古屋市中区錦 1 丁目 11 番 20 号 ( 大永ビル ) 名古屋 (052) ( 代 ) 北陸支社 金沢市片町 1 丁目 5 番 20 号 ( 金沢福井ビル ) 金 沢 (0762) ( 代 ) 関西支社 大阪市中央区今橋 4 丁目 2 番 1 号 ( 大阪富士ビル ) 大 阪 (06) ( 代 ) 中国支社 広島市中区八丁堀 15 番 10 号 ( セントラルビル ) 広 島 (082) ( 代 ) 松山支店 松山市三番町 3 丁目 9 番 4 号 ( 四銀安田ビル ) 松 山 (089) ( 代 ) 九州支社 福岡市中央区天神 2 丁目 13 番 7 号 ( 長銀ビル ) 福 岡 (092) ( 代 ) 31/31