先端テクノロジにおけるDFM取り組み事例 ～ファブレスとEDAベンダ及び外部ファブとの関係～
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1 先端テクノロジにおける DFM 取り組み事例 ~ ファブレスと EDA ベンダ及び外部ファブとの関係 ~ 2014 年 7 月 18 日富士通セミコンダクター ( 株 ) 共通テクノロジ開発センター第三設計技術部花蜜宏晃 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
2 目次 富士通セミコンダクターのご紹介 DFMの位置付け 事例 1: ダブルパターニング層に対するリソグラフィ検証の効率化 事例 2: CMP 段差の改善 まとめ 2 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
3 富士通セミコンダクターのご紹介 Worldwide Leading ASIC Supplier 100G/400G Ethernet Optical Transceivers Image & Video Processors Industry Control SoC Extensive IP Portfolio High-Speed ADC & DAC High-Speed SerDes & DDR Interface High Efficiency Video Codec (H.264/H.265) Robust Design Methodology First-Time Success Silicon High Complexity Designs TOP500 Supercomputer Fastest Computer in the World ( ) Peak Performance >10 PetaFLOP Powered by Fujitsu ASIC Technologies 3 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
4 DFM の位置付け 4 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
5 DFM とは DFM = 製造性を考慮しながら設計すること DFM 定義が曖昧で立場によってスコープが異なる Lithography CMP Particle 推奨 DRC Dummy Fill Via Doubling Statistical STA LDE 本セッションでお話しする DFM 必須 Lithography 良し悪しの指標 Dummy Fill 推奨 DRC CMP Via Doubling Particle Statistical STA LDE 推奨 設計施策 DFM: Design For Manufacturability, CMP: Chemical Mechanical Polishing, DRC: Design Rule Check, LDE: Layout Dependent Effect 5 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
6 製造リスクと DFM 旧テクノロジ 先端テクノロジ ルールベースで設計 適度なマージンで設計が可能 リスクが複雑化 単純なルールベースでの設計が困難に ルールがエラー検出する範囲 ルールベース検証 ( 旧テクノロジ ) 製造リスク オーバーマージンにならざるを得ない モデルベース検証が導入 高精度で検証するためマージンは極小化 ただし処理時間が長い ルールベース検証 ( 先端テクノロジ ) モデルベース検証 製造リスク 処理時間が非現実的 製造リスク 見落とされる製造リスク ルールとモデルベース検証を組み合わせて運用 ルールベース検証モデルベース検証 製造リスク 製造リスク オーバーマージン 組み合わせた検証が主流に 6 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
7 DFM のあるべき姿 良くない例 1 ルールベース検証モデルベース検証 製造リスク ルールをパスしても NG になる可能性が高い 設計手戻りが大きい そもそもルールが良くない 良くない例 2 ルールベース検証モデルベース検証 製造リスク 理想的な例 ルールベース検証モデルベース検証製造リスク ルールをパスすれば大半のリスクは回避 モデルベースは必要最小限に抑える いい DFM とは モデルベース検証の必要性が薄い ルールを緩和すればマージンを減らせる ルールとのバランスがいいこと 処理時間が現実的であること 7 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
8 プロセス立ち上げ期の状況 ファブ 歩留まり プロセスの最適化 デザインルールの検討 立ち上げ期 試行錯誤 精度最優先 実チップデータ不足 時間 プロセス立ち上げ Ramp ファブレス テクノロジ検討 チップ設計 課題抽出 立ち上げ期の課題を早期に抽出し 3 社が補い合って取り組む EDA ベンダ 基本機能開発 フィードバックを受けて機能向上 基本機能開発 ( 次世代 ) 8 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
9 ファブレスとしての FSL の挑戦 プロセス立ち上げ期の Early Adopter としての困難に正面から取り組みます ファブを頼りにしすぎない EDA ツールに満足しない 具体的な事例をご紹介します - 事例 1 ダブルパターニング層に対するリソグラフィ検証の効率化 - 事例 2 CMP 段差の改善 9 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
10 事例 1 ダブルパターニング層に対する リソグラフィ検証の効率化 10 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
11 Litho 検証の課題 検証精度処理時間 OPC, Litho Simulationのための膨大な計算量 計算量を減らすための対策 対策 1: 階層的な解析処理 対策 2: 差分的な解析処理 対策 3: パターンマッチング 対策 1: 階層的な解析処理 対策 2: 差分的な解析処理 対策 3: パターンマッチング 処理するマスク枚数が 2 倍 シングルパターニング世代 (~28nm) ダブルパターニング世代 (22nm~) さらに問題は難しく!! 11 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
12 ダブルパターニング世代の階層的な Litho 検証 シングルパターニング世代 (~28nm) セル A ダブルパターニング世代 (22nm~) セル A セル A レベルで Litho 検証を実施 マスク 1 マスク 2 セル A セル A セル A セル A 上位階層 インスタンスの配置場所によって セル内のマスク分割が異なる セル A セル A セル A セル A セル A 内を除外して検証すればよい! 階層処理すれば精度問題が フラット処理すれば処理時間が 12 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
13 階層検証実現に向けた取り組み 大規模チップ開発 - 20nm 世代テクノロジ - チップサイズ 25mm 以上 - ダブルパターニング層数 4 非常に処理時間が長いことが判明!! ツール単独での改善は困難との結論 FSL 階層検証を含め複数の処理速度改善案を提案 階層検証を可能とするための仕様を仮策定 ツール : LPA Litho ルール Cadence 外ファブ 精度ロスなしに階層検証を可能とする制約条件を合意 LPA: Litho Physical Analyzer 13 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
14 階層検証実現に向けた取り組み 大規模チップ開発 - 20nm 世代テクノロジ - チップサイズ 25mm 以上 - ダブルパターニング層数 4 該当チップが制約条件を満たしていることを確認 FSL 評価結果のフィードバックと最終仕様の合意 階層対応 LPA ( 評価版 ) 階層対応 LPA ( 正式版 ) Litho ルール Cadence 外ファブ 精度ロスなしに階層検証を可能とする制約条件を合意 LPA: Litho Physical Analyzer 14 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
15 階層検証導入による効果 セル A,B,C を階層処理の対象に指定 セル名 面積 配置数 総面積 セルA 1.88% 17 個 31.96% セルB 0.93% 7 個 6.51% セルC 1.30% 8 個 10.40% 計 48.87% フラット検証に対して 処理対象面積が検証 48.87% 少なく済む 測定結果 MVS 14.1 Intel Xeon CPU 3.47GHz * 48 CPUs チップイメージ (>25mm ) セルA セルB セルC 処理時間 削減幅 フラット検証 82:43:25 階層検証 44:21: % 大幅な処理時間削減を達成 15 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
16 事例 1 まとめ 良かった点 まずは FSL からファブに対して状況と要求をインプット EDAベンダからの要求だけではファブはなかなか動かない 要求はできるだけ具体的に 並行して EDA ベンダとも協議を開始 Cadence R&Dと月例の電話会議 トライアルとフィードバック 階層間を分離するという考え方 成果 FSL いち早く LPA の先進機能が利用可能に Cadence ツール製品の競争力強化 16 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
17 事例 2 CMP 段差の改善 17 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
18 CMP 検証の課題 課題 1. 検出 修正の難しさ Light source 課題 2. ルールとのバランス Depth of focus Wafer cross section Best focus Out of focus CMP 後の段差 ( 高低差 ) が大きいと上層露光時にフォーカスが合わない 18 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
19 課題 1: 検証 修正の難しさ CMP 判定基準高低差 < 250A OK (Cu 密度が低いと削れにくくなり表面高さは高くなる ) 頻度 低 IP 1400A 1500A DRC 密度基準パス CMP 検証パス CMP 解析結果 IP 内表面高さ分布 高低差 = =100A (OK) 高 IP 低密度 P&R チップA IP 高密度 P&R チップB 頻度 低 1400A 1500A 1700A チップ内表面高さ分布 頻度 高低差 = 300A (NG) 低 1350A 1550A チップ内表面高さ分布 高 高 高低差 = 200A (OK) IP 単体では DRC,CMP 共に OK( パス ) 同じ IP でも置かれるチップによって CMP は OK だったり NG だったりする 19 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
20 課題 1 に対する対策案 IP- チップ間で CMP 段差が大きい 段差を軽減させるには 方針 A: チップの配線密度を上げる IP 高密度 チップ : 低密度 ファブ提供のダミー生成ルール 調整の余地なし 方針 B: IP の配線密度を下げる IP の面積を増やす インパクト大 IP 内の配線を間引く 特性への影響 太幅配線への Pillar 導入 検討 20 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
21 Pillar の検討 方針 B: IP の配線密度を下げる Pillar なし Pillar あり 配線密度低下 配線周囲長増大により CMP による削れが抑制 Pillar 低密度部 ( チップ領域 ) との段差が軽減 Metal Pillar なし Pillar あり CCP(Cadence CMP Predictor) 解析結果をプロット 21 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
22 Pillar の検討 段差の傾向調査 GDS Pillar 挿入線幅決定 Pillar 形状決定 CCP で Simulation NG Layout の最適化 密度 Pitch 隣接 Pillar の Shift 量 配線 Edge との距離 etc. 検証 Hotspot は? DRC は? RC は? OK Layout Rule 完成 解析 CCP 解析結果 フィードバック Surface Height (A) % 75% 80% 85% 90% 95% Metal Density Pillar あり Pillar なし 22 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
23 Pillar の効果 テストデータでの確認 M4,M5 層に Pillar を導入 M4 層で段差が 110A 改善 M5 層で段差が 140A 改善 空きスペースには Dummy Fill 挿入済み テストデータ Pillar 導入前 Pillar 導入後 M4 層 M4 層 23 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
24 課題 2: ルールとのバランス ルール (DRC 密度基準等 ) は満たすのに CMP 検証で違反となる例が多発 理想的な例 ルールベース検証モデルベース検証 当初 ルールベース検証モデルベース検証 製造リスク 製造リスク 本当に?? ファブと議論 ルールベース検証モデルベース検証 DRC 基準の適正化 ( ルール ) を実現 CMP 検証の適正化 ( モデル ) を実現 リスクの適正化 バランスを是正 製造リスク 当初の製造リスクが悲観的すぎたことが判明 24 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
25 事例 2 まとめ 良かった点 プロセスエンジニアとの連携 人 と 人 とを繋げる 人 ファブへのダイレクトパス 成果 窓口担当ではなく技術担当との直接やりとり FSL Pillar 導入によりCMP 段差を改善 他社に先行して適正な設計基準の享受 ファブ 設計基準の適正化 25 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
26 まとめ 26 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
27 事例を通しての気づき やるべきことファブと EDA ベンダとの - 課題を共有 - 制約を認識 - 方向性の合意 - 施策に分解 - 開発作業 - 成果の刈り取り 動機付け Give and Take - ニーズを補完し合う - 積極的な提案 フィードバック 発言力 影響力先進的な取り組み - チャレンジングな目標 スキル ファブと EDA ベンダ両方と対応 - 直接の技術的議論 - 分業ではなく双方をカバー英語力 (?) 27 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
28 まとめ 先端テクノロジでの DFM に関する技術的課題を解決 階層的処理によるLitho 検証の短 TAT 化 Pillar 導入によるCMP 段差の改善 プロセス立ち上げ期のデザインルールの是正 28 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
29 FSL のお客様にとってのメリット DFM = 製造性を考慮しながら設計すること 製造性の良い SoC 開発がより容易に 開発期間の短縮 デザインルール /DFMルールの先行的な適正化 リソ耐性改善 ( ) 歩留まりの早期安定化 CDNLive 2011 より 最先端テクノロジに継続してコミットするために FSL は DFM の技術開発を追求していきます 先端テクノロジのカスタム SoC は FSL にお任せください!! 29 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
30 30 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED
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