MUSASHI Functional Specification

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いおりはやしもと
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1 平成 21 年度戦略的基盤技術高度化支援事業高信頼性低価格高速通信の SSD を実現するコントローラ LSI の開発研究開発成果等報告書平成 22 年 3 月委託者関東経済産業局委託先凸版印刷株式会社 1

2 目次目次... 2 第 1 章研究開発の概要研究開発の背景研究目的及び目標研究体制研究組織管理体制研究者成果概要解析調査 ( 達成率 :120%) SSD コントローラ LSI の開発 ( 達成率 :100%) SSD コントローラ LSI 向け誤り訂正符号技術の開発 ( 達成率 :100%) SSD コントローラ LSI のレイアウト設計及び試作 ( 達成率 :100%) SSD コントローラ LSI とキャッシュメモリのワンチップ化に関する検討当該研究開発の連絡窓口... 9 第 2 章本論解析調査 NAND フラッシュメモリのエラー解析結果 SSD コントローラ LSI の解析調査結果 SSD コントローラ LSI の開発 SSD コントローラ LSI の概要 SSD コントローラ LSI の設計 SSD コントローラ LSI 向け誤り訂正符号技術の開発誤り訂正符号 BCH 符号 NAND フラッシュメモリに適した誤り訂正符号計算機シミュレーション結果 SSD コントローラ LSI のレイアウト設計及び試作 SSD コントローラ LSI の試作 SSD コントローラ LSI のレイアウト設計 SSD コントローラ LSI とキャッシュメモリのワンチップ化に関する検討第 3 章全体総括研究開発成果のまとめ今後の課題事業化展開

3 第 1 章研究開発の概要 1-1 研究開発の背景研究目的及び目標情報通信機器車載機器医療機器など広い分野において高速通信低電力耐振動性大容量静寂高信頼安価なデータストレージが要求されている現在主流の HDD に比べ耐振動性に優れ低電力で高速通信が可能であるなど多くの点で優れている SSD に注目が集まっている ( 図 1-1 参照 ) しかし HDD に比べて SSD は信頼性が低く高価であることが市場拡大の妨げになっている SSD と HDD の長所比較振動衝撃に強いデータ通信が高速低消費電力気圧変化に強い動作音が静かデータ保持時間が無制限書込み回数が無制限 HDD 低価格 SSD 図 1-1 SSD と HDD の長所比較 SSD メーカは市場拡大のために SSD の低価格化に注力している SSD の原価のほとんどは記録メディアである NAND フラッシュメモリの価格によって決まっているため NAND フラッシュメモリの低価格化に注力していると言い換えられる具体的には 2 つのアプローチが一般的に行われている 1 つは製造プロセスの微細化もう 1 つは NAND フラッシュメモリの多値化であるこれらの最先端 NAND フラッシュメモリの採用は SSD の低価格化には有効だが信頼性の低下を促進してしまう ( 図 1-2 参照 ) 価格と信頼性のトレードオフが SSD 市場拡大の大きな壁となっている SSD 大容量化 ( 低価格化 ) 技術のロードマップと問題点 NAND フラッシュメモリ製造プロセスの進化 nm 世代 30nm 世代 20nm 世代 NAND フラッシュメモリ多値セルへの進化 1bit/cell 2bit/cell 3bit/cell 4bit/cell 書換え可能回数 10 万回データ保持時間 10 年書換え可能回数 3000 回データ保持時間 1 年品質の低下により使用用途が限られてしまうコントローラ LSI の高機能化が低価格化のボトルネックになってくる! 図 1-2 SSD 低価格化技術のロードマップと問題点 3

4 この問題を解決するためには NAND フラッシュメモリの研究開発だけでは対応しきれなくなってきておりコントローラ LSI の高機能化が必須であるコントローラ LSI の高機能化によって低価格化を実現させる最先端 NAND フラッシュメモリを用いても従来製品と同等の信頼性を実現することができるつまりコントローラ LSI の高機能化が SSD の低価格化のボトルネックになっていると言える本研究開発では SSD の信頼性を高める誤り訂正符号に着目し高信頼性と低価格を両立する SSD コントローラ LSI を実現することを目的とするまた SSD の長所である高速通信も併せて実現させる具体的には 40nm 世代 1bit/cell の NAND フラッシュメモリを用いた SSD に比べて製造コストが 1/2 以下の SSD を可能にし読込速度を現時点で最速な 250MB/s から 400MB/s まで改善させる平成 21 年度までの研究開発において SSD の信頼性を高める誤り訂正符号の開発に成功した今後この技術を搭載した SSD コントローラ LSI の試作を行っていく 4

5 1-2 研究体制研究組織本研究開発での研究組織を図 1-3 に示す凸版印刷株式会社再委託再委託株式会社シグリード株式会社トッパンテクニカルデザインセンター図 1-3 研究組織管理体制本研究開発での管理体制を図 1-4 に示すまた管理員を表 1-1 に経理担当者及び業務管理者を表 1-2 にまとめる表 1-1 管理員の所属と氏名氏名鈴木功深尾祥平所属役職凸版印刷株式会社エレクトロニクス事業本部半導体関連事業部第一営業本部第三部部長凸版印刷株式会社エレクトロニクス事業本部半導体関連事業部第一営業本部第三部表 1-2 経理担当者及び業務管理者の所属と氏名担当業務所属役職氏名 [ 事業管理者 ] 凸版印刷株式会社 ( 経理担当者 ) 経理部係長三宅一嘉 ( 業務担当者 ) 管理部課長大和地厚男 [ 再委託先 ] 株式会社シグリード ( 経理担当者 ) 管理本部管理部石川奈穂子 ( 業務担当者 ) 取締役管理本部長明珍伊知郎株式会社トッパンテクニカルデザインセンター ( 経理担当者 ) 事業管理部係長石塚俊弘 ( 業務担当者 ) 事業企画部部長平尾栄二 5

6 凸版印刷株式会社 [ 事業管理者 ] 代表取締役エレクトロニクス事業本部半導体関連事業部第一営業本部第三部管理部 ( 業務管理者 : 管理部課長 ) 再委託再委託経理部 ( 経理担当者 : 経理部係長 ) 株式会社シグリード株式会社トッパンテクニカルデザインセンター株式会社シグリード [ 再委託先 ] ( 業務管理者 : 取締役管理本部長 ) 代表取締役管理本部管理部 ( 経理担当者 : 管理部経理担当 ) 研究開発本部設計事業本部ディジタルソリューション事業部アナログソリューション事業部株式会社トッパンテクニカルデザインセンター [ 再委託先 ] 代表取締役事業企画部 ( 業務管理者 : 事業企画部部長 ) 業務管理部 ( 経理担当者 : 業務管理部係長 ) デバイス第一部デバイス第二部図 1-4 管理体制 ( 上段 : 凸版印刷株式会社 [ 事業管理者 ] 中段 : 株式会社シグリード [ 再委託先 ] 下段 : 株式会社トッパンテクニカルデザインセンター [ 再委託先 ]) 6

7 1-2-3 研究者本研究開発を実行する研究者を表 1-3 に示す表 1-3 研究者の所属と氏名氏名所属役職株式会社シグリード江角淳代表取締役兼研究開発本部長松本恭幸ディジタルソリューション事業部部長伊東充吉アナログソリューション事業部部長李凱研究開発本部主任研究員山本秀彦研究開発本部シニアエンジニア竹内健技術顧問上月清司ディジタルソリューション事業部シニアエンジニア市川雅也研究開発本部株式会社トッパンテクニカルデザインセンター浅野正通メモリ技術統括部長浅生宗隆デバイス第二部エンジニア中村晃昌デバイス第一部エンジニア継田学デバイス第一部エンジニア紺野正樹デバイス第一部エンジニア山口将デバイス第一部エンジニア東間一泰デバイス第一部エンジニア木村紘幸デバイス第一部エンジニア佐藤和一デバイス第一部エンジニア寺内義彦デバイス第一部エンジニア朝香和人デバイス第一部エンジニア山田英昭デバイス第一部エンジニア鈴木聡明デバイス第一部エンジニア山内学デバイス第一部エンジニア中山泰仁デバイス第一部エンジニア岡部誠デバイス第一部エンジニア大友雅人デバイス第一部エンジニア 7

8 1-3 成果概要解析調査 ( 達成率 :120%) 各社 NAND フラッシュメモリのエラー解析を実施し特徴を抽出することにできたまた他社の SSD コントローラ LSI に関しても解析調査を実施し弊社の仕様が他社製品を凌駕していることを確認できたそれだけでなくエラー解析を容易に実施できるシステムも構築することができたため達成率を 100% 以上とした SSD コントローラ LSI の開発 ( 達成率 :100%) SSD コントローラ LSI の回路設計を行い FPGA にてその動作を確認することに成功したまた FPGA の性能限界のためシミュレーションまでしか検証ができていないが他社製品の 2 倍の通信速度を達成している現在予定通り試作品と評価ボードにてその性能評価を実施中である SSD コントローラ LSI 向け誤り訂正符号技術の開発 ( 達成率 :100%) NAND フラッシュメモリのエラーに特化した符号化技術 WCC を開発することに成功した WCC により誤り発生率は半分にまで下げることができ当初の性能目標である 50bit/4,096bit の誤りを訂正する ECC の実現化に目途がたったあとは試作品での評価が必要であり現状では達成率は 100% と言える SSD コントローラ LSI のレイアウト設計及び試作 ( 達成率 :100%) SSD コントローラ LSI の基本要素回路を搭載した試作品の作製と開発した WCC を含む SSD コントローラ LSI を量産品質で設計を行った WWC を含む SSD コントローラ LSI の開発ではスケジュール通りに進捗しており現在は機能検証及び物理検証を実行中であるレイアウト設計後の機能検証でも他社製品の 2 倍の通信速度が確認できているため達成率を 100% ととした SSD コントローラ LSI とキャッシュメモリのワンチップ化に関する検討 ( 達成率 :100%) SSD コントローラ LSI とキャッシュメモリのワンチップ化にはあまりメリットがないと結論付けたがキャッシュメモリをなくすソリューションについて道筋をつけることができたため達成率は 100% とする当初の計画通り今後も検討を続けいていく 8

9 1-4 当該研究開発の連絡窓口本研究開発に関する各研究組織の問合せ担当者を表 1-4 にまとめる表 1-4 連絡窓口一覧会社名凸版印刷株式会社株式会社シグリード所属役職エレクトロニクス事業本部半導体関連事業部第一営業本部第三部設計事業本部アナログソリューション事業部部長株式会社トッパンテクニカルデザインセンター事業企画部部長氏名深尾祥平伊東充吉平尾栄二電話 FAX

10 第 2 章本論本研究開発の研究内容及び成果を以下にまとめる 2-1 解析調査 NAND フラッシュメモリのエラーデータに関する情報を収集したまた既に製品化されている SSD に搭載されているコントローラ LSI にどのような技術が搭載されているか調査を行い本研究開発で期待される成果の優位性を検証し把握する NAND フラッシュメモリのエラー解析結果 NAND フラッシュメモリの構造とエラーの種類について説明しエラー解析方法と解析結果についてまとめる NAND フラッシュメモリの構造 NANDフラッシュメモリを構成する単位を図 2-1 にまとめる 1 つのデータを 1bit 8bit のことを 1Byte と表現しこれは共通の単位である Page 以降の単位は NAND フラッシュメモリ各製品によって異なる値であり一般的には公表されない本研究開発の解析結果から最先端の NAND フラッシュメモリに於いてはメモリ素子の配置構造の違いなどにより 1Page = 4,096Byte の製品もあれば 1Page = 8,192Byte の製品もあることが分かっている Device Die Plane Page Block 例 ) 1Device = 2Die 1Die = 2Plane 1Plaen = 4,096Block 1Block = 128page 1Page = 4,096Byte 1Byte = 8bit Die Plane Block Page Byte bit Device ,384 2,048k 8,192M 64G Die 2 8,192 1,024k 4,096M 32G Plane 4, k 2,048M 16G Block k 4G Page 4,096 32,768 図 2-1 NAND フラッシュメモリを構成する単位 10

11 エラーの種類 NAND フラッシュメモリで発生するエラーは主に下記 3 種類である Program Disturb : データ書込み時に周辺のメモリセルの値を変化させてしまう Read Disturb : データ読込み時に周辺のメモリセルの値を変化させてしまう Data Retention : データ保持時の漏れ電荷により記録値が変化してしまう現在量産されている NAND フラッシュメモリでは Program Disturb と Data Retention がほぼ同等の発生率であり Read Disturb の発生率はそれらに比べると低い今後大容量化のための微細化と多値化によって Program Disturb によるエラー発生率が上昇することが予想されるエラーの特徴としては Program Disturb 及び Read Disturb が電荷をチャージするエラーであり Data Retention は逆に電荷を放出するエラーであるエラー解析方法エラーが発生しやすくなるように温度や書換え回数などによる加速度試験を行っているこの方法は東京大学竹内健准教授と議論の上業界で一般的な条件を使って試験を行っているこれら条件はエラーの種類によって異なる各試験での測定条件と解析方法を以下にまとめる Program Disturb 測定フローは下記の通り step1. P/E Cycle 1 による加速度試験を実施 step2. ライトデータをそれぞれのページに書込むここで Program Distub が発生 step3. 全てのデータを読込み読込んだデータを保存する step4. step1~step3 を繰り返す step5. step3 で保存したデータと step2 で書込んだデータを比較しエラー解析をする Read Disturb 測定フローは下記の通り step1. P/E Cycle による加速度試験を実施 step2. ライトデータをそれぞれのページに書込む step3. ターゲットとなるページを繰り返し読込むここで Read Disturb が発生 step4. 全てのデータを読込み読込んだデータを保存する step5. step3 と step4 を繰り返す step6. step4 で保存したデータと step2 で書込んだデータを比較しエラー解析をする Data Retention 測定フローは下記の通り step1. P/E Cycle による加速度試験を実施 step2. ライトデータをそれぞれのページに書込む step3. 全てのデータを読込み読込んだデータを保存するこのデータを期待値とする step4. 高温に設定した恒温槽に放置し加速度試験を実施ここで Data Retention が発生 step5. 全てのデータを読込み読込んだデータを保存する step6. step4 と step5 を繰り返す step7. step3 で保存したデータと step5 で保存したデータを比較しエラー解析をする 1 P/E Cycle:Program / Erase Cycle の略一意のデータを書込んだ後にデータ消去を繰り返すことを示す 11

12 エラー解析結果某社の最先端 NAND フラッシュメモリのエラー解析結果を示す Program Disturb P/E Cycle 数によって BER 2 がどのように変化するかを表 2-1 と図 2-2 にまとめたこの結果より書換え回数を増やすことによって信頼性が低下していくことがわかる具体的には書換え回数 30,000 回を超えたあたりから急激に信頼性が低下しているまた Page 毎の Error 数を図 2-3 にまとめたこれより 1 を書込んでいたデータが 0 になってしまう Page と 0 を書込んでいたデータが 1 になってしまう Page がはっきりと区別できることが分かるこれは MLC 3 特有の現象であり MLC を使った SSD の信頼性が低い原因の 1 つである P/E cycles (counted by all-0 P/E) 表 2-1 Program Disturb 試験の結果 Bit Error (total error in the block) BER e e e e e e e e e e BER:Bit Error Rate の略今回は 1Block にエラーが発生する割合を示している数字が大きければエラーが発生しやすくなり信頼性が低下していることを示す 3 MLC:Multi Level Cell の略 1 つのトランジスタに 2bit 以上のデータを記録できることを意味する 1bit のデータしか記録できないメモリは SLC(Single Level Cell) と呼ぶ 12

13 BER 1.2 x 10-4 P/E cycle V.S BER P/E cycle times x 10 4 図 2-2 P/E Cycle と BER の関係 (Program Disturb) >1 error 1->0 error program disturb, P/E cycle = Error number(plus: 1->0 error, minus: 0->1 error) Page index 図 2-3 Bit Error の数と Page との関係 (Program Disturb) 13

14 Read Disturb 読込み回数と BER の関係を図 2-4 に示す理論的に Read Disturb は P/E Cycle 回数に独立していると言われているが図 2-4 を見ると P/E Cycle の増加によって Read Disturb の発生確率も増加しているこれは P/E Cycle によってメモリ素子が徐々に破壊されてきていることが原因であると推察している 3.5 x Read disturb, read page = [1,33,63,92,126] P/E cycle = P/E cycle = P/E cycle = BER Read times x 10 6 図 2-4 読み回数と BER の関係 (Read Disturb) Data Retention Data Retention は時間経過とともに電荷が漏れてしまい記録していたデータを消失するエラーである常温ではなかなか発生しない現象のため高温にした状態で加速試験を行った試験期間は 23 日間でその推移をモニターした経過時間と Data Retention の関係を図 2-5 に示す時間とともに BER がリニアに増加しているこの結果からだと従来の誤り訂正符号では書換え回数は 1 万回程度までとなる P/E Cycle と Data Retention の関係を図 2-6 に示すまた Page 毎の Error 数を図 2-7 にまとめた page 毎に発生するエラーの特徴は時間経過によって変化することはなく単純にエラー数が増えているだけなのが見て取れる 14

15 P/E = 0 P/E = 2500 P/E = 5000 P/E = 7500 P/E = P/E = P/E = Data retention, temp = 70 degree 0.01 BER time (days) 図 2-5 経過時間と BER との関係 (Data Retention) Data retention, temp = 70 degree BER day1 day2 day3 day4 day5 day6 day7 day8 day9 day16 day P/E cycles 図 2-6 P/E Cycle と BER との関係 (Data Retention) 15

16 60 data retention, day = 1, 5, P/E cycle = 7500, temp = 70 degree Error number (plus: 1->0 error, minus: 0->1 error) after 1 day, 0->1 error after 1 day, 1->0 error after 5 days, 0->1 error after 5 days, 1->0 error Page index 図 2-7 Bit Error の数と Page との関係 (Data Retention) 16

17 2-1-2 SSD コントローラ LSI の解析調査結果市販されている SSD を購入し使用されている SSD コントローラ LSI について分解調査を行ったその結果を表 2-2 にまとめる SSD コントローラ LSI の技術においてこの 1 年で大きな変化を遂げているのはキャッシュメモリの仕様についてである 2008 年末頃からキャッシュメモリを搭載しないコントローラ LSI でデータアクセス中に動作が止まる現象が報告され始めたその対応策として SDRAM をキャッシュメモリとして搭載できる SSD コントローラ LSI を各社リリースしたそれが 2010 年初頭より SDRAM の代わりに NAND フラッシュメモリの記録領域の一部をキャッシュメモリとして使用する SSD コントローラ LSI がリリースされているしかし本研究開発においては性能面及びコストを考慮して SDRAM をキャッシュメモリとして使用することが最善策であると結論付けたまた表 2-2 には記載がないが PC の I/F として SATA GenIII(6Gbps) の SSD コントローラ LSI も販売が開始されているが 6Gbps の性能を十分に活かしきれていないのが現状である ECC 4 に関しては BCH 以外の特殊なアルゴリズムを採用している会社はなく節及び節で述べる弊社独自技術の WCC は市場において大きな注目を浴びると予想される表 2-2 他社 SSD コントローラ LSI の解析調査結果メーカチャネル数 Read Write Cash I/F ECC A 社機種 α なし SATA II BCH A 社機種 β MB SATA II BCH B 社 MB SATA II BCH C 社 MB SATA II BCH D 社 MB SATA II BCH E 社なし SATA II BCH F 社なし SATA II BCH 4 ECC:Error Correction Code の略誤り訂正符号のこと 17

18 2-2 SSD コントローラ LSI の開発 SSD コントローラ LSI の概要節で示した競合製品の仕様とセットメーカへのヒアリング結果から本研究開発で作製するSSDコントローラLSIの仕様を表 2-3のようにした特徴を下記に示す高信頼性 : 一般的なBCH 符号 5だけではなく NANDフラッシュメモリのエラーの特徴を考慮した符号化技術であるWCCを搭載させる WCCについては2-3-3 節及び2-3-4 節にて述べる低価格化 : 回路設計の工夫により性能は向上しているにも関わらず他社と同等のチップ面積を実現するチップ面積の削減は低価格化だけでなく低電力化にも寄与するそれ以外にも CPU をよりコストの安いものを選定するなど様々な手法で低価格化を図っている高速化 : チャネル数を 16 チャネルにすることにより通信速度を倍にしたまたそれに合わせて PC との I/F の速度も倍にしているまた Cash メモリに大容量の DDR2 を搭載可能にすることや回路 latency を小さくするなどの高速化も図っている表 2-3 SSD コントローラ LSI の仕様本研究開発の仕様他社製品プロセス TSMC 65nm LP --- チャネル数 16 8 パッケージ BGA529 BGA289 Read Speed (seq.) 500MB/s 250MB/s Write Speed (seq.) 400MB/s 200MB/s Cash DDR2 256MB DDR 64MB I/F SATA GenIII (6G) SATA GenII (3G) ECC BCH with WCC BCH Wear leveling Dynamic / Static Dynamic / Static CPU NiosII ARM 5 BCH 符号 :SSD コントローラ LSI に一般的に用いられている誤り訂正符号技術である BCH は考案者 3 人のイニシャルが由来 18

19 2-2-2 SSD コントローラ LSI の設計前節で述べた仕様を満たす SSD コントローラ LSI を実現させるために RTL 設計論理合成テスト回路の挿入レイアウト設計機能検証物理検証を行ったレイアウト設計以降に関しては 2-4 節にて述べる以下に SSD コントローラ LSI の基礎回路である SSD Controlelr 回路と PLL 回路について述べる SSD Controller 回路本研究開発で設計した SSD Controller 回路のシミュレーション結果から得た性能を表 2-4 にまとめる SSD Controller 回路は節及び節で述べる WCC や BCH 符号 RAM メモリなどを含んだ回路であり機能面性能面面積において SSD コントローラ LSI の大部分を占めている Read Speed と Write Speed の最大値は目標値を大きく上回る性能を達成しており本 LSI の競争力を示している面積に関しても WCC という新しい追加機能を持ちながら他社と比べて遜色ないほど小さい表 2-4 SSD Controller 回路の性能 Read Speed (seq.) Write Speed (seq.) 消費電力 550MB/s (Max.) 600MB/s (Max.) 228.5mW また SSD Controller 回路のうち Flash I/F WCC BCH 符号に関してはすでに SSD ボードの FPGA に実装してその動作を確認済みであるただしテスト回路の挿入などはされておらず製品レベルでの検証は試作品で実施する必要がある 19

2-2-2-2 PLL 回路 PLL 回路には電源投入時やクロック切り替えなどの時にグリッチを発生しない工夫が施されているまたコストを下げるため

20 PLL 回路 PLL 回路には電源投入時やクロック切り替えなどの時にグリッチを発生しない工夫が施されているまたコストを下げるため極力アナログオプションを使用しなくても性能が出るよう工夫したシミュレーション結果を図 2-8 に示すこれより安定して 400MHz 出力することが確認できる図 2-8 PLL 回路のシミュレーション結果 20

2-3 SSD コントローラ LSI 向け誤り訂正符号技術の開発 2-3-1 誤り訂正符号 SSD コントローラ LSI は NAND フラッシュメモリの読み書きを制御するとともに NAND フラッシュメモリからのデータ読み出しの際に発生するエラーを訂正する役割を持つ最近の微細プロセスおよび多値方式の NAND フラッシュメモリにおいてはエラーの発生を完全に防ぐことは困難であり SSD

復号系列 01 冗長ビット誤り図 2-9 誤り訂正符号の具体例符号化は情報系列に冗長ビットを付加する通信路で発生したビット誤りを訂正するのが復号器である復号器は付加されている冗長ビットを用いて誤りを訂正する誤りを訂正できる原理は極めて数学的でありその理論を深く理解するには多くの時間を必要とするが視覚的に分かりやすく説明する図を図 2-10 に示すなお図 2-10

21 2-3 SSD コントローラ LSI 向け誤り訂正符号技術の開発誤り訂正符号 SSD コントローラ LSI は NAND フラッシュメモリの読み書きを制御するとともに NAND フラッシュメモリからのデータ読み出しの際に発生するエラーを訂正する役割を持つ最近の微細プロセスおよび多値方式の NAND フラッシュメモリにおいてはエラーの発生を完全に防ぐことは困難であり SSD のような NAND フラッシュメモリを用いたデバイスではエラーを訂正する仕組みが必要不可欠なためである一般にエラーを訂正するのに誤り訂正符号を用いる誤り訂正符号は送信する情報に冗長を持たせることにより伝送路で発生する誤りを訂正する技術である具体的な符号化復号の例を図 2-9 に示す情報系列 01 符号化器符号語 0101 通信路受信語 1101 復号器 ( 誤り訂正 ) 復号系列 01 冗長ビット誤り図 2-9 誤り訂正符号の具体例符号化は情報系列に冗長ビットを付加する通信路で発生したビット誤りを訂正するのが復号器である復号器は付加されている冗長ビットを用いて誤りを訂正する誤りを訂正できる原理は極めて数学的でありその理論を深く理解するには多くの時間を必要とするが視覚的に分かりやすく説明する図を図 2-10 に示すなお図 2-10 では具体例として 2 ビットの情報に 2 ビットの冗長を付加する誤り訂正符号を用いている受信空間符号語 0000 の復号領域符号語 1111の復号領域図 2-10 誤り訂正の原理図 2-10 は受信空間を表しており今回の例では 4 ビットのベクトル空間となるこのベクトル空間には 16 個の点が存在しこのうち 4 個の点 (0000, 0101, 1010, 1111) が正しい符号語に対応するこれらの点を受信すると復号器は誤りが発生していないと判断するその他の 12 個の点を受信したときに復号器で行われる処理は次の 2 つのケースに分けられる 21

22 ケース 1 : 各符号語の復号領域内の点を受信したとき 1 ビットの誤りを訂正し各符号語を復元するケース 2 : 復号領域外の点を受信したとき訂正できない誤りが発生したと判断する BCH 符号 NAND フラッシュメモリに適用する誤り訂正符号は BCH 符号が一般的である NAND フラッシュメモリで発生するエラーはビット単位であり BCH 符号はビット単位のエラーを効率よく訂正できるからである以下では NAND フラッシュメモリで用いられる典型的な BCH 符号として 512 バイト =4096 ビットの情報に 209 ビットの冗長を付加する BCH 符号を例に説明するなおこの BCH 符号は符号語の中で発生した 16 ビットまでのエラーを訂正することができる図 2-11 に BCH 符号の構成を示す 4096 ビットの情報に 209 ビットの情報を付加するため符号長は 4305 ビットになる 4096 ビット 209 ビット情報冗長符号長 = 4305 ビット図 2-11 BCH 符号の構成 (16 ビット訂正 ) NAND フラッシュメモリの読み書きの単位はページであり典型的なページサイズは 4K バイト =32768 ビットであるこれとは別に誤り訂正符号の冗長を記録するための領域も確保されているここでは冗長領域も含めたページサイズをビットとするこの場合図 2-12 に示すようにページ全体を 8 個のブロックに分割しそれぞれのブロックで BCH 符号の符号化を行う 4305 ビット Block1 Block2 Block3 Block4 Block5 Block6 Block7 Block8 1 ページ = ビット図 2-12 ページ内の BCH 符号ブロックの構成 NAND フラッシュメモリで発生するエラーがランダムすなわち何の特徴もなければ図 2-12 の構成が最適といえるしかしながら節で示したように NAND フラッシュメモリで発生するエラーには大きな特徴がある本研究開発の目的はその特徴を利用することにより最適な誤り訂正符号を考案することにある NAND フラッシュメモリに適した誤り訂正符号本研究開発では NAND フラッシュメモリで発生するエラーの特徴に注目して新しい誤り訂正符号である WCC を開発したシミュレーション結果よりその有効性が確認できた 22

23 2-3-4 計算機シミュレーション結果節で説明した誤り訂正方式の効果について計算機シミュレーションを実施した結果を示す用語の定義とシミュレーション条件以下では考案した誤り訂正方式を WCC(Weight Control Code) と呼び WCC のパラメータ設定により 3 つのタイプに分けて計算機シミュレーションを実施したシミュレーションは次の 2 種類の条件で実施した条件 1 : ページサイズ 4K バイト BCH 符号 512 バイトあたり 16bit 訂正条件 2 : ページサイズ 2K バイト BCH 符号 512 バイトあたり 9bit 訂正シミュレーション結果 ( ページサイズ 4K バイト ) 条件 1 でのシミュレーション結果を図 2-13 及び表 2-5 に示す Unc Page / Total Page (Log) WCC OFF -3.5 WCC Type1 WCC Type2 WCC Type Data Asymmetry (%) 図 2-13 WCC の Type 比較 (4K ページ Raw Error Rate=1.8x10-3) 23

24 表 2-5 WCC の Type 比較 (4K ページ Raw Error Rate=1.8x10-3) DA [%] Unc Page / Total Page (Log) WCC OFF WCC Type1 WCC Type2 WCC Type 上記結果から次のことが分かる 1.WCC が OFF の場合エラーレートが悪い場合が存在する 2.WCC Type1 はエラーレートが悪化する 3.WCC Type2 は良好なエラーレートが得られる 4.WCC Type3 はどのようなときであっても平均的な性能が得られる 1~4 の結果より WCC が有効に機能していることが分かる 24

25 シミュレーション結果 ( ページサイズ 2K バイト ) 条件 2 でのシミュレーション結果を図 2-14 及び表 2-6 に示す Unc Page / Total Page (Log) WCC OFF WCC Type1 WCC Type2 WCC Type Data Asymmetry (%) 図 2-14 WCC の Type 比較 (2K ページ Raw Error Rate=8x10-4) 表 2-6 WCC の Type 比較 (2K ページ Raw Error Rate=8x10-4) DA [%] Unc Page / Total Page (Log) WCC OFF WCC Type1 WCC Type2 WCC Type 上記結果から次のことが分かる 1.WCC が OFF の場合エラーレートが悪い場合が存在する 2.WCC Type1 はエラーレートが悪化する 3.WCC Type2 は良好なエラーレートが得られる 4.WCC Type3 はどのようなときであっても平均的な性能が得られる 1~4 の結果より条件 2 においても WCC が有効に機能していることが分かる 25

26 2-4 SSD コントローラ LSI のレイアウト設計及び試作 SSD コントローラ LSI の試作 SSD コントローラ LSI の試作品を作製したこれは SSD コントローラ LSI として最低限の回路のみが搭載されたものであり WCC を含めた最終目標を満たすために必要な機能を全て盛り込んだ LSI ではない本試作品を用いて SSD コントローラ LSI の要素回路について動作確認をすることによって本研究開発で新規に開発した機能を盛り込んだ SSD コントローラ LSI の開発期間を短縮することが可能となる現在評価ボードを用いて本試作品の機能検証をしているがデバッグ中でありまだ報告できる内容までに至っていない SSD コントローラ LSI のレイアウト設計 2-2 節で述べた機能を全て盛り込んだLSIのレイアウト設計を行ったレイアウト図面を図 2-15に示す現時点においてはまだ機能検証と物理検証が部分的に終了しており検証結果から回路設計及びレイアウト設計にフィードバッグをかけているスケジュール通り順調な進捗状況である図 2-15 SSD コントローラ LSI のレイアウト図面配置位置に関しては給電ノイズデッドスペース削減を考慮し設計した 26

2-4-2-1 PLL 回路のレイアウト設計 SSD コントローラ LSI のうち PLL 回路のレイアウト図を図 2-16 に示すディジタル回路はレイアウトツールを用いた自動配置配線によってレイアウトされるが

27 PLL 回路のレイアウト設計 SSD コントローラ LSI のうち PLL 回路のレイアウト図を図 2-16 に示すディジタル回路はレイアウトツールを用いた自動配置配線によってレイアウトされるが PLL 回路はアナログ回路であり全てマニュアルレイアウトである PLL 回路以外ではレジスタアクセス用のバス回路テスト回路 ESD 保護素子回路から構成されている図 2-16 PLL 回路のレイアウト図 27

28 2-5 SSD コントローラ LSI とキャッシュメモリのワンチップ化に関する検討 DRAM とのワンチップ化 FeRAM や MRAM といった不揮発メモリとのワンチップ化不揮発メモリとのワンパッケージ化を検討したしかしながら DRAM を外付けとする場合と比較して歩留まりを含めたコスト面メモリ容量に比例する速度性能面で優位性を見出すことができなかった ( 図 2-17) 従って今回は SSD コントローラとキャッシュメモリのワンチップ化は見送ることとした但しコントローラ内部に小容量の SRAM を持ち NAND フラッシュメモリの一部をキャッシュメモリとして使用することで容量不足を補うという解は存在する ( 図 2-18) 高速で書換え回数が無制限な SRAM の特徴と大容量という NAND フラッシュメモリの特徴をうまく組み合わせることにより外付け DRAM を省略することは可能であると考えているこの構成を実現するにはコントローラやファームウェアを含めたシステム全体を見直す必要があり今後の重要な研究課題の一つである NAND フラッシュメモリ NAND フラッシュメモリキャッシュメモリコントローラキャッシュメモリコントローラワンチップ化やワンパッケージ化にしない方が低コスト化大容量化が可能である十分に高速な通信が可能図 2-17 キャッシュメモリのワンチップ化に関する検討 NAND フラッシュメモリコントローラキャッシュ用 SRAM キャッシュ領域外付けで SDRAM をキャッシュメモリとする代わりにオンチップ SRAM と NAND フラッシュメモリでキャッシュメモリを構成する NAND フラッシュメモリ大容量のキャッシュメモリを構成することが可能オンチップ SRAM 高速通信無限の書換え回数が可能図 2-18 外付けキャッシュメモリをなくす代替案 28

29 第 3 章全体総括 3-1 研究開発成果のまとめ SSD コントローラ LSI 向け信号処理技術の開発 SSD ボードを使用して得た NAND フラッシュメモリのエラー解析結果を使って NAND フラッシュメモリ特有のエラーの特徴を抽出したその特徴のあるエラーを強力に訂正することが可能な符号化技術 WCC を開発することに成功した WCC を使用することにより従来の BCH 符号に比べてエラー数が 50% 以下にまで改善することが専用評価ボードを使った検証で確認された SSD コントローラ LSI の基礎回路の試作 SSD コントローラ LSI の基礎回路のみの試作品を作製したこれは量産品質ではなく回路の動作を確認するためのものである現在試作品評価ボードを用いた測定評価を実施中である SSD コントローラ LSI の設計開発 SSD コントローラ LSI の試作品を量産品質で作製できるよう試作品の回路を設計開発したシミュレーションの結果では従来製品の 2 倍の通信速度を達成しているまだ検証項目と上記試作品のフィードバッグをする必要があるがスケジュールに遅れは出ていない 3-2 今後の課題 SSD コントローラ LSI の試作量産品質で回路設計を行った SSD コントローラ LSI の試作が急務である本試作品が事業化展開に向けてとても重要となってくる SSD コントローラ LSI はファームウェアがないと動作しないためファームウェアの開発も喫緊の課題であるまた試作品の測定評価を行いシミュレーション通りの性能が出るかの確認を行う必要がある超低電力技術の開発 WCC を用いた SSD の超低電力化を実現できる可能性があることが分かっているシステムレベルでの開発を進め本技術を確立したのち回路設計及び試作品の作製が今後の大きな課題となる 20% 以上の省電力化を目標とする外付けキャッシュメモリレスの SSD 開発 SSD の低コスト化高速化を促進できるよう外付けキャッシュメモリが不要な SSD コントローラ LSI の開発を行う現時点では外付け SDRAM が最適なソリューションであるとの認識だがオンチップ SRAM と NAND フラッシュメモリの一部領域をキャッシュメモリとして活用する方法に関しても検討の余地がある 3-3 事業化展開すでに国内外の SSD メーカを訪問し SSD コントローラ LSI へのニーズを収集している各社 SSD コントローラ LSI の新規参入には好意的でありすぐにでも試作品を評価したいとコメントをもらっている SSD メーカが新規の SSD コントローラ LSI を採用するにあたって特に気にかけているのはパソコンなどへの接続信頼性や SSD としての性能評価指標についてであるコンプライアンス試験などを請け負っている検証企業と連携して自社での評価だけでなく第三者による評価も実施することにより SSD メーカへ製品の信頼性をアピールしていく計画であるまた学会などにも積極的に参加し本研究開発の成果及び弊社の技術力を紹介する業界内での知名度を上げることによりよりスムーズな事業化展開を目論んでいる 29

富士通セミコンダクタープレスリリース 2009/05/19

富士通セミコンダクタープレスリリース 2009/05/19 [ デバイス ] 2009 年 5 月 19 日富士通マイクロエレクトロニクス株式会社世界初!125 動作の SiP 向け低消費電力メモリを新発売 ~ メモリの耐熱性向上により消費電力の大きな高性能デジタル家電に最適 ~ 富士通マイクロエレクトロニクス株式会社 ( 注 1) は DDR SDRAM インターフェースを持つメモリでは世界で初めて動作温度範囲を 125 まで拡張したコンシューマ FCRAM(