ハードウェア記述言語の今と未来_公開用.ppt

Transcription

1 ハードウェア記述言語の今と未来 未来言語 2009

2 アジェンダ o 自己紹介 o Verilog の紹介 VHDL OpenSparc だ! o ちょっと未来の言語 SystemVerilog SystemC o 未来の言語 HW 記述 リコンフィグ CPU カスタマイズ コプロの自動生成 ルールベース 成功事例

3 自己紹介 o なつたん FPGA 系プログラマ マイコンも好き 長門有希も好き ココログ ( ぱた へね ( o 仕事 半導体のプロトタイピング ぼくのかんがえたすーぱーこんぴゅーた を作るお手伝い

4 アジェンダ o 自己紹介 o Verilog の紹介 VHDL OpenSparc だ! o ちょっと未来の言語 SystemVerilog SystemC o 未来の言語 HW 記述 リコンフィグ CPU カスタマイズ コプロの自動生成 ルールベース 成功事例

5 Verilog と仲間たちの紹介 o Verilog( 正確には Verilog HDL) HDL は Hardware Description Language の略 標準化 o IEEE o IEEE o VHDL VHSIC(Very High Speed Integrated Circuits) Hardware Description Language 標準化 o IEEE o IEEE 1164

6 VHDL についてもう少し o o o Adaに似た文法 HDLとして見た場合 現状 できることはVerilogと同じ wiki/vhdl から

7 Verilog が使われるところ o デジタル回路の動作を記述するための言語 プロセッサ ネットワークコントローラ GPU ゲーム機や携帯の中にいろいろ デジカメや TV の中にも o 最終生成物 ( 実行ファイル相当 ) は半導体

8 LSI ができるまで o 仕様決定 o Verilog コーディング o シミュレーション o 論理合成 ( コンパイル ) o 配置配線 o 製造 (1 ヶ月 数千万 ~ 数億円 )

9 夢のデバイス FPGA o コンパイル済みのデータをダウンロードすると 専用ハードウェアになる ファミコン MSX MIPS Sparc ARM デジタル回路なら何でも OK o Verilog 修正から実記動作までのサイクルが数時間 o LSI のプロトタイプとしても使用される o 欠点 単価が高い 速度が遅い 消費電力が多い

10 Verilog の特徴 o 並列動作を記述できる o シミュレーション可能な記述と合成可能な記述 抽象度の高い表現は合成できない o 知名度低い ユーザー数は国内数万人 先に規格化ありき ユーザーからの情報がほとんど無い 製品レベルで公開されているのは OpenSparc くらい

11 Verilog の Concurrent について o Verilog の Concurrent は少し違う a,b の両方が 0 になるか 両方が 1 になる clk a 1 b

12 パイプラインの例 o Nios2 の命令パイプライン

13 OpenSPARC だ! UltraSPARC T1/T2 プロセッサ o 4 つのスレッドを同時実行できる 例えば define TREHAD 4 を変えたら 8 つ同時とかできそう! OpenSPARC. T1 Microarchitecture Specification の p2-7

14 OpenSPARC のプログラムカウンター o どう見てみても決め打ちです ありがとうございました sparc_ifu_fdp.v

15 Verilog の紹介まとめ o 規格がしっかりあります o LSI 作るの大変です FPGA ならなんでもできる o 並列動作が記述できる o OpenSPARC もほとんど決め打ち 抽象度が高い記述ができないから 開発大変だよ!

16 アジェンダ o 自己紹介 o Verilog の紹介 VHDL OpenSparc だ! o ちょっと未来の言語 SystemVerilog SystemC o 未来の言語 HW 記述 リコンフィグ CPU カスタマイズ コプロの自動生成 ルールベース 成功事例

17 ちょっと未来の言語の紹介 o SystemVerilog IEEE Standard Verilog2005 からの差分で約 586 ページ o Verilog2005 は Verilog2001 からの差分で 441 ページ o Verilog2001 は 778 ページ o SystemC IEEE Std C++ からの差分で約 400 ページ

18 SystemVerilog( ちょっと未来 ) o オブジェクト指向 (Java っぽい ) o 基本的にはシミュレーション部分の強化 o string データ型をサポート! o 乱数生成の標準化約 50 ページ Section 12 Random Constraints ランダム検証で使用 o アサーションの標準化約 60 ページ Section 17 Assertions Section 28 SystemVerilog Assertion API もともと別言語を標準に取り込む o カバレッジの標準化約 30 ページ Section 20 Coverage. Section 29 SystemVerilog Coverage API

19 ランダム検証 o 入力をランダムに行い 期待値との比較を行う 数値演算系 通信系 マルチタスク 数値計算 通信ポートの制御 画像処理 Prog1 Prog2 Prog3 アクセスをランダムに混ぜる

20 SystemVerilog の乱数 o 基本動作 class Bus; endclass rand bit[15:0] addr; rand bit[31:0] data; constraint word_allign {addr[1:0] == 2 b0;} bus.randomize(); bus.randomize() with {10 <= addr && addr <= 20}; bus.randomize() with {data & (data 1) == 0}; //data が 2 のべき乗

21 SytemVerilog の乱数 o 重み (distribution) x dist {100 := 1, 200:= 2, 300 := 5} o の比率が 1:2:5 x dist {[100:102] := 1, 200 := 2, 300 := 5} o の比率が 1:1:1:2:5 x dist {[100:102] :/ 1, 200 := 2, 300 := 5} o の比率が 1/3:1/3:1/3:2:5 o 周期 (random-cyclice) randc bit[1:0] y; o [ ] [ ] [ ] o 全パターンを発生させてから 次のパターンに移る

22 SystemVerilog の乱数 o o o o 常に大きくなる乱数 constraint sort { if (next!= null) n < next.n;} 配列の乱数生成にforeach rand int A[]; constraint c1 {foreach (A[i]) A[i] > 2 * i;} o 配列の各要素は インデックスの2 倍より大きい 複雑な制約 constraint c1 { (x < y a.x > b.x a.x == 5) -> x+y == 10;} 仕様では 解が存在する場合必ず乱数の組を返すことを処理系に求めている 乱数を入力した結果の確認はどうするの?

23 SystemVerilog のアサーション o o o o 即時アサーション assert(a>0); 並列アサーション assert property (@(posedge clk) a ##1 b); o aが1になって 次のクロックでbも1になる assert property (@(posedge clk) a => b ##2 c) o aが1になって 次のクロックでbが1になり 2クロック後にcが1になる assert property (@(posedge clk) a => b ## [2:5] c); o aが1になって 次のクロックでbが1になり 2から5クロック後にcが1 になる disable iffでアサーションを無効にできる $past() で過去の値を参照できる

24 SystemVerilog のアサーション o アサーションに名前をつけられる sequence qab2 (x, y); x ##1 y; endsequence o sequence endsequence で囲む o 引数も使用できる o アサーション同士の演算が定義されている S1 ##1 S2 S1 が終わった次のクロックで S2 がスタート S1 or S2 S1 または S2 のどちらかが成立する S1 and S2 S1 と S2 が両方発生する S1 intersect S2 長さが同じ S1 と S2 が両方発生する

25 カバレッジについて fsm: 状態遷移 Modelsim user s manual 6.4a P50

26 SystemC( ちょっと未来 ) o C++ のクラスライブラリとして提供 実態はシミュレータ o システムの性能評価をいち早くできる overilog を知らなくてもシステム設計ができる o 高価なシミュレータ不要 未来言語への大きな一歩 SystemC はシミュレーションがはやーい! 検証系は言語仕様とは別にライブラリとして提供

27 軍曹が 携帯電話開発の現状 プログラマ板後編に登場 o 397 名前 :YRP 常駐 from 群馬投稿日 :04/08/03 02:5 画期的なシミュレーション システムは 半年後にハードディスクを増設してから利用する事になり 暫くの間はその存在を忘れる事ができた ハード部門の中尉が 半年後には System-C を使ったハード ソフト協調設計を是非とも提案したいと思います と言っていたが 誰も耳を傾けなかった ハード屋に読めるように C 言語を歪めるつもりなのだろう と俺は解釈した 俺たちは ICE の増設を求めていたが 半年後に UNIX マシンのハードディスクを 100GB 程度増設する計画の前に ICE のレンタル費用が早くも削減されてしまった 長引く開発の中で ハード部門とソフト部門の勢力争いがろくな結果をもたらさない 結局 俺たちは低レベルな ICE の奪い合いに明け暮れるのであった そして 昨年の長かった夏が過ぎ 秋を迎えた 依然 帰れる見通しは立たない 上等兵達は半年以上も里に帰っていなかった

28 FPGA の早さ o OpenSPARC Internals から

29 Verilog は変数が 4 値 o 普通の言語は 1bit が 2 値 (1 or 0) o Verilog は 4 値 (1,0,X,Z) Z は Hi-Z( ハイインピーダンス ) o 電気的に切り離された状態 olsi の外側のシミュレーションで使用する opci バスとか X は不定 o 初期化していない状態 ox を代入することもできる

30 不定値を含む演算 o NOT A X Not A X o AND A B A and B 1 X X 0 X 0 o OR A B A or B 1 X 1 0 X X

31 ちょっと未来の言語まとめ o SystemVerilog オブジェクト指向 検証用の機能が充実 o 乱数生成 アサーション カバレッジ o SystemC C++ で HW の動作を記述できる シミュレーションが安い! 速い!

32 アジェンダ o 自己紹介 o Verilog の紹介 VHDL OpenSparc だ! o ちょっと未来の言語 SystemVerilog SystemC o 未来の言語 HW 記述 リコンフィグ CPU カスタマイズ コプロの自動生成 ルールベース 成功事例

33 未来の言語 o HW 生成 o リコンフィグ o CPU カスタマイズ o コプロの自動生成 o ルールベース o 成功事例

34 未来の言語 HW 生成 o C でアルゴリズムを書くと Verilog に変換する o Verilog の置き換えを目標 o 検証の手間が大幅に削減できる ランダムの生成 テキスト処理 OS/ アプリの機能が使える o 動画の表示 o ネットワークのモニタリング o FPGA プロトとの接続 o 人的リソースを集めやすい

35 未来の言語リコンフィグプロセッサ o 動作中に自分自身の HW を書き換えるプロセッサ o CPU との組み合わせで使用する CPU によって処理が重たい所を HW 化する HW で処理しにくいところを CPU が担当する o ソフトとハードウェアの分担は手で行う

36 未来の言語 DFC Compiler o DAPDNA の記述ができる 公開されている資料は少ない 1000speakers 第 5 回で発表あり

37 DFC Compiler o HPEC 2005 での発表資料 C-Based Hardware Design Platform for a Dynamically Reconfigurable Processor DFC compiler で検索

38 未来の言語 CPU カスタマイズ o C ソースに合わせて 自動的に CPU をカスタマイズする アプリケーションに特化した専用命令の追加 カスタマイズされた CPU 専用の gcc が自動的に作られる 私のプログラムに最適なパイプラインを作りなさい

39 未来の言語 Xtensa LX Verilog ISS gcc

40 未来の言語 : コプロの自動生成 o C ソースの一部を自動的に HW 化 アクセラレータの自動生成 HW 化しなくてもそのまま CPU で実行出来る o FPGA をターゲットにしている物が多く 若干安い IDE 上でしか使用できない 作成されたコプロに移植性無し

41 未来の言語 Triton tools

42 未来の言語 Triton tools

43 未来言語ルールベース o そもそも C は HW 記述向きではない o どんな言語が良いのか 変数とか無い方が良いよ! o 代入が無いとパイプライン組みやすい プログラムカウンターも無い方が良いよ! 見た目よりも複雑な事をやっているのも駄目 再帰も嫌です >< o 繰り返しは固定長で o 終了の判断は CPU でするとか

44 例えば Erlang Erlang Erlang のプログラミングモデルは HW にかなり近い SystemC

45 未来の言語 Bluespec

46 AutoESL に注目! o o C/C++/SystemC に対応 o Intel が採用 /Microsoft も注目 パーサの質が高く C++ の機能をかなり使えるらしい o 求む情報 ><

47 未来の HW 記述言語が普及する条件 o CPU で変更無しで動くこと 自動分割は大事 最悪 CPU でそのまま動く 人的リソースを確保しやすい o C/C++ 以外でブレークするか? 背景にある理論のアルゴリズムが 別の言語で書かれていたら Matlab やら Mathmatica から直接変換ができたら いろんな言語になれている人たちが 決裁権を持つようになったら o 今の所 C が無難かな

48 未来言語が切り開く夢 o FPGA によって少なくともコスト的には小規模な専用計算機の開発は多くの人の手の届くものになったにもかかわらず なかなか科学技術計算への応用は進んでいないように思う 上にみたように 専用計算機が有効であるためには様々な条件があることは確かだが そういった条件を満たす問題は決して少なくはない これを読んで やってみようと思う人がでれば幸いである 専用計算機の将来 GRAPE の挑戦 09web/node6.html