g2-soc-fpga-implementation-mw

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1 HW/SW のパフォーマンス解析 最適化および協調設計 MathWorks Japan アプリケーションエンジニアリング部松本充史 2015 The MathWorks, Inc. 1

2 コード生成ツール 最適化された C/HDL コードが生成されますか? 各種アルゴリズム沢山詰め込みたい マルチコア CPU でマルチタスクのシミュレーションできますか? モータ制御における複数のタスク DDR 使えますか? FPGA Processor 間のデータ転送 画像処理システムにおけるフレームバッファ 2

3 I/O Interface アプリケーションを SoC FPGA に実装する際の設計要素 構成要素 Processor FPGA I/O 接続要素 内部バス 共有メモリー 要素間の通信方法 レジスタアクセス 共有メモリ プロトコル DDR 1. アーキテクチャの探索 検討 GPIO Processor Controller FPGA 2. 各構成要素 ( コード ) の最適化 ADC CAN Bus TCP/IP DAC PWM HDMI 3

4 I/O Interface Processor タスク 共有メモリを含めた SoC 設計 解析 実装 SoC Blockset TM 提供機能 Processor のタスク実行タイミング DDR 共有メモリ レジスタのモデリングと性能解析 Processor Controller FPGA GPIO ADC I/O ブロック (AD/DA, HDMI, SW, TCP/IP など ) Bus DAC PWM UDP TCP/IP HDMI 4

5 SoC Blockset モデル例 (1/3) :Processor マルチタスクモデル UDP( 非同期データ ) 入力 非同期イベント タスクマネージャ Processor アルゴリズム 同期データ入力 2 つのタスク 1. 非同期タスク 2. 同期タスク 5

6 Processor のタスク実行の概念 タスクを実行中に それよりも優先度の高いタスクがトリガされると中断に移行 作成 開始 待機待機待機 実行 実行 中断 実行 中断 ( プリエンプション ) 完了 アプリケーションが起動して作成された状態 タイマーやイベントなど実行を待機している状態優先度が高いタスクが実行状態になる コードを実行している状態完了すると待機状態に移行 タスクが横取りされ実行待ち状態 6

7 Processor のタスク実行タイミングの解析例 Task Manager ブロックでタスクの実行タイミングを管理 周期 イベント ( 非同期 / 周期 ) 実行時間 ( 平均 最小 / 大 標準偏差 ) 実行するコア 各タスクで実行される処理を別サブシステム化 3 つの周期タスクのトリガ 7

8 タスク実行タイミングの可視化 ノーマルモード : シミュレーション結果エクスターナルモード : 実機実行結果 実行 Task1@Core0 タスクの実行タイミング ( 右図 ) 待機 中断 Task2@Core0 実行時間のヒストグラム ( 下図 ) >>soctasktimes Task3@Core1 各コアの実行状態 8

9 I/O Interface Processor タスク 共有メモリを含めた SoC 設計 解析 実装 SoC Blockset TM 提供機能 Processor のタスク実行タイミング DDR 共有メモリ レジスタのモデリングと性能解析 Processor Controller FPGA GPIO ADC I/O ブロック (AD/DA, HDMI, SW, TCP/IP など ) Bus DAC PWM UDP TCP/IP HDMI 9

10 メモリ / レジスタ チャネルモデル 従来モデル プロセッサ データ 従来は簡略化してモデリング FPGA SoC Blockset プロセッサ データ チャネル ( レジスタ / 共有メモリ ) データ FPGA コントロール コントロール レジスタ, 共有メモリのチャネルモデル 10

11 SoC Blockset モデル例 : 信号処理 通信システム AD/DA メモリ FPGA Processor AXI4-Stream to Software via DMA TCP/UDP 通信 FPGA アルゴリズム レジスタ Processor FPGA Processor アルゴリズム 11

12 SoC Blockset モデル例 : 画像処理システム HDMI In Controller 共有メモリに対して Read/Write 要求を調停 HDMI Out FPGA アルゴリズム フレームバッファ AXI4-Stream Video Frame Buffer 外部 IP によるメモリトラフィック HDMI 出力バッファのメモリトラフィック 12

13 チャネルブロックの機能 Controller:1 つまたは複数の Channel ブロックと接続し メモリトランザクションの調停を行う ログを取ってパフォーマンス解析する機能を持つ Channel: 共有メモリを介して I/O, Processor, FPGA 間のストリーミングでデータ転送を行うためのブロック ストリームデータを Controller ブロックへのバースト信号に変換する Traffic Generator: パフォーマンス解析のために HDMI I/O などのモデル化していないメモリトランザクションをシミュレーションで発生させる Register Channel: FPGA Processor または Processor FPGA 通信のためのレジスタ Read/Write を行うためのブロック 13

14 共有メモリのプロトコルの種類 (1/2) ストリームでデータ転送 プロトコル インターフェース仕様 FPGA Proce ssor AXI4-Stream to Software via DMA FPGA AXI4-Stream FIFO FPGA DataIn ValidIn ReadyOut DataOut ValidOut ReadyIn ランダムアクセスでデータ転送 FPGA AXI4-Random Access FPGA wr_addr wr_length wr_valid wr_ready wr_bvalid wr_complete DataIn wrctrlin wrctrlout DataOut rdctrlout RdCtrlIn rd_aready rd_dvalid rd_addr rd_length rd_avalid rd_dready 14

15 共有メモリのプロトコルの種類 (2/2) プロトコル ストリームでビデオデータ転送 FPGA FPGA AXI4-Stream Video FIFO インターフェース仕様 PixelIn PixelOut CtrlIn CtrlOut ReadyOut ReadyIn hstart hend vstart vend valid ストリームでビデオデータ転送 FPGA FPGA PixelIn CtrlIn PixelOut CtrlOut hstart hend vstart AXI4-Stream Video Frame Buffer FSyncIn/Outはフレーム同期信号 ReadyOut FSyncIn ReadyIn FSyncOut vend valid 15

16 画像処理システムのメモリトラフィックの解析 シミュレーションで複数トラフィックの解析 メモリの最大帯域幅 許容レイテンシを超えないか? 外部 IP によるトラフィックによりオーバーフロー 外部 IP によるメモリトラフィック レイテンシが急増 FPGA のフレームバッファ HDMI 出力バッファのメモリトラフィック 16

17 I/O Interface SoC へのフルチップ実装 :SoC Builder SoC FPGA ボードにビルド ロード 実行するツール (SoC Blockset 機能 ) モデルチェック メモリマップのレビュー C/HDL コード生成 コンパイル Embedded Coder/HDL Coder が必要 実行ファイルのダウンロード Processor DDR Controller Bus FPGA GPIO ADC DAC CAN TCP/IP PWM HDM I 17

18 FPGA 実機のメモリパフォーマンスの解析 FPGA 実機動作の帯域解析 実機動作ログ スループット (MB/s) レイテンシ (sec) FPGA 実機のメモリトラフィック解析 ( フレームバッファの Read/Write) DDR Controller FPGA AXI Master IP JTAG スループット (MB/s) AXI Interconnect Monitor IP Master 1 Master 2 Master N レイテンシ (sec) 18

19 I/O Interface アプリケーションを SoC FPGA に実装する際の設計要素 構成要素 Processor FPGA I/O 接続要素 内部バス 共有メモリー 要素間の通信方法 レジスタアクセス 共有メモリ プロトコル Processor CAN DDR 1. アーキテクチャの探索 検討 Controller Bus FPGA TCP/IP GPIO ADC 2. 各構成要素 ( コード ) の最適化 DAC PWM HDMI 19

20 I/O Interface 各コンポーネントのコード生成で考慮すること Simulink 処理の切り分け Algorithm 1 Algorithm 2 Embedded Coder C HDL HDL Coder TM 処理速度 ROM/RAM 容量実行タイミング Processor Controller Bus FPGA GPIO ADC DAC 回路リソース Clock Freq タイミング設計固定小数点 PWM CAN TCP/IP HDMI 20

21 C vs. HDL コード生成における基本モデリングパターン C モデリング 処理内容を記述 モデル周期は Processor の 1 サイクル周期 Delay も 1 サイクル遅延 HDL モデリング クロック同期用パイプライン設計 Delay ブロック Flip Flop 回路 モデル周期 = Clock 周期 >> Processor 周期 Delay は 1CLK 遅延 クロックレートパイプライン設定 モデル周期 Clock 周期 HDL プロパティ :DistributedPipelining で Delay を自動挿入 パイプライン設計の省力化 21

22 C コード生成における同一処理の最適化 : 処理速度向上 C モデリング 複数の同一処理デフォルト設定 : 再利用可能関数化され ROM 削減 サブシステムパラメータ : 関数のパッケージ化 インライン ROM 増大 / 処理速度向上 22

23 HDL コード生成における同一処理の最適化 : 回路リソース削減 HDL モデリング カスケード接続 or 並列接続の同一処理 処理回数分の回路リソース消費 HDL プロパティ :SharingFactor でリソースを時分割で共有化 スループット低下 / 回路リソース削減 23

24 C コード生成におけるメモリ消費削減 C モデリング Simulink.Signalオブジェクトで変数の再利用 同一信号 状態 サブシステム間の信号 要素数の多い変数を再利用 Signal ストレージクラス >Reusable RAM 容量削減 例 :Reusable 無し out = (2.0 * in + 1.0) + ud; ud = out; Reusable 適用 out = (2.0 * in + 1.0) + out; 24

25 コード生成アドバイザーを使ってモデリングとコンフィグのチェック C モデリング コード生成アドバイザーにより目的に応じた最適化コンフィグ > コード生成 > コード生成の目的 > 優先順位が設定された目的 優先する目的を選択 モデリングとコンフィグのチェックを実行 25

26 HDL コード生成における固定小数点設計 符号の有無 ビット幅 小数点位置 オーバーフロー S 量子化誤差 許容誤差範囲で最小のビット幅設計 Fixed-Point Designer 機能 :fxpopt 26

27 許容誤差ベースの固定小数点設定最適化 :fxpopt 任意ポイントで許容誤差を設定 許容誤差を満たす最小ビット幅に最適化 浮動 固定小数点モデル 固定小数点最適化モデル 27

28 ネイティブ浮動小数点での HDL 生成 HDL Coder 機能 固定小数点 オーバーフロー可能性 浮動小数点 広ダイナミックレンジ ネイティブ浮動小数点 ターゲット依存しないHDL 生成 Double / Singleデータ型対応 多数の算術演算をサポート exp, log, power, atan/sin/cos プロトタイピング開発期間の短縮 広ダイナミックレンジ 精度 ユーザ事例 : DEMCON 社はプロト開発期間を 1/7 に短縮 28

29 C / HDL 生成モデリングパターンを示したガイドライン C モデリング MAAB モデリングガイドライン Simulink ヘルプドキュメント >> web(fullfile(docroot, 'simulink/modelingguidelines.html')) R2019a/simulink/modeling-guidelines.html Embedded Coder Tips 集 技術サポート宛てにお問い合わせ下さい HDL モデリング HDL Modeling Guideline R2019a 以降の HDL Coder ヘルプドキュメント >> web(fullfile(docroot, 'hdlcoder/modelingguidelines-for-hdl-code-generation.html')) /hdlcoder/modeling-guidelines-for-hdl-codegeneration.html 旧バージョン R2014a 版は技術サポート宛てにお問い合わせ下さい 29

30 I/O Interface まとめ Processor のタスク メモリなど含めたアーキテクチャの早期検討 C コード HDL コードのコンポーネントの最適化 アルゴリズムおよびアーキテクチャの SoC FPGA 実装 HDL Coder, Embedded Coder, SoC Blockset で実現できます Processor Controller FPGA GPIO ADC Bus DAC PWM UDP TCP/IP HDMI 30

31 2019 The MathWorks, Inc. MATLAB and Simulink are registered trademarks of The MathWorks, Inc. See for a list of additional trademarks. Other product or brand names may be trademarks or registered trademarks of their respective holders. 31