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きよあつかたづ
5 years ago
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1 ソフトエラー対策用 EDA ツールの開発九州大学大学院システム情報科学研究院松永裕介

2 設計ツールとフローの構築安浦チーム対象範囲ディペンダビリティアナライザアーキテクチャ設計 RTL 設計論理設計ディペンダビリティエンハンサディペンダビリティアナライザディペンダビリティエンハンサディペンダビリティアナライザディペンダビリティエンハンサ評価解析評価指標設計変更評価解析評価指標設計変更評価解析評価指標設計変更ディペンダビリティ向上設計技術空間的多重化設計時間的多重設計ディペンダビリティ向上設計技術空間的多重化設計時間的多重設計ディペンダビリティ向上設計技術空間的多重化設計時間的多重設計ソフトエラーの因果関係システムが正常時と異なる値を出力システムが正常時と異なる状態に遷移コアが正常時と異なる値を出力正常時と異なる状態に遷移ラッチされる組合せ回路の出力まで伝搬パルスの伝搬論理値の反転電位の変動予期しない電流源の出現物理設計テスト設計 α 線, 中性子など反転が保持される

3 階層設計に基づいた設計フロー各階層における評価ツール ( 詳細レベルのBB 化による高速化 ) 階層間を結ぶ合成最適化ツール ( 抽象レベルでの最適化 ) 階層設計のフローとの整合と評価の効率化 ( タイミング電力 ) 回路レベル論理レベル INV IN M2 M1 OUT IN OUT A X 5 A + C B X B 九州大学システムLSI 研究センター 3 C X 8 RT レベル VDD 評価ツール V th 回路シミュレータ T delay 論理シミュレータ T delay RTL シミュレータ合成最適化ツールフィジカルシンセシス ( 配置配線ゲートサイジング ) 論理合成 ( テクノロジマッパ )

4 ソフトエラー放射線粒子が引き起こすメモリセルや論理ゲートの出力値の反転発生メカニズム 1 中性子 2 核反応 S D Si 層 4 電荷収集 3 二次イオン g 5 パルス発生 Vdd Vdd/2 誤った値 ( ソフトエラー ) 近年の LSI の微細化に伴いソフトエラーは増加の可能性が指摘されている 4

5 論理回路のソフトエラー論理回路が誤動作を起こす場合パルス発生確率は幅ごとに異なるパルス g h i 伝搬誤った値が取り込まれる FF パルスが外部出力に伝搬, もしくは記憶素子に値として取り込まれた場合に回路は誤動作を起こす可能性を持つ FF にパルスが到達した場合 FF クロック周期セットアップホールド時間値が取り込まれる値は取り込まれないパルスが値として取り込まれる確率は幅に依存論理回路のパルス伝搬解析の際各論理ゲートで幅ごとのパルス発生確率を求めることが重要 5

6 セルレベルの SER 解析手法

7 ソフトエラー起因パルスのセルキャラクタライズセルライブラリ中のセル全てに対して予めパルスに関する情報をキャラクタライズ対象パラメータパルス幅遷移時間発生確率ネットリストを与えればキャラクタライズした情報を用いて論理回路のソフトエラー耐性を評価可能セル単位のソフトエラー故障モデルネットリストパルスの伝搬解析順序回路のソフトエラー解析論理回路のソフトエラー耐性 7

8 パルス発生確率の算出中性子照射試験による加速試験実験設備などコストが大きい測定時間が長いソフトエラーシミュレーション放射線物理レベルデバイスレベルトランジスタレベルの各分野で多くの既存研究がなされているしかしこれらを統合したシミュレーションベースのパルス発生確率計算のフローはまだ確立されていないパルス発生確率を算出するためにはソフトエラー発生過程を一貫してシミュレーションする手法が必要放射線物理レベル 1 中性子 2 核反応 3 二次イオンデバイス & トランジスタレベル 4 電荷収集 5 パルス発生 8

9 生回数パルス幅発モンテカルロシミュレーションによるパルス発生確率の算出ソフトエラー発生過程環境条件セルのデバイスモデル 1 中性子 2 核反応 PHITS 日本原子力研究開発機構中性子衝突による 2 次イオン輸送計算 3 二次イオン電荷分布モデルの作成 4 電荷収集 5 パルス発生数日 ~ 1 週間デバイスシミュレータを用いたパルス波形の計算デバイスシミュレーションは正確にパルスを見積もるが実行時間が問題! 幅ごとのパルス発生確率高い精度を得るためには十分な数のシミュレーションが必要 9

電流波形見積もりモデルの作成手順 S 有感領域有感領域 : 電荷が発生した際にパルスが発生する可能性がある領域 D 1 デバイスシミュレーションを行い有感領域を選定 1 2 3 ドレイン中心 4 5 6 q 2 有感領域をいくつかの領域に分割 7 8 9 Imax t1 t2 q q q Imax(q) t1(q)

10 電流波形見積もりモデルの作成手順 S 有感領域有感領域 : 電荷が発生した際にパルスが発生する可能性がある領域 D 1 デバイスシミュレーションを行い有感領域を選定ドレイン中心 q 2 有感領域をいくつかの領域に分割 Imax t1 t2 q q q Imax(q) t1(q) t2(q) Imax s t1 t2 電流波形見積もりモデルI5(q, t) を作成 3 各領域ごとに与える電荷量を変化させてデバイスシミュレーションを行いその結果を基に電流波形見積モデルを作成デバイス内をいくつかの領域に分割して領域ごとに発生電荷量から電流波形を見積もる電荷分布の違いを反映して電流波形を見積もる 1

デバイスシミュレーションここで N >> M M 回デバイスシミュレーション数日 ~ 1 週間デバイスシミュレーション回数 N 回

11 生回数パルス幅発パルス発生確率算出フローにおける提案手法の位置づけナイーブなツールチェイン環境条件セルのデバイスモデル中性子衝突による 2 次イオン輸送計算モンテカルロシミュレーションの回数 : N 提案手法を用いるツールチェインデバイスシミュレーションここで N >> M M 回デバイスシミュレーション数日 ~ 1 週間デバイスシミュレーション回数 N 回電荷分布モデルの作成パルス波形の計算幅ごとのパルス発生確率電流値の総和回路シミュレーション電流波形見積もりモデル数秒デバイスシミュレーション回数 M 回 11

12 実験実験目的提案手法のパルス見積もり精度を評価実験内容 65nm プロセスのインバータの NMOS に二次イオンの発生を想定提案手法で計算したパルス幅とデバイスシミュレーションで求めたパルス幅を比較右図の 7 つのイオントラックでパルス幅をそれぞれ測定二次イオン設定 LET 値 :.11[pc/μm] サンプル番号 S G D S G D S G D S G D S G D S G D S G D 使用ツール ATLAS(Silvaco 社デバイスシミュレータ ) 12

13 パルス幅 [ps] 3 実験結果デバイス Sim 提案手法 5 サンプル番号パルス幅は~24[ps] ( サンプル4とサンプル7はパルスが発生しなかったことを示す ) 13

14 実験結果 ( デバイス Sim で求めたパルス幅を 1 として正規化 ) サンプル 4 サンプル 7 はデバイスシミュレーション提案手法ともパルス幅がであったため記載していないサンプル番号デバイスシミュレーションの結果に対してパルス幅の誤差は約 2~55% 前後特にサンプル 3, 5, 6 の誤差は 5% 前後と大きいドレイン直下の領域に多く電荷が発生しているサンプルドレイン直下の領域電荷量の変化に対してパルス幅の変化も大きい電流波形見積もりモデルの精度が悪い可能性が考えられる t2 14 q

15 論理レベルの SER 解析手法

16 16 SER 計算の流れ SER 計算の流れを 3 つのステップに大別 (3) 外部出力への伝搬 π 初期状態以降のクロックにおける状態遷移の解析及び誤動作が発生する確率の計算ソフトエラー外部入力 n 組み合わせ回路部 FF (1) ソフトエラーの発生各ゲートにおけるパルスの発生確率の計算 n 外部出力 SER P P init (2)FFへの伝搬ソフトエラー発生直後の状態 (FFの保持する値の組み合わせ ) がπ である確率 P init (π ) の計算 ( π) Psteady ( s) Pe ( s, π) P steady P e (s) ( s, π) 研究対象 π Π f f π Π s S P init ( π ) P base ( ππ, f ) π, π ) : 状態 π ( Π) が, 外部出力へ base( f 誤った値が伝搬する状態 πf ( Π f ) へ遷移する確率 : ソフトエラー発生直前の状態が s( S) である確率 : ソフトエラー発生前後で状態がからπ へ遷移する確率 s

17 17 各ゲートのピン容量や配線抵抗などの影響でパルスは各ゲートを通過する度に遅延を生じ波形が変化加えて,3つのパルス伝搬阻害要因の発生を判断クロック (1) パル (2) ス (3) 1 logical masking 発生 latch-window masking 発生ラッチウィンドウラッチ ( 値が保持 ) される研究対象ラッチされない電圧 Vdd Vdd/2 時刻? 電圧 Vdd Vdd/2 FF の入力へどのようなパルスが伝搬? electrical masking 発生出力時刻 FF の入力へ伝搬するパルスを解析しそのパルスがラッチされる確率を計算パルスの伝搬解析手法と FF ラッチされない可能性 FFにおけるパルスのラッチ確率計算が研究対象パルスがラッチされる確率は?

18 準備 : パルスのモデル 18 電圧 [ Vdd V] クロックパルス立ち上がり時刻クロックの立ち上がり時刻パルス幅パルスを 4 つのパラメータでモデル化時刻パルス幅立ち上がり遷移時間立ち下がり遷移時間立ち上がり時刻立ち上がり遷移時間立ち下がり遷移時間

19 19 SPICEによる回路シミュレーションによりパルス幅ごとのラッチ確率を解析 ( クロックサイクル時間は1ns) 既存の線形モデルとラッチ確率を比較ラッチ確率遷移時間の違いを考慮した高精度なラッチ確率のモデル化回路回路シミュレーション Sim 結果既存手法 Shivakumarらの既存モデルパルス幅 [ps] 既存モデルはラッチ確率を過小見積もり実際のラッチ確率はパルス幅に比例しない実験結果モデル化結果既存提案モデルの双方を利用してSER を計算し真値との誤差でモデルを評価遷移時間が 1ps のとき既存モデルの誤差 :24.17% 提案モデルの誤差 :.5% 遷移時間が 2ps のとき既存モデルの誤差 :26.44% 提案モデルの誤差 : 3.62% 提案モデルは既存モデルと比べて精度が高いモデルであることを確認

20 伝搬解析における問題点 2 入力パターン, ソフトエラーの発生箇所, 発生するパルスの違いに応じてFFの入力へ伝搬するパルスは変化 N 回路の入力数をNとすると入力パターン数は2 になるため実行時間が膨大になることが予想される入力パターン数に依存しない近似的な伝搬解析手法を検討信頼性の評価を行うという観点からソフトエラーに対する脆弱性を過小見積もりしないよう評価入力パターンが i の場合の ( s, π) を ( s, π, i) とすると P ( s, π) max{ P ( s, π, i)} P ( s, π) 入力がである確率 ( ただし P in ( i) 1) e e e を満たす ( s, π) の計算手法を検討 i I P ( s, π) P ( s, π, i) P ( i) e i I e in * P e P e P e * i i I

21 21 上界計算によるパルスの伝搬解析の入力パターンが異なるとlogical maskingにより出力への故障値の伝搬も変化入力パターン出力時刻入力 α 入力 β 入力 γ logical masking を考慮せずパルスは全て出力へ伝搬高速パルス幅の大きさに対してラッチ確率は単調増加 t 入力 t1 t2t3 t4 図中では遅延計算を省略 t5 速化手法の検討パルスが存在 ( 正常値と値が異なる時区間 ) max{ P i I e 1 1 提案手法におけるパルスの伝搬 ( s, π, i)} * e P ( s, π) (α,β,γ) (,,) (,,1) (,1,) (,1,1) (1,,) (1,,1) (1,1,) (1,1,1) (*,*,*) を満たす過小見積もりでない t t1 t2 t3 t4 t5 高正常値 *

22 提案手法の評価 (SER) 22 MCNCベンチマークセットの一部に対して, 提案手法による SER と, 全入力パターンを用いた解析手法 ( 厳密手法 ) によるSER の誤差を評価 ( パルスの幅 : 3ps, 遷移時間 : 3ps) SER( 提案手法 ) / SER( 厳密手法 )[%] 最大の誤差は48% の過大見積もり att1 z4ml f51m att12 9symml att9 att5 att17 att19 att18 att2 ベンチマーク回路名最小の誤差は 13% の過大見積もり

23 提案手法の評価 ( 実行時間 ) 23 回路名入力数出力数ゲート数実行時間 [s] 厳密提案厳密 / 提案 att z4ml f51m att symm l att att att att att att 厳密手法の実行時間は入力数のべき乗に比例入力数の大きな回路に対しては現実的な時間での実行が困難提案手法は入力数に依存せず高速に SERの近似値が計算できることを確認

24 課題計算量と精度のトレードオフ SETのパルスのモデル化パルス幅ごとの確率分布は必要か? より上位のエラーモデルプロセッサの命令セットアーキテクチャ (ISA) レベル SystemCのトランザクションレベル (TLM)

統合的高信頼化設計のためのモデル化と検出訂正回復技術研究代表者安浦寛人九州大学大学院システム情報科学研究院 DVLSI 領域会議 (2011/7/2) DVLSI 安浦チーム 1 研究の目標さまざまな種類のエラー ( 製造故障ソフトエラータイミングエラー設計誤り不完全な仕様に基づく誤

統合的高信頼化設計のためのモデル化と検出訂正回復技術研究代表者安浦寛人九州大学大学院システム情報科学研究院 DVLSI 領域会議 (2011/7/2) DVLSI 安浦チーム 1 研究の目標さまざまな種類のエラー ( 製造故障ソフトエラータイミングエラー設計誤り不完全な仕様に基づく誤統合的高信頼化設計のためのモデル化と検出訂正回復技術研究代表者安浦寛人九州大学大学院システム情報科学研究院研究の目標さまざまな種類のエラー ( 製造故障ソフトエラータイミングエラー設計誤り不完全な仕様に基づく誤り悪意のある攻撃など ) に対して統一的な視点からディジタルLSIシステムのディペンダビリティを確保するための設計技術の確立を目指すディペンダビリティの解析と対策回路の合成を行うEA