先端テクノロジにおけるDFM取り組み事例～ファブレスとEDAベンダ及び外部ファブとの関係～

富士通セミコンダクターのご紹介 Worldwide Leading ASIC Supplier 100G/400G Ethernet Optical Transceivers Image & Video Processors Industry Control SoC Extensive IP Portfolio High-Speed ADC & DAC High-Speed SerDes & DDR Interface High Efficiency Video Codec (H.264/H.265) Robust Design Methodology First-Time Success Silicon High Complexity Designs TOP500 Supercomputer Fastest Computer in the World (2011-2012) Peak Performance >10 PetaFLOP Powered by Fujitsu ASIC Technologies 3 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

DFM とは DFM = 製造性を考慮しながら設計すること DFM 定義が曖昧で立場によってスコープが異なる Lithography CMP Particle 推奨 DRC Dummy Fill Via Doubling Statistical STA LDE 本セッションでお話しする DFM 必須 Lithography 良し悪しの指標 Dummy Fill 推奨 DRC CMP Via Doubling Particle Statistical STA LDE 推奨設計施策 DFM: Design For Manufacturability, CMP: Chemical Mechanical Polishing, DRC: Design Rule Check, LDE: Layout Dependent Effect 5 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

製造リスクと DFM 旧テクノロジ先端テクノロジルールベースで設計適度なマージンで設計が可能リスクが複雑化単純なルールベースでの設計が困難にルールがエラー検出する範囲ルールベース検証 ( 旧テクノロジ ) 製造リスクオーバーマージンにならざるを得ないモデルベース検証が導入高精度で検証するためマージンは極小化ただし処理時間が長いルールベース検証 ( 先端テクノロジ ) モデルベース検証製造リスク処理時間が非現実的製造リスク見落とされる製造リスクルールとモデルベース検証を組み合わせて運用ルールベース検証モデルベース検証製造リスク製造リスクオーバーマージン組み合わせた検証が主流に 6 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

DFM のあるべき姿良くない例 1 ルールベース検証モデルベース検証製造リスクルールをパスしても NG になる可能性が高い設計手戻りが大きいそもそもルールが良くない良くない例 2 ルールベース検証モデルベース検証製造リスク理想的な例ルールベース検証モデルベース検証製造リスクルールをパスすれば大半のリスクは回避モデルベースは必要最小限に抑えるいい DFM とはモデルベース検証の必要性が薄いルールを緩和すればマージンを減らせるルールとのバランスがいいこと処理時間が現実的であること 7 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

プロセス立ち上げ期の状況ファブ歩留まりプロセスの最適化デザインルールの検討立ち上げ期試行錯誤精度最優先実チップデータ不足時間プロセス立ち上げ Ramp ファブレステクノロジ検討チップ設計課題抽出立ち上げ期の課題を早期に抽出し 3 社が補い合って取り組む EDA ベンダ基本機能開発フィードバックを受けて機能向上基本機能開発 ( 次世代 ) 8 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

Litho 検証の課題検証精度処理時間 OPC, Litho Simulationのための膨大な計算量計算量を減らすための対策対策 1: 階層的な解析処理対策 2: 差分的な解析処理対策 3: パターンマッチング対策 1: 階層的な解析処理対策 2: 差分的な解析処理対策 3: パターンマッチング処理するマスク枚数が 2 倍シングルパターニング世代 (~28nm) ダブルパターニング世代 (22nm~) さらに問題は難しく!! 11 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

ダブルパターニング世代の階層的な Litho 検証シングルパターニング世代 (~28nm) セル A ダブルパターニング世代 (22nm~) セル A セル A レベルで Litho 検証を実施マスク 1 マスク 2 セル A セル A セル A セル A 上位階層インスタンスの配置場所によってセル内のマスク分割が異なるセル A セル A セル A セル A セル A 内を除外して検証すればよい! 階層処理すれば精度問題がフラット処理すれば処理時間が 12 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

階層検証実現に向けた取り組み大規模チップ開発 - 20nm 世代テクノロジ - チップサイズ 25mm 以上 - ダブルパターニング層数 4 非常に処理時間が長いことが判明!! ツール単独での改善は困難との結論 FSL 階層検証を含め複数の処理速度改善案を提案階層検証を可能とするための仕様を仮策定ツール : LPA Litho ルール Cadence 外ファブ精度ロスなしに階層検証を可能とする制約条件を合意 LPA: Litho Physical Analyzer 13 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

階層検証実現に向けた取り組み大規模チップ開発 - 20nm 世代テクノロジ - チップサイズ 25mm 以上 - ダブルパターニング層数 4 該当チップが制約条件を満たしていることを確認 FSL 評価結果のフィードバックと最終仕様の合意階層対応 LPA ( 評価版 ) 階層対応 LPA ( 正式版 ) Litho ルール Cadence 外ファブ精度ロスなしに階層検証を可能とする制約条件を合意 LPA: Litho Physical Analyzer 14 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

階層検証導入による効果セル A,B,C を階層処理の対象に指定セル名面積配置数総面積セルA 1.88% 17 個 31.96% セルB 0.93% 7 個 6.51% セルC 1.30% 8 個 10.40% 計 48.87% フラット検証に対して処理対象面積が検証 48.87% 少なく済む測定結果 MVS 14.1 Intel Xeon CPU X5690 @ 3.47GHz * 48 CPUs チップイメージ (>25mm ) セルA セルB セルC 処理時間削減幅フラット検証 82:43:25 階層検証 44:21:45-46.4% 大幅な処理時間削減を達成 15 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

事例 1 まとめ良かった点まずは FSL からファブに対して状況と要求をインプット EDAベンダからの要求だけではファブはなかなか動かない要求はできるだけ具体的に並行して EDA ベンダとも協議を開始 Cadence R&Dと月例の電話会議トライアルとフィードバック階層間を分離するという考え方成果 FSL いち早く LPA の先進機能が利用可能に Cadence ツール製品の競争力強化 16 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

課題 1: 検証修正の難しさ CMP 判定基準高低差 < 250A OK (Cu 密度が低いと削れにくくなり表面高さは高くなる ) 頻度低 IP 1400A 1500A DRC 密度基準パス CMP 検証パス CMP 解析結果 IP 内表面高さ分布高低差 = 1500-1400 =100A (OK) 高 IP 低密度 P&R チップA IP 高密度 P&R チップB 頻度低 1400A 1500A 1700A チップ内表面高さ分布頻度高低差 = 300A (NG) 低 1350A 1550A チップ内表面高さ分布高高高低差 = 200A (OK) IP 単体では DRC,CMP 共に OK( パス ) 同じ IP でも置かれるチップによって CMP は OK だったり NG だったりする 19 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

課題 1 に対する対策案 IP- チップ間で CMP 段差が大きい段差を軽減させるには方針 A: チップの配線密度を上げる IP 高密度チップ : 低密度ファブ提供のダミー生成ルール調整の余地なし方針 B: IP の配線密度を下げる IP の面積を増やすインパクト大 IP 内の配線を間引く特性への影響太幅配線への Pillar 導入検討 20 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

Pillar の検討方針 B: IP の配線密度を下げる Pillar なし Pillar あり配線密度低下配線周囲長増大により CMP による削れが抑制 Pillar 低密度部 ( チップ領域 ) との段差が軽減 Metal Pillar なし Pillar あり CCP(Cadence CMP Predictor) 解析結果をプロット 21 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

Pillar の検討段差の傾向調査 GDS Pillar 挿入線幅決定 Pillar 形状決定 CCP で Simulation NG Layout の最適化密度 Pitch 隣接 Pillar の Shift 量配線 Edge との距離 etc. 検証 Hotspot は? DRC は? RC は? OK Layout Rule 完成解析 CCP 解析結果フィードバック Surface Height (A) 700 650 600 550 500 450 400 70% 75% 80% 85% 90% 95% Metal Density Pillar あり Pillar なし 22 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

課題 2: ルールとのバランスルール (DRC 密度基準等 ) は満たすのに CMP 検証で違反となる例が多発理想的な例ルールベース検証モデルベース検証当初ルールベース検証モデルベース検証製造リスク製造リスク本当に?? ファブと議論ルールベース検証モデルベース検証 DRC 基準の適正化 ( ルール ) を実現 CMP 検証の適正化 ( モデル ) を実現リスクの適正化バランスを是正製造リスク当初の製造リスクが悲観的すぎたことが判明 24 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

事例を通しての気づきやるべきことファブと EDA ベンダとの - 課題を共有 - 制約を認識 - 方向性の合意 - 施策に分解 - 開発作業 - 成果の刈り取り動機付け Give and Take - ニーズを補完し合う - 積極的な提案フィードバック発言力影響力先進的な取り組み - チャレンジングな目標スキルファブと EDA ベンダ両方と対応 - 直接の技術的議論 - 分業ではなく双方をカバー英語力 (?) 27 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

FSL のお客様にとってのメリット DFM = 製造性を考慮しながら設計すること製造性の良い SoC 開発がより容易に開発期間の短縮デザインルール /DFMルールの先行的な適正化リソ耐性改善 ( ) 歩留まりの早期安定化 CDNLive 2011 より最先端テクノロジに継続してコミットするために FSL は DFM の技術開発を追求していきます先端テクノロジのカスタム SoC は FSL にお任せください!! 29 Copyright 2014 FUJITSU SEMICONDUCTOR LIMITED

先端テクノロジにおけるDFM取り組み事例 ～ファブレスとEDAベンダ及び外部ファブとの関係～

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