MAX 10 高速 LVDS I/O ユーザー ガイド 更新情報 UG-M10LVDS 101 Innovation Drive San Jose, CA 95134 www.altera.com
目次 -2 目次 MAX 10 高速 LVDS I/O の概要... 1-1 アルテラ ソフト LVDS 実装の概要...1-2 MAX 10 高速 LVDS のアーキテクチャと機能... 2-1 MAX 10 LVDS チャネルのサポート... 2-1 MAX 10 LVDS SERDES I/O 規格のサポート...2-7 MAX 10 高速 LVDS 回路... 2-11 MAX 10 高速 LVDS I/O の位置... 2-12 低速領域に位置する差動 I/O ピン...2-15 MAX 10LVDS トランスミッタのデザイン... 3-1 高速 I/O トランスミッタ回路...3-1 LVDS トランスミッタのプログラマブル I/O 機能...3-1 プログラマブル プリエンファシス... 3-1 プログラマブル差動出力電圧... 3-2 LVDS トランスミッタ I/O の終端方式...3-3 エミュレーション LVDS の外部終端...3-3 Sub-LVDS トランスミッタの外部終端... 3-4 SLVS トランスミッタの外部終端...3-4 エミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタの外部終端... 3-5 LVDS トランスミッタ用 FPGA デザインの実装...3-6 トランスミッタ モードのアルテラ ソフト LVDS IP コア... 3-6 高速 I/O のタイミング バジェット...3-9 ガイドライン :LVDS トランスミッタ チャネルの配置... 3-9 ガイドライン :LVDS チャネル PLL の配置... 3-10 ガイドライン :LVDS トランスミッタ ロジックの配置... 3-10 ガイドライン :E144 パッケージ向けに LVDS プリエンファシスを有効にする...3-11 LVDS トランスミッタのデバッグとトラブルシューティング...3-11 ハードウェアのデバッグ前に RTL シミュレーションを行う... 3-11 ジオメトリ ベースと物理ベースの I/O ルール...3-11 MAX 10 LVDS レシーバのデザイン... 4-1 高速 I/O レシーバ回路...4-1 ソフト デシリアライザ... 4-1 データ リアラインメント ブロック ( ビット スリップ )...4-2
目次 -3 LVDS レシーバ I/O の終端方式...4-3 LVDS mini-lvds RSDS およびレシーバの外部終端... 4-3 SLVS レシーバの外部終端...4-3 Sub-LVDS レシーバの外部終端... 4-4 TMDS レシーバの外部終端...4-5 HiSpi レシーバの外部終端...4-5 LVPECL レシーバの外部終端...4-5 LVDS レシーバ用 FPGA デザインの実装... 4-7 レシーバ モードのアルテラ ソフト LVDS IP コア...4-7 高速 I/O のタイミング バジェット... 4-10 ガイドライン : フローティング LVDS 入力ピン...4-13 ガイドライン :LVDS レシーバ チャネルの配置... 4-13 ガイドライン :LVDS チャネル PLL の配置... 4-14 ガイドライン :LVDS レシーバ ロジックの配置... 4-14 ガイドライン :LVDS レシーバのタイミング制約... 4-14 LVDS レシーバのデバッグとトラブルシューティング...4-15 ハードウェアのデバッグ前に RTL シミュレーションを行う... 4-15 ジオメトリ ベースと物理ベースの I/O ルール...4-15 MAX 10 LVDS トランスミッタとレシーバのデザイン...5-1 トランスミッタとレシーバのインタフェース...5-1 LVDS トランスミッタとレシーバ用 FPGA デザインの実装... 5-3 LVDS トランスミッタとレシーバで PLL を共有する実装...5-3 アルテラ ソフト LVDS IP コアの初期化... 5-3 LVDS トランスミッタとレシーバのデバッグとトラブルシューティング...5-4 ハードウェアのデバッグ前に RTL シミュレーションを行う... 5-4 ジオメトリ ベースと物理ベースの I/O ルール...5-4 MAX 10 高速 LVDS ボード デザインの考慮事項... 6-1 ガイドライン : 信号品質の向上...6-1 ガイドライン : チャネル間スキューのコントロール... 6-2 レシーバ入力スキュー マージン...6-2 LVDS レシーバの RSKM レポート...6-3 ガイドライン : ボード デザイン制約の決定...6-4 ガイドライン : ボードレベル シミュレーションの実行...6-5 アルテラ ソフト LVDS IP コアの参考資料... 7-1 アルテラ ソフト LVDS のパラメータ設定...7-1 アルテラ ソフト LVDS のインタフェース信号...7-7 MAX 10 高速 LVDS I/O ユーザー ガイドのアーカイブ... A-1
目次 -4 MAX 10 高速 LVDS I/O ユーザー ガイドの改訂履歴... B-1
MAX 10 高速 LVDS I/O の概要 1 UG-M10LVDS 更新情報 MAX 10 デバイス ファミリは LVDS I/O バンクおよびアルテラ ソフト LVDS IP コアを使用して 高速 LVDS プロトコルをサポートしています 表 1-1: MAX 10 I/O バンクの LVDS I/O バッファ サポートのまとめ I/O バッファ タイプ真の LVDS 入力バッファ真の LVDS 出力バッファエミュレーション LVDS 出力バッファ I/O バンク サポートすべての I/O バンクデバイス下側の I/O バンクのみすべての I/O バンク MAX 10 の D バリアントと S バリアントで LVDS I/O 規格のサポートが異なります 詳しくは関連情報を参照してください 関連情報 2-1 ページの MAX 10 高速 LVDS のアーキテクチャと機能 MAX 10 デバイスがサポートする高速 LVDS アーキテクチャおよび機能について情報を提供します 3-1 ページの MAX 10LVDS トランスミッタのデザイン MAX 10 デバイスでアルテラ ソフト LVDS IP コアを使用する LVDS トランスミッタの実装についての情報およびガイドラインを提供します 4-1 ページの MAX 10 LVDS レシーバのデザイン MAX 10 デバイスでアルテラ ソフト LVDS IP コアを使用する LVDS レシーバの実装についての情報およびガイドラインを提供します 5-1 ページの MAX 10 LVDS トランスミッタとレシーバのデザイン同じ MAX 10 デバイス内に LVDS トランスミッタおよびレシーバの両方を実装するためのデザイン ガイドラインを提供します 7-1 ページのアルテラ ソフト LVDS IP コアの参考資料 MAX 10 デバイス向けのアルテラ ソフト LVDS IP コアのパラメータおよび信号をリストします 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 www.altera.com 101 Innovation Drive, San Jose, CA 95134
1-2 アルテラ ソフト LVDS 実装の概要 UG-M10LVDS 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされる LVDS I/O 規格およびそれぞれの MAX 10 デバイス バリアントでのサポートについてリストします 8-1 ページの MAX 10 高速 LVDS I/O ユーザー ガイドのアーカイブ前バージョンのアルテラ ソフト LVDSIP コア向けのユーザー ガイドのリストを提供します アルテラ ソフト LVDS 実装の概要 MAX 10 デバイスに LVDS アプリケーションをトランスミッタ専用 レシーバ専用 あるいはトランスミッタとレシーバの組み合わせとして実装できます 図 1-1: MAX 10 LVDS 実装の概要 Altera Soft LVDS LVDS Transmitter Implementation LVDS Receiver Implementation LVDS Transmitter and Receiver Implementation MAX 10 高速 LVDS I/O の概要
MAX 10 高速 LVDS のアーキテクチャと機能 2 UG-M10LVDS 更新情報 MAX 10 デバイスでは コア ファブリック内のレジスタおよびロジックを使用して LVDS 入出力インタフェースを実装します LVDS トランスミッタとレシーバ向けに MAX 10 デバイスは I/O エレメント (IOE) 内にあるダブル データ レート I/O(DDIO) レジスタを使用する このアーキテクチャにより レシーバの入力スキュー マージン (RSKM) またはトランスミッタのチャネル間スキュー (TCCS) に関連する性能が向上する LVDS シリアライザ / デシリアライザ (SERDES) 向けには MAX 10 デバイスはロジック エレメント (LE) レジスタを使用する 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされる LVDS I/O 規格およびそれぞれの MAX 10 デバイス バリアントでのサポートについてリストします MAX 10 LVDS チャネルのサポート LVDS チャネルを各 MAX 10 デバイスで使用できます MAX 10 デバイス内の全ての I/O バンクで真の LVDS 入力バッファとエミュレーション LVDS 出力バッファをサポートしています ただし 真の LVDS 出力バッファはデバイス下側の I/O バンクでのみサポートしています 表 2-1: MAX 10 デバイスの LVDS バッファ 以下の表に デバイスの側面にある各 I/O バンクにおける LVDS バッファのサポートを示します 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 www.altera.com 101 Innovation Drive, San Jose, CA 95134
2-2 MAX 10 LVDS チャネルのサポート UG-M10LVDS 製品ラインパッケージ位置 10M02 V36 M153 U169 U324 E144 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 0 1 1 右側 0 3 3 左側 0 3 3 下側 3 3 3 上側 0 12 12 右側 0 12 12 左側 0 12 12 下側 9 13 13 上側 0 12 12 右側 0 17 17 左側 0 15 15 下側 9 14 14 上側 0 13 13 右側 0 24 24 左側 0 20 20 下側 9 16 16 上側 0 10 10 右側 0 12 12 左側 0 11 11 下側 7 12 12 MAX 10 高速 LVDS のアーキテクチャと機能
UG-M10LVDS MAX 10 LVDS チャネルのサポート 2-3 製品ラインパッケージ位置 10M04 M153 U169 U324 F256 E144 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 0 12 12 右側 0 12 12 左側 0 12 12 下側 9 13 13 上側 0 12 12 右側 0 17 17 左側 0 15 15 下側 9 14 14 上側 0 27 27 右側 0 31 31 左側 0 28 28 下側 15 28 28 上側 0 19 19 右側 0 22 22 左側 0 19 19 下側 13 20 20 上側 0 8 8 右側 0 12 12 左側 0 11 11 下側 10 10 10 MAX 10 高速 LVDS のアーキテクチャと機能
2-4 MAX 10 LVDS チャネルのサポート UG-M10LVDS 製品ラインパッケージ位置 10M08 V81 M153 U169 U324 F256 E144 F484 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 0 5 5 右側 0 7 7 左側 0 6 6 下側 7 7 7 上側 0 12 12 右側 0 12 12 左側 0 12 12 下側 9 13 13 上側 0 12 12 右側 0 17 17 左側 0 15 15 下側 9 14 14 上側 0 27 27 右側 0 31 31 左側 0 28 28 下側 15 28 28 上側 0 19 19 右側 0 22 22 左側 0 19 19 下側 13 20 20 上側 0 8 8 右側 0 12 12 左側 0 11 11 下側 10 10 10 上側 0 27 27 右側 0 33 33 左側 0 28 28 下側 15 28 28 MAX 10 高速 LVDS のアーキテクチャと機能
UG-M10LVDS MAX 10 LVDS チャネルのサポート 2-5 製品ラインパッケージ位置 10M16 U169 U324 F256 E144 F484 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 0 12 12 右側 0 17 17 左側 0 15 15 下側 9 14 14 上側 0 27 27 右側 0 31 31 左側 0 28 28 下側 15 28 28 上側 0 19 19 右側 0 22 22 左側 0 19 19 下側 13 20 20 上側 0 8 8 右側 0 12 12 左側 0 11 11 下側 10 10 10 上側 0 39 39 右側 0 38 38 左側 0 32 32 下側 22 42 42 MAX 10 高速 LVDS のアーキテクチャと機能
2-6 MAX 10 LVDS チャネルのサポート UG-M10LVDS 製品ラインパッケージ位置 10M25 10M40 F256 E144 F484 F256 E144 F484 F672 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 0 19 19 右側 0 22 22 左側 0 19 19 下側 13 20 20 上側 0 8 8 右側 0 12 12 左側 0 11 11 下側 10 10 10 上側 0 41 41 右側 0 48 48 左側 0 36 36 下側 24 46 46 上側 0 19 19 右側 0 22 22 左側 0 19 19 下側 13 20 20 上側 0 9 9 右側 0 12 12 左側 0 11 11 下側 10 10 10 上側 0 41 41 右側 0 48 48 左側 0 36 36 下側 24 46 46 上側 0 53 53 右側 0 70 70 左側 0 60 60 下側 30 58 58 MAX 10 高速 LVDS のアーキテクチャと機能
UG-M10LVDS MAX 10 LVDS SERDES I/O 規格のサポート 2-7 製品ラインパッケージ位置 10M50 F256 E144 F484 F672 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 0 19 19 右側 0 22 22 左側 0 19 19 下側 13 20 20 上側 0 9 9 右側 0 12 12 左側 0 11 11 下側 10 10 10 上側 0 41 41 右側 0 48 48 左側 0 36 36 下側 24 46 46 上側 0 53 53 右側 0 70 70 左側 0 60 60 下側 30 58 58 MAX 10 LVDS SERDES I/O 規格のサポート MAX 10 の D バリアントと S バリアントでは サポートされる LVDS I/O 規格が異なります MAX 10 デバイス内の全ての I/O バンクで 真の LVDS 入力バッファとエミュレーション LVDS 出力バッファをサポートしています ただし 真の LVDS 出力バッファはデバイス下側の I/O バンクでのみサポートしています 表 2-2: MAX 10 LVDS I/O 規格のサポート シングル電源の MAX 10 デバイスとデュアル電源の MAX 10 デバイスでは サポートされる I/O 規格が異なります シングル電源およびデュアル電源のデバイスについて 詳しくは Device Overview を参照してください MAX 10 高速 LVDS のアーキテクチャと機能
2-8 MAX 10 LVDS SERDES I/O 規格のサポート UG-M10LVDS I/O 規格 I/O バンク TX RX MAX 10 デバイス サポート デュアル電源デバイス シングル電源デバイス 備考 真の LVDS すべて 下側の バンク のみ 使用可使用可使用可 全ての I/O バッファで真の LVDS 入力バッファがサポートされる 下側の I/O バンクでのみ真の LVDS 出力バッファがサポートされる エミュレーション LVDS( 抵抗 x 3) すべて 使用可 使用可 使用可 全ての I/O バッファでエミュレーション LVDS 出力バッファがサポートされる 真の RSDS 下側使用可 使用可使用可 エミュレーション RSDS( 抵抗 x 1) すべて使用可 使用可 全ての I/O バッファでエミュレーション RSDS 出力バッファがサポートされる エミュレーション RSDS( 抵抗 x 3) すべて 使用可 使用可 使用可 全ての I/O バッファでエミュレーション RSDS 出力バッファがサポートされる 真の Mini-LVDS 下側使用可 使用可 エミュレーション Mini-LVDS ( 抵抗 x 3) すべて使用可 使用可 全ての I/O バッファでエミュレーション Mini- LVDS 出力バッファがサポートされる PPDS 下側使用可 使用可 エミュレーション PPDS( 抵抗 x 3) すべて使用可 使用可 MAX 10 高速 LVDS のアーキテクチャと機能
UG-M10LVDS MAX 10 LVDS SERDES I/O 規格のサポート 2-9 I/O 規格 I/O バンク TX RX MAX 10 デバイス サポート デュアル電源デバイス シングル電源デバイス 備考 Bus LVDS すべて使用可使用可使用可使用可 Bus LVDS(BLVDS) 出力は 2 つのシングル エンド出力を 2 番目の出力が反転するようにプログラミングして使用する BLVDS 入力は LVDS の入力バッファを使用する BLVDS 出力はトライ ステートにできる LVPECL すべて 使用可 使用可 使用可 兼用クロック入力ピンで のみサポートされる TMDS すべて 使用可使用可 外部終端が必要だが V REF は不要 3.3 V TMDS 入力をサポートするには外部レベル シフタが必要 このレベル シフタは MAX 10 入力バッファに接続される前に TMDS 信号を AC 結合から DC 結合に変換する必要がある TMDS レシーバ サポートでは専用 2.5 V LVDS 入力バッファを使用する MAX 10 高速 LVDS のアーキテクチャと機能
2-10 MAX 10 LVDS SERDES I/O 規格のサポート UG-M10LVDS I/O 規格 I/O バンク TX RX MAX 10 デバイス サポート デュアル電源デバイス シングル電源デバイス 備考 Sub-LVDS すべて使用可使用可使用可 トランスミッタは エミュレーションした 1.8 V 差動信号を出力として使用するエミュレーション Sub-LVDS のみをサポートする 外部出力終端が必要 V REF は不要 Sub-LVDS レシーバ サポートでは専用 2.5 V LVDS 入力バッファを使用する SLVS すべて使用可使用可使用可 SLVS トランスミッタ サポートではエミュレーション LVDS 出力を使用する 外部終端が必要だが V REF は不要 SLVS レシーバ サポートでは専用 2.5 V LVDS 入力バッファを使用する HiSpi すべて 使用可使用可 HiSpi は単方向 I/O 規格なので入力のみがサポートされる 外部終端が必要だが V REF は不要 HiSpi レシーバ サポートでは専用 2.5 V LVDS 入力バッファを使用する 関連情報 MAX 10 FPGA Device Overview 3-3 ページのエミュレーション LVDS の外部終端 MAX 10 高速 LVDS のアーキテクチャと機能
UG-M10LVDS MAX 10 高速 LVDS 回路 2-11 3-5 ページのエミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタの外部終端 4-5 ページの TMDS レシーバの外部終端 3-4 ページの Sub-LVDS トランスミッタの外部終端 4-4 ページの Sub-LVDS レシーバの外部終端 3-4 ページの SLVS トランスミッタの外部終端 4-3 ページの SLVS レシーバの外部終端 4-5 ページの HiSpi レシーバの外部終端 MAX 10 高速 LVDS 回路 LVDS ソリューションは MAX 10 デバイスの I/O エレメントとレジスタを使用します アルテラ ソフト LVDS IP コアは コア ロジックにシリアライザとデシリアライザをソフト SERDES ブロックとして実装します MAX 10 デバイスは専用のシリアライゼーションまたはデシリアライゼーション回路を備えていません デバイスへの高速差動インタフェース実装には I/O ピンおよびコア ファブリックを使用する MAX 10 ソリューションは送受信データのシリアル - パラレルおよびパラレル - シリアル変換を行うためにシフト レジスタ 内部 PLL I/O エレメントを使用する Quartus Prime ソフトウェアはコア ファブリックに自動的に SERDES を構築するためにアルテラ ソフト LVDS IP コアのパラメータ設定を使用する MAX 10 高速 LVDS のアーキテクチャと機能
+ 2-12 MAX 10 高速 LVDS I/O の位置 UG-M10LVDS 図 2-1: ソフト LVDS SERDES 以下に ソフト LVDS SERDES 回路のトランスミッタとレシーバ およびトランシーバ パスとレシーバ パスのインタフェース信号を含むブロック図を示します 10 bits maximum data width tx_in tx_coreclock FPGA Fabric rx_out rx_outclock 10 10 ALTERA_SOFT_LVDS tx_in tx_out inclock ALTERA_SOFT_LVDS rx_out rx_in inclock C0 C1 C0 C1 LVDS Transmitter LVDS Receiver + tx_out rx_in C0 C1 ALTPLL inclock areset rx_inclock / tx_inclock pll_areset 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタについて詳しい情報を提供します MAX 10 高速 LVDS I/O の位置 MAX 10 デバイスの I/O バンクでは 全ての I/O バンクで真の LVDS 入力とエミュレーション LVDS 出力をサポートしています また デバイス下側の I/O バンクでのみ真の LVDS 出力をサポートしています MAX 10 高速 LVDS のアーキテクチャと機能
UG-M10LVDS MAX 10 高速 LVDS I/O の位置 2-13 図 2-2: 10M02 デバイスの I/O バンクでの LVDS サポート 以下はシリコン ダイの概略図です 各バンクに実際のバンク番号を示しています LVPECL は バンク 2 と 6 でのみサポートしています 8 1 6 2 5 3 LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi TX RX MAX 10 高速 LVDS のアーキテクチャと機能
2-14 MAX 10 高速 LVDS I/O の位置 図 2-3: 10M04 および 10M08 デバイスの I/O バンクでの LVDS サポート UG-M10LVDS 以下はシリコン ダイの概略図です 各バンクに実際のバンク番号を示しています LVPECL は バンク 2 と 6 でのみサポートしています 8 7 1A 6 1B 2 5 3 4 LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi TX RX MAX 10 高速 LVDS のアーキテクチャと機能
UG-M10LVDS 低速領域に位置する差動 I/O ピン 2-15 図 2-4: 10M16 10M25 10M40 10M50 デバイスの I/O バンクでの LVDS サポート 以下はシリコン ダイの概略図です 各バンクに実際のバンク番号を示しています LVPECL は バンク 2 3 6 8 でのみサポートしています 8 7 1A 6 1B 2 3 4 5 OCT LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi TX RX 関連情報 PLL Specifications MAX 10 デバイス向けの PLL 性能について詳しい情報を提供します High-Speed I/O Specifications MAX 10 デバイスでのさまざまなデータ幅向けに最小および最大データ レートを提供します 低速領域に位置する差動 I/O ピン 一部の差動 I/O ピンは MAX 10 デバイスの低速領域に配置されています ユーザーが低速領域に配置した コンフィギュレーション ピンを除く各 I/O ピンに対して Quartus Prime ソフトウェアが Informational Warning メッセージを表示する 低速 I/O ピンを見分けるには デバイスの Pin-Out File を参照する 低速 I/O ピンの性能情報は Device Datasheet を参照する 関連情報 MAX 10 Device Pin-Out Files 各 MAX 10 向けにピンアウト ファイルを提供します MAX 10 高速 LVDS のアーキテクチャと機能
2-16 低速領域に位置する差動 I/O ピン MAX 10 Device Datasheet MAX 10 I/O Banks Locations, MAX 10 General Purpose I/O User Guide 高速および低速の I/O バンクの位置を確認することができます UG-M10LVDS MAX 10 高速 LVDS のアーキテクチャと機能
MAX 10LVDS トランスミッタのデザイン 3 UG-M10LVDS 更新情報 MAX 10 LVDS ソリューションを使用して トランスミッタ専用アプリケーションを実装することができます アルテラ ソフト LVDS IP コアを使用して ソフト SERDES 回路をインスタンス化します ソフト SERDES 回路はクロックおよび差動 I/O ピンとともに動作し 高速差動トランスミッタ回路を作成します 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされる LVDS I/O 規格およびそれぞれの MAX 10 デバイス バリアントでのサポートについてリストします 高速 I/O トランスミッタ回路 LVDS トランスミッタ回路は MAX 10 デバイスの I/O エレメントとレジスタを使用します アルテラ ソフト LVDS IP コアは コア ロジックにシリアライザをソフト SERDES ブロックとして実装します 関連情報 2-11 ページの MAX 10 高速 LVDS 回路 LVDS トランスミッタのプログラマブル I/O 機能 MAX 10 デバイスの I/O バッファおよびピンの機能のいくつかは デザイン要件に応じてプログラミングが可能です 高速 LVDS トランスミッタ アプリケーション向けに プリエンファシス設定をプログラミングできます プログラマブル プリエンファシス 高速伝送信号の出力電流は 差動出力電圧 (V OD ) 設定およびドライバの出力インピーダンスにより制限されます 高い周波数では 次のエッジの前にフル レベルの V OD に達するためにスルー レートの速度が十分ではないことがあり これがパターン依存ジッタを生じさせます プリエンファシスは スイッチング時に出力電圧を瞬間的に増幅し 出力スルー レートを向上します 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 www.altera.com 101 Innovation Drive, San Jose, CA 95134
3-2 プログラマブル差動出力電圧 UG-M10LVDS プリエンファシスは 出力信号の高周波数成分の振幅を増幅させます この増幅により伝送ラインにおける周波数依存の減衰を補償します 余剰の電流によるオーバーシュートは ステート スイッチングの遷移中にのみ生じます このオーバーシュートは信号の反射によるオーバーシュートとは異なり 出力スルー レートを高めますがリンギングはしません 必要なプリエンファシスの量は 伝送ラインにおける高周波数成分の減衰に依存します 図 3-1: プログラマブル プリエンファシスを用いた LVDS 出力 OUT Voltage boost from pre-emphasis V P V OD OUT V P Differential output voltage (peak peak) 表 3-1: プログラマブル プリエンファシス向け Quartus Prime ソフトウェアのアサインメント フィールド To Assignment name Allowed values アサインメント tx_out Programmable Pre-emphasis 0( 無効 ) 1( 有効 ) デフォルトは 1 です プログラマブル差動出力電圧 プログラマブル V OD 設定により出力のアイ開口を調整し トレース長と消費電力を最適化することができます 強い V OD スイングはレシーバ端における電圧マージンを改善し 低い V OD スイングは消費電力を削減します MAX 10LVDS トランスミッタのデザイン
UG-M10LVDS LVDS トランスミッタ I/O の終端方式 3-3 図 3-2: 差動 V OD 以下の図に 差動 LVDS 出力の V OD を示します Single-Ended Waveform Positive Channel (p) V CM V OD Negative Channel (n) Ground Differential Waveform V OD (diff peak - peak) = 2 x V OD (single-ended) V OD V OD p - n = 0 V 差動信号の V OD は Quartus Prime ソフトウェアの Assignment Editor で V OD 設定を変更することによって静的に調整できます 表 3-2: Quartus Prime ソフトウェア Assignment Editor プログラマブル V OD フィールド アサインメント To tx_out Assignment name Programmable Differential Output Voltage (V OD ) Allowed values 0( 低 ) 1( 中 ) 2( 高 ) デフォルトは 2 です LVDS トランスミッタ I/O の終端方式 MAX 10 デバイスのトランスミッタ アプリケーションでは 外部終端が必要な I/O 規格がいくつかあります エミュレーション LVDS の外部終端 エミュレーション LVDS トランスミッタ向けには 抵抗を 3 つ使用する外部終端方式が必要です MAX 10LVDS トランスミッタのデザイン
3-4 Sub-LVDS トランスミッタの外部終端 図 3-3: エミュレーション LVDS トランスミッタの外部終端 この図では R S = 120 Ω R P = 170 Ω です UG-M10LVDS RS 50 Ω RP 100 Ω RS 50 Ω Emulated LVDS on FPGA LVDS peer Sub-LVDS トランスミッタの外部終端 Sub-LVDS トランスミッタ向けには 抵抗を 3 つ使用する外部終端方式が必要です 図 3-4: Sub-LVDS トランスミッタの外部終端 1.8 V Z 0 = 50 Ω TX 267 Ω 121 Ω 100 Ω RX Z 0 = 50 Ω 267 Ω Sub-LVDS on FPGA Sub-LVDS peer SLVS トランスミッタの外部終端 SLVS トランスミッタ向けには 抵抗を 3 つ使用する外部終端方式が必要です MAX 10LVDS トランスミッタのデザイン
UG-M10LVDS エミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタの外部終端図 3-5: SLVS トランスミッタの外部終端 3-5 2.5 V 2.5 V 221 Ω 15 Ω TX Z 0 = 50 Ω 48.7 Ω 100 Ω RX Z 0 = 50 Ω 221 Ω 48.7 Ω 15 Ω SLVS on FPGA 2.5 V SLVS peer エミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタの外部終端 エミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタ向けには 抵抗を 3 つ使用する外部終端方式が必要です エミュレーション PPDS トランスミッタ向けには抵抗を 1 つ使用する外部終端も使用できます 図 3-6: エミレーション RSDS Mini-LVDS または PPDS トランスミッタの外部終端 この図では R S = 120 Ω R P = 170 Ω です RS 50 Ω RP 100 Ω RS 50 Ω Emulated RSDS, Mini-LVDS, or PPDS on FPGA RSDS, Mini-LVDS, or PPDS peer MAX 10LVDS トランスミッタのデザイン
3-6 LVDS トランスミッタ用 FPGA デザインの実装 図 3-7: エミュレーション RSDS トランスミッタ向けの抵抗 1 つの外部終端 UG-M10LVDS 50 Ω 100 Ω 100 Ω 50 Ω Emulated RSDS on FPGA RSDS peer LVDS トランスミッタ用 FPGA デザインの実装 MAX 10 デバイスでは 高速 I/O インタフェースをサポートするためにソフト SERDES アーキテクチャを使用しています Quartus Prime ソフトウェアが アルテラ ソフト LVDS IP コアを使用してコア ファブリックに SERDES 回路を作成します タイミング性能を向上させ SERDES をサポートするために MAX 10 デバイスではコア ファブリックの I/O レジスタと LE レジスタを使用します トランスミッタ モードのアルテラ ソフト LVDS IP コア Quartus Prime ソフトウェアで アルテラ ソフト LVDSIP コアを使用して高速トランスミッタ インタフェースをデザインすることができます この IP コアは 高速 I/O インタフェースを作成するために MAX 10 デバイス内のリソースを最も有利に活用します デザイン要件に応じてシリアライザをカスタマイズするためにアルテラ ソフト LVDS パラメータ エディタを使用可能 アルテラ ソフト LVDS IP コアを使用して作成された高速 I/O インタフェースは 常にパラレル データの最上位ビット (MSB) から先に送信する 関連情報 7-1 ページのアルテラ ソフト LVDS のパラメータ設定 Introduction to Altera IP Cores すべてのアルテラ IP コアについて パラメータ化 アップグレード IP のシミュレーションといった基本的な情報を提供します Creating Version-Independent IP and Qsys Simulation Scripts ソフトウェアあるいは IP のバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション スクリプトの作成について詳しい情報を提供します MAX 10LVDS トランスミッタのデザイン
UG-M10LVDS アルテラ ソフト LVDS IP コアでの PLL ソースの選択 3-7 Project Management Best Practices プロジェクトおよび IP ファイルの効果的な管理および移植性のためのガイドラインを提供します アルテラ ソフト LVDS IP コアでの PLL ソースの選択アルテラ ソフト LVDS IP コアを 内部 PLL または外部 PLL と併せてインスタンス化することにより LVDS インタフェース コンポーネントを作成できます 内部 PLL を使用するアルテラ ソフト LVDS IP コアのインスタンス化アルテラ ソフト LVDS IP コアを SERDES コンポーネントを構築し PLL を内部にインスタンス化するように設定できます この手法を使用するには PLL Settings タブの Use external PLL オプションをオフにし PLL Settings タブおよび Transmitter Settings タブで必要な設定をセットする アルテラ ソフト LVDS IP コアは PLL を LVDS ブロックに統合する この手法の欠点は この PLL をこの LVDS インタフェース向けにしか使用できないこと 外部 PLL を使用するアルテラ ソフト LVDS IP コアのインスタンス化アルテラ ソフト LVDS IP コアは SERDES コンポーネントだけを構築し 外部 PLL ソースを使用するように設定可能です この手法を使用するには PLL Settings タブの Use external PLL オプションをオンにする 通知が表示されるパネルにリストされているとおりに入力ポートに必要なクロック設定を行う ALTPLL IP コアを使用して 独自のクロック ソースを作成できる PLL の使用方法をコアの他の機能とあわせて最適化するためにこの手法を使用する 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタについて詳しい情報を提供します MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタについて詳しい情報を提供します ガイドライン : 外部 PLL を使用する LVDS TX インタフェース Use External PLL オプションを用いるアルテラ ソフト LVDSIP コアをインスタンス化することができます 外部 PLL を使用することにより PLL 設定を制御できます たとえば 多様なデータ レートと動的な位相シフトをサポートするために PLL を動的にリコンフィギュレーションできます このオプションを用いるためには ALTPLLIP コアをインスタンス化して さまざまなクロック信号を生成する必要があります アルテラ ソフト LVDS のトランスミッタ向けに Use External PLL オプションをオンにした場合 ALTPLLIP コアからの以下の信号が必要になります アルテラ ソフト LVDS トランスミッタの tx_inclock ポートへのシリアル クロッ入力 FPGA ファブリックのトランスミッタ ロジックをクロック駆動するために使用する tx_syncclock ポートに接続されているパラレル クロック MAX 10LVDS トランスミッタのデザイン
3-8 アルテラ ソフト LVDS トランスミッタに用いる ALTPLL 信号インタフェース UG-M10LVDS 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタについて詳しい情報を提供します アルテラ ソフト LVDS トランスミッタに用いる ALTPLL 信号インタフェース LVDS インタフェース クロックを生成するために あらゆる PLL 出力クロック ポートを選択できます ALTPLL トランスミッタの外部 PLL ソースとしてアルテラ ソフト LVDS IP コアを使用する場合は ソース シンクロナス コンペンセーション モードを使用します 表 3-3: ALTPLL とアルテラ ソフト LVDS トランスミッタの間の信号インタフェースの例 ALTPLL IP コアより アルテラ ソフト LVDS トランスミッタへ 高速クロック出力 (c0) tx_inclock 高速クロック出力 (c0) は アルテラ ソフト LVDS トランスミッタの tx_inclock のみ駆動できます 低速クロック出力 (c1) tx_syncclock アルテラ ソフト LVDS のトランスミッタ向けに外部 PLL クロックのパラメータを決定する ALTPLL IP コアのトランスミッタ向けにアルテラ ソフト LVDS IP コア クロックのパラメータを決定するために デザインで以下の手順を実行します 1. 内部 PLL を使用するアルテラ ソフト LVDSIP コアのトランスミッタをインスタンス化します 2. デザインを TimeQuest タイミング解析までコンパイルします 3. Compilation Report ウィンドウの Table of Contents セクションで TimeQuest Timing Analyzer > Clocks に移動します 4. アルテラ ソフト LVDS IP コア トランスミッタの内部 PLL に使用されるクロック パラメ ータを書きとめておきます クロックのリストの clk0 が高速クロックです 図 3-8: アルテラ ソフト LVDS トランスミッタのクロック パラメータの例 MAX 10LVDS トランスミッタのデザイン
UG-M10LVDS アルテラ ソフト LVDS IP コアの初期化 3-9 上記の手順で書きとめておいたパラメータで ALTPLL 出力クロックをコンフィギュレーションし 適切なアルテラ ソフト LVDS クロック入力ポートにクロック出力を接続します アルテラ ソフト LVDS IP コアの初期化 PLL は アルテラ ソフト LVDS IP コアがデータ転送向け SERDES ブロックを実装する前にリファレンス クロックにロックします デバイスの初期化時に PLL はリファレンス クロックへのロックを開始し ロックを達成するとユーザー モード時に動作可能になります クロックのリファレンスが安定していなければ PLL 出力クロックの位相シフトに乱れが生じます この位相シフトの乱れが 高速 LVDS ドメインと低速パラレル ドメイン間のデータ転送の不具合や破損の原因になります データの破損を避けるために アルテラ ソフト LVDS IP コアの初期化時に以下のステップを実行します 1. pll_areset 信号を少なくとも 10 ns 以上アサートします 2. 10 ns 以上経過してから pll_areset 信号をディアサートします 3. PLL ロックが安定するまで待機します PLL ロック ポートがアサートし 安定すると SERDES ブロックの動作準備が整います 高速 I/O のタイミング バジェット LVDS I/O 規格は データの高速伝送を可能にし システム全体の性能向上を実現します 高速のシステム性能を活用するには この高速信号のタイミングを解析する必要があります 差動ブロックのタイミング解析は 従来の同期タイミング解析手法とは異なります ソース シンクロナス タイミング解析は クロック - 出力のセットアップ時間ではなく データとクロック信号間のスキューに基づきます 高速差動データ伝送には IC ベンダによって提供されるタイミング パラメータを使用する必要があり ボード スキュー ケーブル スキュー およびクロック ジッタによる強い影響を受けます トランスミッタのチャネル間スキューレシーバ入力スキュー マージン (RSKM) の計算には トランスミッタのチャネル間スキュー (TCCS) を使用します TCCS は ソース シンクロナス差動インタフェースの MAX 10 トランスミッタに基づいた重要なパラメータです TCCS 値は Device Datasheet で入手可能です 関連情報 MAX 10 Device Datasheet ガイドライン :LVDS トランスミッタ チャネルの配置 V CCIO 電源で許容ノイズ レベルを維持するには 差動パッドに対するシングル エンド I/O ピンの配置に関する制約に従う必要があります アルテラは Quartus Prime デザインを作成し デバイスの I/O 割り当てを指定し デザインをコンパイルしてピン配置の妥当性を確認することを推奨しています Quartus Prime ソフトウェアは デバイスの正常動作を確保するために I/O 割り当ておよび配置ルールを基準にピン接続を検証します Quartus Prime の Pin Planner Package ビューを使用すると 差動 I/O 割り当ての計画が簡単になります MAX 10LVDS トランスミッタのデザイン
3-10 ガイドライン :LVDS チャネル PLL の配置 View メニューで Show Differential Pin Pair Connections をクリックし 差動ピン ペアをハイライト表示する 差動ピン ペアは赤い線で結び付けられている 差動ピンに関しては 割り当てが必要なのは正のピンへの信号のみ Quartus Prime ソフトウェアは 正のピンが差動 I/O 規格に割り当てられると自動的に負のピンへの割り当てを行う MAX 10 デバイスでは 各差動ピン ペアの配線を一致させています したがって 正と負のピン間のスキューは最小です 差動ペアの両方のピンの内部配線は ピンが隣接していない場合でも一致しています MAX 10 は x18 バンドル モードをサポートしています スキューを制御するためには 同じバンドル内の全ての LVDS チャネルを隣り合わせに配置し また チャネルが I/O バンクをクロスしないようにします スキューを最小に 性能を最大にするために PCB デザインでパッケージ スキューを補償することを推奨します ガイドライン :LVDS チャネル PLL の配置 UG-M10LVDS MAX 10 デバイスの各 PLL は PLL と同じ側にある I/O バンク内の LVDS チャネルのみを駆動できます 表 3-4: MAX 10 デバイスで I/O バンクの駆動に使用可能な PLL の例 I/O バンクの位置 入力 refclk GCLK mux 使用可能な PLL 左側 左側 左側 左上または左下 下側 下側 下側 左下または右下 右側 右側 右側 右上または右下 上側 上側 上側 左上または右上 ガイドライン :LVDS トランスミッタ ロジックの配置 Quartus Prime ソフトウェアは タイミング要件を満たすように SERDES ロジックの配置を自動的に最適化します このため ユーザーがアルテラ ソフト LVDSIP コア ロジックで配置の制約を行う必要がありません Quartus Prime Fitter の性能を向上させるには デバイスのフロアプランに LogicLock 領域を作成し トランスミッタ SERDES ロジックの配置を制限します TCCS パラメータは 同じサイドに配置された差動 I/O バンク全体に対してデータシートの仕様のように保証されている この保証は トランスミッタの SERDES ロジックが出力ピンに隣接する LAB に配置されている場合に適用される TCCS 性能を向上させるために トランスミッタ SERDES ロジックをデータ出力ピンとクロック出力ピンに隣接する LAB に制限する 関連情報 Quartus Prime Incremental Compilation for Hierarchical and Team-Based Design chapter, Volume 1: Design and Synthesis, Quartus Prime Handbook LogicLock ロケーション アサインメントによるデザイン フロアプランの作成について段階ごとの手順を提供します MAX 10LVDS トランスミッタのデザイン
UG-M10LVDS ガイドライン :E144 パッケージ向けに LVDS プリエンファシスを有効にする 3-11 ガイドライン :E144 パッケージ向けに LVDS プリエンファシスを有効にする アルテラは E144 パッケージの MAX 10 デバイスでは 最良のシグナル インテグリティ (SI) 性能を得るために LVDS プリエンファシスを有効にすることを推奨します プリエンファシスを有効にしないと デバイスで引き起こされる可能性がある望ましくない SI 状態により LVDS のアイの高さが影響を受けます LVDS トランスミッタのデバッグとトラブルシューティング FPGA プロトタイプを使用したボードレベルの検証により LVDS インタフェース性能に関して役立つ情報を得ることができます ボードレベルの検証の主要な目的は FPGA の機能をエンド システムで検証することにありますが 手順を追加することによりマージンについて調べることが可能になります オシロスコープを使用してマージンについて調べることにより 予測されるデータ有効ウィンドウのサイズ ならびに I/O インタフェースのセットアップおよびホールド マージンを検証することができます アルテラの SignalTap II ロジック アナライザを使用してシステム レベルの検証を行い デザイン ターゲットに対するシステムの相関を確認することもできます 関連情報 In-System Debugging Using External Logic Analyzers chapter, Volume 3: Verification, Quartus Prime Handbook ハードウェアのデバッグ前に RTL シミュレーションを行う アルテラは ハードウェアでデバッグを行う前に RTL シミュレーションを行うことを推奨します RTL シミュレーションの活用により 実際のハードウェアをテストする前にコードの機能性を確認できます たとえば RTL シミュレーションを使用して リモート トランスミッタからトレーニング パターンを送信した際の LVDS レシーバのビット スリップ メカニズムの機能を検証することができます ジオメトリ ベースと物理ベースの I/O ルール LVDS に関する I/O 配置のルールについて考慮する必要があります Quartus Prime ソフトウェアは I/O 配置のルールに違反があるとクリティカル ワーニングやエラー メッセージを表示します 詳しくは 関連情報を参照してください 関連情報 MAX 10 General Purpose I/O User Guide MAX 10LVDS トランスミッタのデザイン
MAX 10 LVDS レシーバのデザイン 4 UG-M10LVDS 更新情報 MAX 10 LVDS ソリューションを使用して レシーバ専用アプリケーションを実装することができます アルテラ ソフト LVDS IP コアを使用して ソフト SERDES 回路をインスタンス化します ソフト SERDES 回路はクロックおよび差動 I/O ピンとともに動作し 高速差動レシーバ回路を作成します 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされる LVDS I/O 規格およびそれぞれの MAX 10 デバイス バリアントでのサポートについてリストします 高速 I/O レシーバ回路 LVDS レシーバ回路は MAX 10 デバイスの I/O エレメントとレジスタを使用します デシリアライザは コア ロジックにソフト SERDES ブロックとして実装されます レシーバ モードでは 差動レシーバのデータパスで以下のブロックが使用可能です デシリアライザ データ リアラインメント ブロック ( ビット スリップ ) 関連情報 2-11 ページの MAX 10 高速 LVDS 回路 ソフト デシリアライザ ソフト デシリアライザは デシリアライゼーション ファクタに基づいて 1 ビットのシリアル データ ストリームをパラレル データ ストリームに変換します 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 www.altera.com 101 Innovation Drive, San Jose, CA 95134
4-2 データ リアラインメント ブロック ( ビット スリップ ) UG-M10LVDS 図 4-1: LVDS x8 デシリアライザの波形 RX_IN 7 6 5 4 3 2 1 0 a b c d e f g h A B C D E F G H X X X X X X X X FCLK RX_OUT[9:0] XXXXXXXX 76543210 abcdefgh ABCDEFGH 信号 rx_in fclk loaden rx_out[9:0] 説明 アルテラ ソフト LVDS チャネルに入力される LVDS データ ストリーム レシーバに使用されるクロック アルテラ ソフト LVDS IP コアによって生成されるデシリアライゼーション向けの信号をイネーブルする デシリアライゼーションされた信号 データ リアラインメント ブロック ( ビット スリップ ) 送信されたデータ内のスキューおよび送信リンクによって追加されたスキューにより 受信したシリアル データ ストリームにチャネル間スキューが生じます チャネル間スキューを補償し 各チャネルに正しい受信ワード境界を確立するために 各レシーバ チャネルにはデータ リアライメント回路が含まれています データ リアライメント回路は シリアル ストリームにビット レイテンシを挿入することにより データを再アライメントします データを手動でアラインメントするには データ リアライメント回路を使用して RxFCLK での 1 サイクルのレイテンシを挿入します データ リアライメント回路は RX_DATA_ALIGN のパルスごとにデータを 1 ビットスリップします データがアラインメントされているかを確認する前に コア クロックで 2 サイクル以上待機する必要があります 破損したデータのパージに少なくともコア クロックでの 2 サイクルを必要とするために この待機時間が必要になります オプションの RX_CHANNEL_DATA_ALIGN ポートは 内部ロジックから独立して各レシーバのビット挿入を制御します データは RX_CHANNEL_DATA_ALIGN の立ち上がりエッジで 1 ビットスリップします RX_CHANNEL_DATA_ALIGN 信号には以下の要件があります 最小パルス幅は ロジック アレイのパラレル クロックでの 1 周期である パルス間の最小 Low 時間は パラレル クロックでの 1 周期である 信号はエッジ トリガである 有効なデータは RX_CHANNEL_DATA_ALIGN の立ち上がりエッジからパラレル クロックでの 2 サイクルが経過した後に得られる MAX 10 LVDS レシーバのデザイン
UG-M10LVDS LVDS レシーバ I/O の終端方式 4-3 図 4-2: データ リアラインメントのタイミング 以下の図に デシリアライゼーション ファクタを 4 に設定した状態での 1 ビット スリップ パルスの後のレシーバ出力 (RX_OUT) を示します rx_inclock rx_in rx_outclock rx_channel_data_align rx_out 3 2 1 0 3 2 1 0 3 2 1 0 3210 321x xx21 0321 LVDS レシーバ I/O の終端方式 信号品質を向上し 伝送経路およびドライバとのインピーダンス マッチングを保障するために すべての LVDS レシーバ チャネルに終端処理が求められます LVDS mini-lvds RSDS およびレシーバの外部終端 LVDS mini-lvds または RSDS のレシーバ向けには 抵抗を 1 つ用いる外部終端方式が必要です 図 4-3: LVDSI/O 規格の外部終端 50 Ω TX 100 Ω RX 50 Ω Differential Outputs Differential Inputs SLVS レシーバの外部終端 SLVS レシーバ向けには 抵抗を 1 つ使用する外部終端方式が必要です MAX 10 LVDS レシーバのデザイン
4-4 Sub-LVDS レシーバの外部終端 図 4-4: SLVS レシーバの外部終端 UG-M10LVDS 2.5 V Z 0 = 50 Ω TX 100 Ω RX Z 0 = 50 Ω SLVS peer SLVS on FPGA Sub-LVDS レシーバの外部終端 Sub-LVDS レシーバ向けには 抵抗を 1 つ使用する外部終端方式が必要です 図 4-5: Sub-LVDS レシーバの外部終端 2.5 V Z 0 = 50 Ω TX 100 Ω RX Z 0 = 50 Ω Sub-LVDS peer Sub-LVDS on FPGA MAX 10 LVDS レシーバのデザイン
UG-M10LVDS TMDS レシーバの外部終端 4-5 TMDS レシーバの外部終端 図 4-6: TMDS レシーバの外部終端 以下の図は MAX 10 デバイスで TMDS 入力規格をサポートするために必要な外部レベル シフタを示しています 1.8 V 2.5 V Z 0 = 50 Ω 50 Ω 50 Ω 0.1 µf TX Z 0 = 50 Ω 0.1 µf RX TMDS peer TMDS on FPGA HiSpi レシーバの外部終端 HiSpi レシーバ向けには 抵抗を 1 つ使用する外部終端方式が必要です 図 4-7: HiSpi レシーバの外部終端 2.5 V Z 0 = 50 Ω TX 100 Ω RX Z 0 = 50 Ω HiSpi peer HiSpi on FPGA LVPECL レシーバの外部終端 MAX 10 デバイスでは LVPECL I/O 規格は入力クロック ピンでのみサポートします MAX 10 LVDS レシーバのデザイン
4-6 LVPECL レシーバの外部終端 LVDS 入力バッファは LVPECL 入力動作をサポートする LVPECL 出力動作はサポートされない UG-M10LVDS 出力バッファの LVPECL コモン モード電圧が LVPECL 入力コモン モード電圧と整合しない場合 AC 結合を使用します 注意 : 図 4-8: LVPECL AC 結合終端 アルテラは LVPECL AC / DC 結合終端を検証するために IBIS モデルを使用することを推奨します 0.1 µf Z 0 = 50 Ω V ICM 50 Ω 0.1 µf Z 0 = 50 Ω 50 Ω LVPECL Output Buffer LVPECL Input Buffer DC 結合 LVPECL のサポートは LVPECL 出力コモン モード電圧が MAX 10 LVPECL 入力バッファ仕様の範囲内である場合に可能です 図 4-9: LVPECL DC 結合終端 Z 0 = 50 Ω Z 0 = 50 Ω 100 Ω LVPECL Output Buffer LVPECL Input Buffer MAX 10 LVDS レシーバのデザイン
UG-M10LVDS LVDS レシーバ用 FPGA デザインの実装 4-7 V ICM 仕様についての詳細は Device Datasheet を参照してください 関連情報 MAX 10 Device Datasheet LVDS レシーバ用 FPGA デザインの実装 MAX 10 デバイスでは 高速 I/O インタフェースをサポートするためにソフト SERDES アーキテクチャを使用しています Quartus Prime ソフトウェアが アルテラ ソフト LVDS IP コアを使用してコア ファブリックに SERDES 回路を作成します タイミング性能を向上させ SERDES をサポートするために MAX 10 デバイスではコア ファブリックの I/O レジスタと LE レジスタを使用します レシーバ モードのアルテラ ソフト LVDS IP コア Quartus Prime ソフトウェアで アルテラ ソフト LVDSIP コアを使用して高速レシーバ インタフェースをデザインすることができます この IP コアは 高速 I/O インタフェースを作成するために MAX 10 デバイス内のリソースを最も有効に活用します デザイン要件に応じてデシリアライザをカスタマイズするためにアルテラ ソフト LVDS パラメータ エディタを使用可能 アルテラ ソフト LVDS IP コアは 高速デシリアライザをコア ファブリックに実装する 関連情報 7-1 ページのアルテラ ソフト LVDS のパラメータ設定 Introduction to Altera IP Cores すべてのアルテラ IP コアについて パラメータ化 アップグレード IP のシミュレーションといった基本的な情報を提供します Creating Version-Independent IP and Qsys Simulation Scripts ソフトウェアあるいは IP のバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション スクリプトの作成について詳しい情報を提供します Project Management Best Practices プロジェクトおよび IP ファイルの効果的な管理および移植性のためのガイドラインを提供します アルテラ ソフト LVDS IP コアでの PLL ソースの選択アルテラ ソフト LVDS IP コアを 内部 PLL または外部 PLL と併せてインスタンス化することにより LVDS インタフェース コンポーネントを作成できます 内部 PLL を使用するアルテラ ソフト LVDS IP コアのインスタンス化アルテラ ソフト LVDS IP コアを SERDES コンポーネントを構築し PLL を内部にインスタンス化するように設定できます この手法を使用するには PLL Settings タブの Use external PLL オプションをオフにする アルテラ ソフト LVDS IP コアは PLL を LVDS ブロックに統合する この手法の欠点は この PLL をこの LVDS インタフェース向けにしか使用できないこと MAX 10 LVDS レシーバのデザイン
4-8 外部 PLL を使用するアルテラ ソフト LVDS IP コアのインスタンス化 UG-M10LVDS 外部 PLL を使用するアルテラ ソフト LVDS IP コアのインスタンス化アルテラ ソフト LVDS IP コアは SERDES コンポーネントだけを構築し 外部 PLL ソースを使用するように設定可能です この手法を使用するには PLL Settings タブの Use external PLL オプションをオンにする 通知が表示されるパネルにリストされているとおりに入力ポートに必要なクロック設定を行う ALTPLL IP コアを使用して 独自のクロック ソースを作成できる PLL の使用方法をコアの他の機能とあわせて最適化するためにこの手法を使用する 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタについて詳しい情報を提供します MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタについて詳しい情報を提供します ガイドライン : 外部 PLL を使用する LVDS RX インタフェース Use External PLL オプションを用いるアルテラ ソフト LVDSIP コアをインスタンス化することができます 外部 PLL を使用することにより PLL 設定を制御できます たとえば 多様なデータ レートと動的な位相シフトをサポートするために PLL を動的にリコンフィギュレーションできます このオプションを用いるためには ALTPLLIP コアをインスタンス化して さまざまなクロック信号を生成する必要があります アルテラ ソフト LVDS のレシーバ向けに Use External PLL オプションをオンにした場合 ALTPLLIP コアからの以下の信号が必要になります アルテラ ソフト LVDS レシーバの rx_inclock ポートへのシリアル クロッ入力 レシーバの FPGA ファブリック ロジックのクロッキングに使用したパラレル クロック アルテラ ソフト LVDS PLL リセット ポート向け locked 信号 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタについて詳しい情報を提供します アルテラ ソフト LVDS レシーバに用いる ALTPLL 信号インタフェース LVDS インタフェース クロックを生成するために あらゆる PLL 出力クロック ポートを選択できます ALTPLL レシーバの外部 PLL ソースとしてアルテラ ソフト LVDS IP コアを使用する場合は ソース シンクロナス コンペンセーション モードを使用します MAX 10 LVDS レシーバのデザイン
UG-M10LVDS アルテラ ソフト LVDS のレシーバ向けに外部 PLL クロックのパラメータを決定す 4-9 る表 4-1: デシリアライゼーション ファクタが偶数の ALTPLL およびアルテラ ソフト LVDS レシーバ間の信号インタフェースの例 ALTPLL IP コアより アルテラ ソフト LVDS レシーバへ 高速クロック出力 (c0) rx_inclock シリアル クロック出力 (c0) は アルテラ ソフト LVDS レシーバの rx_inclock のみ駆動できます 低速クロック出力 (c1) rx_syncclock 表 4-2: デシリアライゼーション ファクタが奇数の ALTPLL およびアルテラ ソフト LVDS レシーバ間の信号インタフェースの例 ALTPLL IP コアより 高速クロック出力 (c0) アルテラ ソフト LVDS レシーバへ rx_inclock シリアル クロック出力 (c0) は アルテラ ソフト LVDS レシーバの rx_inclock のみ駆動できます 低速クロック出力 (c1) rx_syncclock PLL からの読み出しクロック (c2) 出力 rx_readclock (RAM バッファおよび読み出しカウンタからの読み出し動作向けクロック入力ポート ) アルテラ ソフト LVDS のレシーバ向けに外部 PLL クロックのパラメータを決定する ALTPLL IP コアのレシーバ向けアルテラ ソフト LVDS IP コア クロックのパラメータを決定するために デザインで以下の手順を実行します 1. 内部 PLL を使用するアルテラ ソフト LVDS IP コアのレシーバをインスタンス化します 2. デザインを TimeQuest タイミング解析までコンパイルします 3. Compilation Report ウィンドウの Table of Contents セクションで TimeQuest Timing Analyzer > Clocks に移動します 4. アルテラ ソフト LVDS IP コア レシーバの内部 PLL に使用されるクロック パラメータを 書きとめておきます クロックのリストで clk[0] が高速クロック clk[1] が低速クロック clk[2] が読み出しクロックです MAX 10 LVDS レシーバのデザイン
4-10 アルテラ ソフト LVDS IP コアの初期化 UG-M10LVDS 図 4-10: アルテラ ソフト LVDS レシーバのクロック パラメータの例 上記の手順で書きとめておいたパラメータで ALTPLL 出力クロックをコンフィギュレーションし 適切なアルテラ ソフト LVDS クロック入力ポートにクロック出力を接続します アルテラ ソフト LVDS IP コアの初期化 PLL は アルテラ ソフト LVDS IP コアがデータ転送向け SERDES ブロックを実装する前にリファレンス クロックにロックします デバイスの初期化時に PLL はリファレンス クロックへのロックを開始し ロックを達成するとユーザー モード時に動作可能になります クロックのリファレンスが安定していなければ PLL 出力クロックの位相シフトに乱れが生じます この位相シフトの乱れが 高速 LVDS ドメインと低速パラレル ドメイン間のデータ転送の不具合や破損の原因になります データの破損を避けるために アルテラ ソフト LVDS IP コアの初期化時に以下のステップを実行します 1. pll_areset 信号を少なくとも 10 ns 以上アサートします 2. 10 ns 以上経過してから pll_areset 信号をディアサートします 3. PLL ロックが安定するまで待機します PLL ロック ポートがアサートし 安定すると SERDES ブロックの動作準備が整います 高速 I/O のタイミング バジェット LVDS I/O 規格は データの高速伝送を可能にし システム全体の性能向上を実現します 高速のシステム性能を活用するには この高速信号のタイミングを解析する必要があります 差動ブロックのタイミング解析は 従来の同期タイミング解析手法とは異なります ソース シンクロナス タイミング解析は クロック - 出力のセットアップ時間ではなく データとクロック信号間のスキューに基づきます 高速差動データ伝送には IC ベンダによって提供されるタイミング パラメータを使用する必要があり ボード スキュー ケーブル スキュー およびクロック ジッタによる強い影響を受けます レシーバ入力スキュー マージンレシーバのデータ パスにおける高速ソース シンクロナス差動信号向けに RSKM TCCS およびサンプリング ウィンドウ (SW) の仕様を使用します MAX 10 LVDS レシーバのデザイン
UG-M10LVDS レシーバ入力スキュー マージン 4-11 図 4-11: RSKM の式 式に使用される規則 RSKM レシーバのクロック入力およびデータ入力サンプリング ウィンドウ間のタイミング マージン ならびにコア ノイズと I/O スイッチング ノイズが引き起こすジッタ TUI(Time Unit Interval) シリアル データの時間周期 SW LVDS レシーバがデータを正しくサンプリングするために 入力データが安定していることが必要な期間 SW はデバイス特性であり デバイスのスピード グレードにより異なる TCCS 同じ PLL によって駆動されるチャネル間の最速出力エッジと最遅出力エッジ間のタイミングの差 この値には t CO のばらつき クロック およびクロック スキューが含まれる データ レートとデバイスに基づいて RSKM 値を計算し LVDS レシーバがデータをサンプリングできるかどうかを判断する必要があります トランスミッタ ジッタを差し引いた後の正の RSKM 値は LVDS レシーバがデータを正しくサンプリングできることを示す トランスミッタ ジッタを差し引いた後の負の RSKM は データを正しくサンプリングでき ないことを示す MAX 10 LVDS レシーバのデザイン
4-12 LVDS レシーバの RSKM レポート UG-M10LVDS 図 4-12: 差動高速タイミング図とタイミング バジェット Timing Diagram External Input Clock Internal Clock Time Unit Interval (TUI) Receiver Input Data TCCS RSKM SW TCCS RSKM Timing Budget External Clock Internal Clock Synchronization Transmitter Output Data tsw (min) Bit n Internal Clock Falling Edge TUI Clock Placement tsw (max) Bit n Receiver Input Data TCCS RSKM RSKM TCCS 2 SW LVDS レシーバの RSKM レポート LVDS レシーバ向けに Quartus Prime ソフトウェアは SW 値 TUI 値 RSKM 値を記載した RSKM レポートを提供します MAX 10 LVDS レシーバのデザイン
UG-M10LVDS RSKM 計算の例 4-13 RSKM レポートを生成するには TimeQuest タイミング アナライザの report_rskm コマンドを使用する RSKM レポートは Quartus Prime コンパイル レポートの TimeQuest タイミング アナライザのセクションで提供される より実際的な RSKM 値を得るには TimeQuest タイミング アナライザの Constraints メニューで LVDS レシーバの入力遅延を割り当てる 入力遅延は リファレンス クロックに対する LVDS レシーバ ポートでのデータ到着時間に基づいて決定される Set Input Delay オプションの設定パラメータに入力遅延を設定する場合 LVDS レシーバに供給するソース シンクロナス クロックをリファレンスするクロックにクロック名を設定する TimeQuest タイミング アナライザで入力遅延を設定しない場合 レシーバのチャネル間スキューはデフォルトの 0 になる 入力遅延は set_input_delay コマンドを使用して Synopsys Design Constraint ファイル (.sdc) に直接設定することもできる RSKM 計算の例この例は データ レートが 1 Gbps ボードのチャネル間スキューが 200 ps の FPGA デバイスの RSKM 計算を示します TCCS = 100 ps SW = 300 ps TUI = 1000 ps 合計 RCCS = TCCS + ボードのチャネル間スキュー = 100 ps + 200 ps = 300 ps RSKM = (TUI SW RCCS) / 2 = (1000 ps 300 ps 300 ps) / 2 = 200 ps トランスミッタ ジッタを差し引いたあとの RSKM が 0 ps よりも大きくなる場合に レシーバが正常に動作します ガイドライン : フローティング LVDS 入力ピン フローティング LVDS 入力ピンを MAX 10 デバイスに実装することができます フローティング LVDS 入力ピンには LVDS レシーバの P レグおよび N レグ間に 100 Ω 差動抵抗を用います 外部終端を使用できます フローティング LVDS 入力ピンを使用する場合には アルテラは ノイズ注入および消費電流を削減するために外部バイアス方式の使用を推奨します ガイドライン :LVDS レシーバ チャネルの配置 V CCIO 電源で許容ノイズ レベルを維持するには 差動パッドに対するシングル エンド I/O ピンの配置に関する制約に従う必要があります アルテラは Quartus Prime デザインを作成し デバイスの I/O 割り当てを指定し デザインをコンパイルしてピン配置の妥当性を確認することを推奨しています Quartus Prime ソフトウェアは デバイスの正常動作を確保するために I/O 割り当ておよび配置ルールを基準にピン接続を検証します Quartus Prime の Pin Planner Package ビューを使用すると 差動 I/O 割り当ての計画が簡単になります MAX 10 LVDS レシーバのデザイン
4-14 ガイドライン :LVDS チャネル PLL の配置 View メニューで Show Differential Pin Pair Connections をクリックし 差動ピン ペアをハイライト表示する 差動ピン ペアは赤い線で結び付けられている 差動ピンに関しては 割り当てが必要なのは正のピンへの信号のみ Quartus Prime ソフトウェアは 正のピンが差動 I/O 規格に割り当てられると自動的に負のピンへの割り当てを行う MAX 10 デバイスでは 各差動ピン ペアの配線を一致させています したがって 正と負のピン間のスキューは最小です 差動ペアの両方のピンの内部配線は ピンが隣接していない場合でも一致しています MAX 10 は x18 バンドル モードをサポートしています スキューを制御するためには 同じバンドル内の全ての LVDS チャネルを隣り合わせに配置し また チャネルが I/O バンクをクロスしないようにします アルテラは スキューを最小に 性能を最大にするために PCB デザインでパッケージ スキューを補償することを推奨します ガイドライン :LVDS チャネル PLL の配置 UG-M10LVDS MAX 10 デバイスの各 PLL は PLL と同じ側にある I/O バンク内の LVDS チャネルのみを駆動できます 表 4-3: MAX 10 デバイスで I/O バンクの駆動に使用可能な PLL の例 I/O バンクの位置 入力 refclk GCLK mux 使用可能な PLL 左側 左側 左側 左上または左下 下側 下側 下側 左下または右下 右側 右側 右側 右上または右下 上側 上側 上側 左上または右上 ガイドライン :LVDS レシーバ ロジックの配置 Quartus Prime ソフトウェアは タイミング要件を満たすように SERDES ロジックの配置を自動的に最適化します このため ユーザーがアルテラ ソフト LVDSIP コア ロジックで配置の制約を行う必要がありません Quartus Prime Fitter の性能を向上させるには デバイスのフロアプランに LogicLock 領域を作成し トランスミッタ SERDES ロジックの配置を制限します TCCS パラメータは 同じサイドに配置された差動 I/O バンク全体に対してデータシートの仕様のように保証されている この保証は トランスミッタの SERDES ロジックが出力ピンに隣接する LAB に配置されている場合に適用される TCCS 性能を向上させるために トランスミッタ SERDES ロジックをデータ出力ピンとクロック出力ピンに隣接する LAB に制限する ガイドライン :LVDS レシーバのタイミング制約 コア ロジックを使用して SERDES 回路を実装するレシーバ デザイン向けに 適切なタイミング制約を設定する必要があります PLL 動作を Source-Synchronous Compensation Mode にした LVDS レシーバのデータパス向けには 関連する遅延チェインを Quartus Prime コンパイラが自動的に正しく設定します MAX 10 LVDS レシーバのデザイン
UG-M10LVDS LVDS レシーバのデバッグとトラブルシューティング 4-15 ただし レシーバの入力クロックおよびデータがエッジ アラインまたはセンター アラインではない場合には Quartus Prime の TimeQuest タイミング アナライザでタイミング制約を設定する必要がある場合もあります タイミング制約は 信頼性のあるデータ キャプチャを保証するために必要なタイミング要件を指定します LVDS レシーバのデバッグとトラブルシューティング FPGA プロトタイプを使用したボードレベルの検証により LVDS インタフェース性能に関して役立つ情報を得ることができます ボードレベルの検証の主要な目的は FPGA の機能をエンド システムで検証することにありますが 手順を追加することによりマージンについて調べることが可能になります オシロスコープを使用してマージンについて調べることにより 予測されるデータ有効ウィンドウのサイズ ならびに I/O インタフェースのセットアップおよびホールド マージンを検証することができます アルテラの SignalTap II ロジック アナライザを使用してシステム レベルの検証を行い デザイン ターゲットに対するシステムの相関を確認することもできます ハードウェアのデバッグ前に RTL シミュレーションを行う アルテラは ハードウェアでデバッグを行う前に RTL シミュレーションを行うことを推奨します RTL シミュレーションの活用により 実際のハードウェアをテストする前にコードの機能性を確認できます たとえば RTL シミュレーションを使用して リモート トランスミッタからトレーニング パターンを送信した際の LVDS レシーバのビット スリップ メカニズムの機能を検証することができます ジオメトリ ベースと物理ベースの I/O ルール LVDS に関する I/O 配置のルールについて考慮する必要があります Quartus Prime ソフトウェアは I/O 配置のルールに違反があるとクリティカル ワーニングやエラー メッセージを表示します 詳しくは 関連情報を参照してください 関連情報 MAX 10 General Purpose I/O User Guide MAX 10 LVDS レシーバのデザイン
MAX 10 LVDS トランスミッタとレシーバのデザイン 5 UG-M10LVDS 更新情報 MAX 10 LVDS ソリューションを使用して トランスミッタとレシーバを組み合わせたアプリケーションを実装することができます アルテラ ソフト LVDS IP コアを使用して ソフト SERDES 回路をインスタンス化します ソフト SERDES 回路はクロックおよび差動 I/O ピンとともに動作し 高速差動トランスミッタ / レシーバ回路を作成します トランスミッタとレシーバを組み合わせた実装では トランスミッタとレシーバが一部の FPGA リソースを共有することができます 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされる LVDS I/O 規格およびそれぞれの MAX 10 デバイス バリアントでのサポートについてリストします トランスミッタとレシーバのインタフェース アルテラ ソフト LVDS インタフェースのコンポーネントは 内部または外部 PLL を使用してインスタンス化することができます 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 www.altera.com 101 Innovation Drive, San Jose, CA 95134
5-2 トランスミッタとレシーバのインタフェース UG-M10LVDS 図 5-1: 内部 PLL を使用する標準的なアルテラ ソフト LVDS インタフェース FPGA Device LVDS Source Device CLOCK and DATA SERDES logic and DDIO LVDS Receiver IP Core PLL LVDS Transmitter IP Core PLL SERDES logic and DDIO CLOCK and DATA LVDS Destination Device 図 5-2: 外部 PLL を使用する標準的なアルテラ ソフト LVDS インタフェース FPGA Device LVDS Source Device DATA CLOCK PLL IP Core LVDS Receiver IP Core SERDES logic and DDIO LVDS Transmitter IP Core PLL IP Core SERDES logic and DDIO DATA CLOCK LVDS Destination Device 関連情報 3-1 ページの MAX 10LVDS トランスミッタのデザイン LVDS トランスミッタ固有の機能とサポートについて詳しい情報を提供します 4-1 ページの MAX 10 LVDS レシーバのデザイン LVDS レシーバ固有の機能とサポートについて詳しい情報を提供します MAX 10 LVDS トランスミッタとレシーバのデザイン
UG-M10LVDS LVDS トランスミッタとレシーバ用 FPGA デザインの実装 5-3 LVDS トランスミッタとレシーバ用 FPGA デザインの実装 MAX 10 デバイスでは 高速 I/O インタフェースをサポートするためにソフト SERDES アーキテクチャを使用しています Quartus Prime ソフトウェアが アルテラ ソフト LVDS IP コアを使用してコア ファブリックに SERDES 回路を作成します タイミング性能を向上させ SERDES をサポートするために MAX 10 デバイスではコア ファブリックの I/O レジスタと LE レジスタを使用します LVDS トランスミッタとレシーバで PLL を共有する実装 LVDS トランスミッタおよびレシーバが必要なアプリケーションでは 通常 各インタフェースごとに 1 つづつ 合計 2 つの PLL が必要です アルテラ ソフト LVDS IP コアを使用すると トランスミッタとレシーバで 1 つの PLL を共有し PLL の使用数を削減することができます Use common PLL(s) for receivers and transmitters をオンにして Quartus Prime コンパイラが同じ PLL を共有できるようにする PLL を共有するには PLL モード クロック周波数 位相設定などの PLL 設定を複数の PLL で同一にする必要がある LVDS トランスミッタとレシーバが 同一の入力クロック周波数とリセット入力を使用する必要がある PLL を共有している場合に トランスミッタとレシーバで異なるデシリアライゼーション ファクタとデータ レートを可能にするために より多くのカウンタを使用できる ただし より多くの PLL カウンタを使用することにより PLL 入力クロック周波数と PLL カウンタの分解能が トランスミッタとレシーバのクロックの駆動に制限をもたらす 注意 : 使用できる PLL の数は MAX 10 のパッケージによって異なります アルテラは デザインに十分な数の PLL クロック アウトを提供する MAX 10 デバイス パッケージを選択することを推奨します アルテラ ソフト LVDS IP コアの初期化 PLL は アルテラ ソフト LVDS IP コアがデータ転送向け SERDES ブロックを実装する前にリファレンス クロックにロックします デバイスの初期化時に PLL はリファレンス クロックへのロックを開始し ロックを達成するとユーザー モード時に動作可能になります クロックのリファレンスが安定していなければ PLL 出力クロックの位相シフトに乱れが生じます この位相シフトの乱れが 高速 LVDS ドメインと低速パラレル ドメイン間のデータ転送の不具合や破損の原因になります データの破損を避けるために アルテラ ソフト LVDS IP コアの初期化時に以下のステップを実行します 1. pll_areset 信号を少なくとも 10 ns 以上アサートします 2. 10 ns 以上経過してから pll_areset 信号をディアサートします 3. PLL ロックが安定するまで待機します PLL ロック ポートがアサートし 安定すると SERDES ブロックの動作準備が整います MAX 10 LVDS トランスミッタとレシーバのデザイン
5-4 LVDS トランスミッタとレシーバのデバッグとトラブルシューティング UG-M10LVDS LVDS トランスミッタとレシーバのデバッグとトラブルシューティング FPGA プロトタイプを使用したボードレベルの検証により LVDS インタフェース性能に関して役立つ情報を得ることができます ボードレベルの検証の主要な目的は FPGA の機能をエンド システムで検証することにありますが 手順を追加することによりマージンについて調べることが可能になります オシロスコープを使用してマージンについて調べることにより 予測されるデータ有効ウィンドウのサイズ ならびに I/O インタフェースのセットアップおよびホールド マージンを検証することができます アルテラの SignalTap II ロジック アナライザを使用してシステム レベルの検証を行い デザイン ターゲットに対するシステムの相関を確認することもできます ハードウェアのデバッグ前に RTL シミュレーションを行う アルテラは ハードウェアでデバッグを行う前に RTL シミュレーションを行うことを推奨します RTL シミュレーションの活用により 実際のハードウェアをテストする前にコードの機能性を確認できます たとえば RTL シミュレーションを使用して リモート トランスミッタからトレーニング パターンを送信した際の LVDS レシーバのビット スリップ メカニズムの機能を検証することができます ジオメトリ ベースと物理ベースの I/O ルール LVDS に関する I/O 配置のルールについて考慮する必要があります Quartus Prime ソフトウェアは I/O 配置のルールに違反があるとクリティカル ワーニングやエラー メッセージを表示します 詳しくは 関連情報を参照してください 関連情報 MAX 10 General Purpose I/O User Guide MAX 10 LVDS トランスミッタとレシーバのデザイン
MAX 10 高速 LVDS ボード デザインの考慮事項 6 UG-M10LVDS 更新情報 MAX 10 デバイスに最高の性能を発揮させるには 配線およびコネクタのインピーダンス 差動配線 および終端方法といった重要な課題について考慮する必要があります ガイドライン : 信号品質の向上 信号品質を向上させるには ボード デザインに関する以下のガイドラインに従ってください コントロール対象の差動インピーダンスに基づいたボード デザインを作成します トレース幅 トレース厚 2 つの差動トレース間の距離などのすべてのパラメータを計算および比較します 差動 I/O 規格ペアのトレース間の距離は可能な限り等しく保ちます トレース ペアを互いに近付けてルーティングすると コモン モード リジェクション比 (CMRR) が最大化されます シグナル インテグリティの問題を限定するために トレースはできるだけ短く保ちます トレースが長くなればなるほど インダクタンスとキャパシタンスが増加します 終端抵抗はできるだけレシーバ入力ピンの近くに配置します 表面実装部品を使用します ボード トレースが直角にならないようにします 高性能コネクタを使用します トレース インピーダンスがコネクタと終端のインピーダンスに一致するように バックプレーンとカード トレースを設計します 両方の信号トレースのビア数を等しく保ちます 信号間のスキューを避けるため 等しいトレース長を作成します トレース長が等しくない場合 トランスミッタのチャネル間スキュー (TCCS) 値が増加するので クロス ポイントが誤った場所に置かれ システム マージンが減少します 不連続性の原因となるので ビアを制限します ノイズ カップリングの可能性を排除するために トグルするシングル エンド I/O 信号は差動信号から離しておきます シングル エンド I/O クロック信号を差動信号に隣接するレイヤにルーティングしないようにします システムレベル信号を解析します 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 www.altera.com 101 Innovation Drive, San Jose, CA 95134
6-2 ガイドライン : チャネル間スキューのコントロール UG-M10LVDS ガイドライン : チャネル間スキューのコントロール MAX 10 デバイスの場合は PCB トレース補正を実行して各 LVDS チャネルのトレース長を調整します トレース長を調整すると レシーバとのインタフェース接続時のチャネル間スキューを改善することができます パッケージレベルでは 各 I/O バンクとデバイスのそれぞれの面について LVDS I/O スキューをコントロールする必要があります 同じボード デザインを使用してあるデバイスから別のデバイスへのバーティカル マイグレーションを予定している場合は 移行可能な LVDS I/O ピンごとにパッケージ マイグレーション スキューをコントロールする必要があります レシーバ入力スキュー マージン レシーバのデータ パスにおける高速ソース シンクロナス差動信号向けに RSKM TCCS およびサンプリング ウィンドウ (SW) の仕様を使用します 図 6-1: RSKM の式 式に使用される規則 RSKM レシーバのクロック入力およびデータ入力サンプリング ウィンドウ間のタイミング マージン ならびにコア ノイズと I/O スイッチング ノイズが引き起こすジッタ TUI(Time Unit Interval) シリアル データの時間周期 SW LVDS レシーバがデータを正しくサンプリングするために 入力データが安定していることが必要な期間 SW はデバイス特性であり デバイスのスピード グレードにより異なる TCCS 同じ PLL によって駆動されるチャネル間の最速出力エッジと最遅出力エッジ間のタイミングの差 この値には t CO のばらつき クロック およびクロック スキューが含まれる データ レートとデバイスに基づいて RSKM 値を計算し LVDS レシーバがデータをサンプリングできるかどうかを判断する必要があります トランスミッタ ジッタを差し引いた後の正の RSKM 値は LVDS レシーバがデータを正しくサンプリングできることを示す トランスミッタ ジッタを差し引いた後の負の RSKM は データを正しくサンプリングでき ないことを示す MAX 10 高速 LVDS ボード デザインの考慮事項
UG-M10LVDS LVDS レシーバの RSKM レポート 6-3 図 6-2: 差動高速タイミング図とタイミング バジェット Timing Diagram External Input Clock Internal Clock Time Unit Interval (TUI) Receiver Input Data TCCS RSKM SW TCCS RSKM Timing Budget External Clock Internal Clock Synchronization Transmitter Output Data tsw (min) Bit n Internal Clock Falling Edge TUI Clock Placement tsw (max) Bit n Receiver Input Data TCCS RSKM RSKM TCCS 2 SW LVDS レシーバの RSKM レポート LVDS レシーバ向けに Quartus Prime ソフトウェアは SW 値 TUI 値 RSKM 値を記載した RSKM レポートを提供します MAX 10 高速 LVDS ボード デザインの考慮事項
6-4 RSKM 計算の例 UG-M10LVDS RSKM レポートを生成するには TimeQuest タイミング アナライザの report_rskm コマンドを使用する RSKM レポートは Quartus Prime コンパイル レポートの TimeQuest タイミング アナライザのセクションで提供される より実際的な RSKM 値を得るには TimeQuest タイミング アナライザの Constraints メニューで LVDS レシーバの入力遅延を割り当てる 入力遅延は リファレンス クロックに対する LVDS レシーバ ポートでのデータ到着時間に基づいて決定される Set Input Delay オプションの設定パラメータに入力遅延を設定する場合 LVDS レシーバに供給するソース シンクロナス クロックをリファレンスするクロックにクロック名を設定する TimeQuest タイミング アナライザで入力遅延を設定しない場合 レシーバのチャネル間スキューはデフォルトの 0 になる 入力遅延は set_input_delay コマンドを使用して Synopsys Design Constraint ファイル (.sdc) に直接設定することもできる RSKM 計算の例この例は データ レートが 1 Gbps ボードのチャネル間スキューが 200 ps の FPGA デバイスの RSKM 計算を示します TCCS = 100 ps SW = 300 ps TUI = 1000 ps 合計 RCCS = TCCS + ボードのチャネル間スキュー = 100 ps + 200 ps = 300 ps RSKM = (TUI SW RCCS) / 2 = (1000 ps 300 ps 300 ps) / 2 = 200 ps トランスミッタ ジッタを差し引いたあとの RSKM が 0 ps よりも大きくなる場合に レシーバが正常に動作します ガイドライン : ボード デザイン制約の決定 FPGA デザインのタイミングを収束した後で ボード デザインを点検して シグナル インテグリティに影響を与える可能性があるさまざまな要因を特定します これらの要因は LVDS インタフェースの受信デバイスでタイミング全体に影響を及ぼします LVDS レシーバのタイミング マージン (RSKM 値によって示される ) は 以下のようなボードレベルの影響に対するタイミング バジェットの割り当てです スキュー 以下の要因によりボードレベルのスキューが生じる ボード トレース長 コネクタの使用 寄生回路の変動 ジッタ ジッタ効果はクロストークなどの要因に由来する ノイズ 不完全な電源やリファレンス プレーンを含むボード リソースもノイズの原因と なりうる アルテラ ソフト LVDS IP コアのレシーバを正常に動作させるには タイミング バジェットを超えないようにする必要があります MAX 10 高速 LVDS ボード デザインの考慮事項
UG-M10LVDS ガイドライン : ボードレベル シミュレーションの実行 6-5 関連情報 Board Design Guidelines Solution Center アルテラ デバイス向けにボード デザインに関連するリソースを提供します ガイドライン : ボードレベル シミュレーションの実行 システム要件を決定し ボード デザイン制約を確定させた後に EDA(Electronic Design Automation) シミュレーション ツールを使用してボードレベルのシミュレーションを行います シミュレーションには FPGA の IBIS または HSPICE モデルとターゲット LVDS デバイスを使用します ボードレベルのシミュレーションにより データ ウィンドウが LVDS レシーバの入力仕様に ( 電気的に またタイミングの面で ) 準拠しているかの判断ができ 最適なボード セットアップが可能になります 真の LVDS 出力バッファにプログラマブル プリエンファシス機能を使用すれば 例えば周波数に依存する伝送線路の減衰を補償することが可能となります この機能により 遠端の 特に長い伝送経路上のレシーバで データ アイの開口を最大限に広げることができます 関連情報 アルテラ IBIS Models アルテラ デバイス向けにダウンロード用 IBIS モデルを提供します アルテラ HSPICE Models アルテラ デバイス向けにダウンロード用 SPICE モデルを提供します IBIS Model Generation Quartus Prime ソフトウェアを使用して IBIS ファイルを生成する方法を紹介するビデオです MAX 10 高速 LVDS ボード デザインの考慮事項
アルテラ ソフト LVDS IP コアの参考資料 7 UG-M10LVDS 更新情報 アルテラ ソフト LVDS IP コアのさまざまなパラメータ設定をセットし 動作 ポート および信号をカスタマイズすることができます Quartus Prime ソフトウェアは パラメータ エディタで設定したパラメータ オプションに基づいてカスタマイズしたアルテラ ソフト LVDS IP コアを生成します 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされる LVDS I/O 規格およびそれぞれの MAX 10 デバイス バリアントでのサポートについてリストします アルテラ ソフト LVDS のパラメータ設定 General PLL Settings Receiver Settings Transmitter Settings の 4 つのオプション グループがあります 表 7-1: アルテラ ソフト LVDS のパラメータ - General パラメータ条件許容値説明 Power Supply モード Dual Supply Single Supply ターゲット デバイスがシングル電源デバイスであるかデュアル電源デバイスであるかを指定します Functional mode RX TX アルテラ ソフト LVDS IP コアの Functional mode を指定します RX IP を LVDS レシーバに指定する TX IP を LVDS トランスミッタに指 定する 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 www.altera.com 101 Innovation Drive, San Jose, CA 95134