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1 完了した CP:1~19( 合計 19 個 ) 未達成の CP:20 [ 要旨 目的 ] CPU の製作を行う CPU の製作を通じて ハードウェア設計の流れを理解する CPU の構造について 理解を深める CPU 製作第 3 回の実験では 最終的なCPUの完成を目指す [ 原理 理論 ] まずは CPU の構造設計から行う 全体の構成は次のようになる 下の図では モニター回路は含まれない chattering killer +1 branch adr reg mux mux mux Controller program counter mem_buf re adr wdata we dataout memory [15:12] inst_reg [11:0] zero chk accumulator mux ALU CPU 回路の全体図

2 まず 図の中で MUX とあるが これはマルチプレクサで いずれも入力 2 出力 1 で 図の中の Controller からの出力をセレクタとし 出力の値を決めている この入力 2 出力 1 マルチプレクサは 入出力のビット数を外部からのパラメータで設定できるようになっている よって このマルチプレクサの Verilog コードは次のようになる module mux2x1 ( a, b, y, sel ); parameter n = 1; input [n-1:0] a, b; input sel; output [n-1:0] y; reg [n-1:0] y; or b or sel) case(sel) 1'd0 : y = a; 1'd1 : y = b; default : y = 'bx; case 次に 各レジスタ (branch adr reg program counter mem_buf inst_reg accumulator) は 名前は異なっているが いずれも同じもので ロード信号が入ったら 入力の値を内部に記憶し出力するレジスタである branch adr reg(branch address register) は 関数コールのときの戻り番地を格納しておくレジスタである branch adr reg の Verilog コードは次のようになる module branch_adr_reg ( in, out, clk ); input [15:0] in; input clk; output [15:0] out; reg [15:0] out; clk)

3 out = in; 次に program counter は プログラム実行のアドレスを保持するレジスタで 通常は値が1づつ増えていくが 適当なアドレスをロードすることによって 分岐などをすることが可能になる 図の中では 戻り値アドレス PC + 1 ジャンプアドレスのいずれかを マルチプレクサで選択してロードし 保持している よって program counter の Verilog コードは次のようになる module pc ( in, out, clk ); input [15:0] in; input clk; output [15:0] out; reg [15:0] out; clk) out = in; 次の mem_buf(memory buffer) は メモリからの出力を一時的に記憶するためのものである これはメモリからの値の読み出しに時間がかかるためである ハードウェアはクロックを基準に動いており 次のレジスタまで 1 クロック以内に処理が終わらなければ データが失われてしまう ここで もし mem_buf がなければ メモリからの出力が直接 inst_reg と もう一方はマルチプレクサ ALU を通過して accumulator に値が書き込まれる inst_reg のほうは問題ないが ALU を通過するほうは メモリからのデータの読み出しに 0.8 クロックかかったとしたら ALU では 0.2 クロック弱で計算を終え accumulator にデータを送らなければ期待した結果が得られない このため mem_buf でいったんデータを記憶し そこから ALU は 1 クロックで計算を行い データを送ることができれば期待した結果を得ることができる mem_buf の Verilog コードは次のようになる module mem_buf ( in, out, clk );

4 input [15:0] in; input clk; output [15:0] out; reg [15:0] out; clk) out = in; 次の inst_reg(instruction register) は メモリから読み出した命令を 記憶するレジスタで CPU はこのレジスタからの出力をデコードして 命令を実行する この inst_reg の Verilog コードは次のようになる module inst_reg ( in, out, clk ); input [15:0] in; input clk; output [15:0] out; reg [15:0] out; clk) out = in; 次の accumulator は ALU の演算結果を記憶するところである また accumulator の出力は ALU のオペランドにもなっている この accumulator の Verilog コードは次のようになる module accumulator ( in, out, clk ); input [15:0] in;

5 input clk; output [15:0] out; reg [15:0] out; clk) out = in; 次は メモリモジュールである このメモリは 16 ビット幅 64 ワードのメモリである 入力は 読み出し / 書き込みアドレス 書き込みデータ 読み出しと書き込みの制御信号 ( アドレスを読み出しと書き込みで共有しているため ) 初期化信号である 出力は 読み出しデータである それとメモリモニタ用に もうひとつの入力アドレスと出力データがある このメモリモジュールの Verilog コードは次のようになる module memory ( address, writedata, readdata, read, write, ld, address2, readdata2 ); input [5:0] address, address2; input [15:0] writedata; input read, write, ld; output [15:0] readdata, readdata2; reg [15:0] mem [0:63]; reg [15:0] readdata, readdata2; or read or write or address) if( ld == 1'b1 ) mem[0] <= 16'h3000; mem[1] <= 16'h2015; mem[2] <= 16'h2016; mem[3] <= 16'h3001; mem[4] <= 16'h2017;

6 mem[5] <= 16'h300a; mem[6] <= 16'h2018; mem[7] <= 16'h600a; mem[8] <= 16'hf000; mem[9] <= 16'h0000; mem[10] <= 16'h1016; mem[11] <= 16'h8017; mem[12] <= 16'h2016; mem[13] <= 16'h8015; mem[14] <= 16'h2015; mem[15] <= 16'h1016; mem[16] <= 16'h9018; mem[17] <= 16'h5013; mem[18] <= 16'h400a; mem[19] <= 16'h1015; mem[20] <= 16'h7000; mem[21] <= 16'h0000; mem[22] <= 16'h0000; mem[23] <= 16'h0000; mem[24] <= 16'h0000; else if ( write == 1'b1 ) mem[ address ] <= writedata; else readdata <= mem[ address ]; readdata2 <= mem[ address2 ];

7 次は ALU の設計を行う この ALU では 次の表の演算を行う ADD 加算 acc = acc + op SUB 減算 acc = acc - op XOR 排他的論理輪 acc = acc ^ op AND 論理積 acc = acc & op SRL 左シフト演算 acc = acc << op SRR 右シフト演算 acc = acc >> op LDA メモリからの値をロード acc = op LDI 即値をロード acc = op ここで 右シフト演算であるが これは 講義資料では算術シフトになっている したがって この演算は acc の値を左にシフトし 空いたところに シフト前の値の符号ビット (MSB) で埋めることになるが この演算は Verilog が論理シフト演算しかサポートしていないため Verilog の演算子では実装できない ここでは 右シフトだけのバレルシフタを実装し 算術右シフト演算を実現する よって ALU の Verilog コードは次のようになる `define ADD 4'h8 `define SUB 4'h9 `define AND 4'ha `define XOR 4'hb `define SRL 4'hc `define SRR 4'hd `define LDA 4'h1 `define LDI 4'h3 `define STA 4'h2 `define JMP 4'h4 `define JPZ 4'h5 `define JL 4'h6 `define RET 4'h7 `define NOP 4'h0 `define HALT 4'hf module alu ( opcode, acc, operand, out ); input [15:0] acc, operand; input [3:0] opcode;

8 output [15:0] out; wire [15:0] sa, sb, sc, shiftout; reg [15:0] out; assign sa = (operand[3] == 1'b1)? {{8{acc[15]}}, acc[15:8]}: acc; assign sb = (operand[2] == 1'b1)? {{4{sa[15]}}, sa[15:4]}: sa; assign sc = (operand[1] == 1'b1)? {{2{sb[15]}}, sb[15:2]}: sb; assign shiftout = (operand[0] == 1'b1)? {sc[15], sc[15:1]}: sc; or acc or operand or shiftout) case(opcode) `ADD : out = acc + operand; `SUB : out = acc - operand; `XOR : out = acc ^ operand; `AND : out = acc & operand; `SRL : out = acc << operand[3:0]; `SRR : out = shiftout; `LDA : out = operand; `LDI : out = operand; default :; case 最後に CPU の動作設計と Controller の設計を行う Controller はこの CPU の制御回路で 今まで設計してきた各モジュールの動作を制御する この CPU は 8 クロックで 1 つの命令を実行する このため制御回路には クロック入力がある また この CPU の各状態が次のように遷移するものとする ADR_SET アドレスセットアップ ( 命令 ) PC をメモリのアドレスとしてセット INST_FET 命令フェッチ メモリから読み出したデータを memory buffer に記憶する INST_SET 命令セット memory buffer からのデータを

9 instruction register に記憶する INST_DEC 命令デコード instruction register からのデータをデコードし Controller で各モジュールの制御信号を生成する ADR_SET2 アドレスセットアップ ( オペランド ) メモリから被演算数のデータを読み出すため メモリにアドレスをセットし PC の値を書き換える OP_FET 被演算数フェッチ メモリから読み出したデータを memory buffer に記憶する EXE 命令実行 ALU で命令を実行する WR 書き込み ALU での演算結果をアキュームレータ またはメモリに書き込む CPU は 上の表の状態を順番に実行し WR が終わったら また ADR_SET に戻る ここで本来なら この状態遷移を回路にしなければならないが これは 3 ビットのカウンタで代用し 000~111(0~7) までの 8 個の状態の順序回路とし クロックの立ち上がりでカウンタの値を 1 増やし 状態遷移する カウンタが 111 のときに クロックの立ち上がりが入ると 1000 になるが カウンタは 3 ビットなのでまた 000 に戻る Controller の使用は 入力に クロック入力 (1 ビット ) アキュームレータの値がゼロかを調べるゼロチェック (1 ビット ) 命令コード(4 ビット ) の 3 つで 出力は アドレスのセレクタ (1 ビット ) オペランドのセレクタ (1 ビット ) プログラムカウンタのセレクタ(2 ビット ) と memory buffer のロード信号 (1 ビット ) instruction register のロード信号 (1 ビット ) program counter のロード信号 (1 ビット ) branch address register のロード信号 (1 ビット ) accumulator のロード信号 (1 ビット ) メモリの書き込みを制御する write enable 信号 (1 ビット ) の 9 個である 次に出力がどのようなパターンになるかを説明する まずアドレスのセレクタ (sel_memadr) は CPU の状態が ADR_SET~INST_DEC の間は プログラムカウンタの下位 6 ビット ( メモリの番地が 0~63 まで ) を選択し sel_memadr の値は 0 とする それ以外の ADR_SET2~WR までのときは 命令レジスタの下位 6 ビットを選択し sel_memadr の値は 1 とする 次に オペランドのセレクタ (sel_operand) は 命令がシフト演算か即値ロード命令のときは 命令レジスタの下位 12 ビットを 16 ビットに符号拡張した値を選択し sel_operand の値は 0 とする それ以外は メモリからロードしたデータをオペランドとし sel_operand の値は 1 とする プログラムカウンタのセレクタ (sel_pc) は 1 ビット目は 命令がジャンプ ゼロジャンプ 関数コールのときは ジャンプアドレスを選択し sel_pc[0] の値は 1 とする それ以外は PC+1 を選択し sel_pc[0] の値は 0 とする また プログラムカウンタのセレクタの 2 ビット目は 命令がリターン命令のときは 戻り値アドレスを選択し sel_pc[1] の値は 1 とする それ以外は 前段のマルチプレクサの出力 (PC+1 ジャンプアドレスのいずれか) を選択し sel_pc[1] の値は 0 とする レジスタ mem_buf のロード信号 (ld_mem_buf) は 命令実行フェーズが

10 INST_FET か OP_FET のときに値をロードするので そのときに値を 1 にし それ以外は 0 にする instruction register のロード信号 (ld_ir) は 命令実行フェーズが INST_SET のときに値をロードするので そのときに値を 1 にし それ以外は 0 にする accumulator のロード信号 (ld_acc) は 命令実行フェーズが WR で かつ命令が ADD SUB AND XOR SRL SRR LDA LDI のいずれかのときに結果を書き込むので そのときに値を 1 にし それ以外は 0 にする program counter のロード信号 (ld_pc) は 命令実行フェーズが ADR_SET2 で かつ命令が HLT でないときに値をロードするので そのときに値を 1 にし それ以外は 0 にする HLT 命令の後の命令を実行させないように プログラムカウンタの値を更新しないようにする これによって HLT 命令以後 CPU は クロック信号が入ってきても ずっと HLT 命令の実行フェーズを実行し続ける branch address register のロード信号 (ld_bar) は 命令が RET のときに戻り値アドレスをロードするので そのときに値を 1 にし それ以外は 0 にする 最後にメモリの書き込み信号 (we) は 命令実行フェーズが WR でかつ命令が STA のときに値を書き込むので そのときに値を 1 にし それ以外は 0 にする したがって この CPU の制御回路 (controller) の Verilog コードは次のようになる この controller には 現在の命令実行フェーズを外部に出力する信号が含まれている `define ADR_SET `define INST_FET `define INST_SET `define INST_DEC `define ADR_SET2 `define OP_FET `define EXE `define WR 3'h0 3'h1 3'h2 3'h3 3'h4 3'h5 3'h6 3'h7 `define ADD 4'h8 `define SUB 4'h9 `define AND 4'ha `define XOR 4'hb `define SRL 4'hc `define SRR 4'hd `define LDA 4'h1 `define LDI 4'h3 `define STA 4'h2 `define JMP 4'h4 `define JPZ 4'h5 `define JL 4'h6

11 `define RET 4'h7 `define NOP 4'h0 `define HALT 4'hf module controller ( opcode, clk, phase, ld_mem_buf, ld_ir, sel_memadr, sel_operand, ld_acc, ld_pc, we, sel_pc, zero, ld_bar); input clk, zero; input [3:0] opcode; output [3:0] phase; output ld_mem_buf, ld_ir, ld_acc, ld_pc, sel_memadr, sel_operand, we, ld_bar; output [1:0] sel_pc; reg [2:0] cnt; assign phase = cnt; assign we = ((opcode == `STA) && (cnt == `WR))? 1 : 0; assign ld_mem_buf = ((cnt == `INST_FET) (cnt == `OP_FET))? 1 : 0; assign ld_ir = (cnt == `INST_SET)? 1 : 0; assign ld_acc = (((opcode == `ADD) (opcode == `SUB) (opcode == `AND) (opcode == `XOR) (opcode == `SRL) (opcode == `SRR) (opcode == `LDA) (opcode == `LDI)) && (cnt == `WR))? 1 : 0; assign ld_pc = ((cnt == `ADR_SET2) &&!(opcode == `HALT))? 1 : 0; assign ld_bar = (opcode == `JL)? 1 : 0; assign sel_memadr = ((cnt == `INST_DEC) (cnt == `INST_SET) (cnt == `INST_FET) (cnt == `ADR_SET))? 0 : 1; assign sel_operand = ((opcode == `SRR) (opcode == `SRL) (opcode == `LDI))? 0 : 1; assign sel_pc[0] = ((opcode == `JMP) (opcode == `JPZ && zero == 1'b1) (opcode == `JL))? 1 : 0; assign sel_pc[1] = (opcode == `RET)? 1 : 0; clk)

12 cnt = cnt + 1; 以上の設計より この CPU のトップモジュールは 次のようになる ただし このモジュールには メモリモニタ レジスタモニタの回路が含まれている module cpu ( seg, sel, clk, psw ); output [7:0] seg; output [4:0] sel; input clk; input [3:0] psw; reg [5:0] adr; wire [15:0] accout, instout, aluout, pcout, memout; wire [3:0] sw; wire [7:0] regdata, memdata; wire [4:0] regsel, memsel; wire mclk, incadr, ld_program; wire [2:0] phase; wire ld_mem_buf, ld_ir, ld_acc, ld_pc, sel_memadr, sel_operand, we, zero, ld_bar; wire [1:0] sel_pc; wire [15:0] membout, operand, memo, prog_cnt, prog_cnt2, barout; wire [5:0] memadr; assign mclk = sw[1]; assign seg = sw[2]? memdata : regdata; assign sel = sw[2]? memsel : regsel; assign incadr = (sw[2] == 1'b1)? sw[3] : 0; assign ld_program = sw[0] & sw[1] & sw[2] & sw[3]; assign zero = (accout == 0)? 1 : 0; chattering_killer #(4,13) ck(.in(psw),.out(sw),.clk(clk)); memory mem(memadr, accout, memout, 1'b1, we, ld_program, adr, memo);

13 mux2x1 #(6) mux0(pcout[5:0], instout[5:0], memadr, sel_memadr); mux2x1 #(16) mux1({{4{instout[11]}},instout[11:0]}, membout, operand, sel_operand); mux2x1 #(16) mux2(pcout + 1, {4'b0000, instout[11:0]}, prog_cnt, sel_pc[0]); mux2x1 #(16) mux3(prog_cnt, barout, prog_cnt2, sel_pc[1]); controller cntr(instout[15:12], mclk, phase, ld_mem_buf, ld_ir, sel_memadr, sel_operand, ld_acc, ld_pc, we, sel_pc, zero, ld_bar); pc pc(prog_cnt2, pcout, ld_pc); branch_adr_reg bar(pcout + 1, barout, ld_bar); mem_buf memb(memout, membout, ld_mem_buf); inst_reg ireg(membout, instout, ld_ir); accumulator acc(aluout, accout, ld_acc); alu alu(instout[15:12], accout, operand, aluout); monitor i3( accout, membout, pcout, instout, {5'b00000,phase}, regdata, regsel, clk, sw[0]); mem_monitor mm( memo, adr, memdata, memsel, clk); incadr) adr = adr + 1; `define SEG_S0 `define SEG_S1 `define SEG_S2 `define SEG_S3 5'b1_0111 5'b1_1011 5'b1_1101 5'b1_1110 メモリモニタ

14 `define SEG_LED 5'b0_1111 module mem_monitor ( mem, adr, seg, sel, clk ); input [15:0] mem; input [5:0] adr; input clk; output [4:0] sel; output [7:0] seg; reg [2:0] cnt; wire [3:0] valbin; wire [6:0] val; wire segsel = (cnt == 4)? 1 : 0; mux4x1 #(4) mux3(mem[3:0], mem[7:4], mem[11:8], mem[15:12], valbin, cnt[1:0]); dec7seg dec(valbin, val); mux5x1 #(5) mux5(`seg_s0, `SEG_S1, `SEG_S2, `SEG_S3, `SEG_LED, sel, cnt); mux2x1 #(8) mux2({1'b1, val}, {2'b00,adr}, seg, segsel); clk) if(cnt >= 4) cnt = 0; else cnt = cnt + 1; `define IDC_ACC `define IDC_BREG `define IDC_PC `define IDC_INST 4'b1000 4'b0100 4'b0010 4'b0001 レジスタモニタ `define SEG_S0 5'b1_0111

15 `define SEG_S1 `define SEG_S2 `define SEG_S3 `define SEG_LED 5'b1_1011 5'b1_1101 5'b1_1110 5'b0_1111 module monitor ( acc, b_reg, pc, inst, led, seg, sel, clk, psw ); input [15:0] acc, b_reg, pc, inst; input [7:0] led; input clk, psw; output [4:0] sel; output [7:0] seg; reg [1:0] cnt1; reg [2:0] cnt2; wire [3:0] muxdp; wire [15:0] muxval; wire dp; wire [3:0] valbin; wire [6:0] val; wire muxsel = (cnt2 == 4)? 1 : 0; mux4x1 #(4) mux0(`idc_acc, `IDC_BREG, `IDC_PC, `IDC_INST, muxdp, cnt1); mux4x1 #(16) mux1(acc, b_reg, pc, inst, muxval, cnt1); mux4x1 #(1) mux2(muxdp[0], muxdp[1], muxdp[2], muxdp[3], dp, cnt2[1:0]); mux4x1 #(4) mux3(muxval[3:0], muxval[7:4], muxval[11:8], muxval[15:12], valbin, cnt2[1:0]); dec7seg dec(valbin, val); mux2x1 #(8) mux4({dp, val}, led, seg, muxsel); mux5x1 #(5) mux5(`seg_s0, `SEG_S1, `SEG_S2, `SEG_S3, `SEG_LED, sel, cnt2); psw)

16 if(cnt1 >= 3) cnt1 = 0; else cnt1 = cnt1 + 1; clk) if(cnt2 >= 4) cnt2 = 0; else cnt2 = cnt2 + 1; チャタリングキラー module chattering_killer ( in, out, clk ); parameter n = 1; parameter m = 16; input [n-1:0] in; input clk; output [n-1:0] out; reg [n-1:0] out; reg [m-1:0] cnt; clk) cnt = cnt + 1; clk) if(cnt == 0) out = ~in; 7セグデコーダー module dec7seg ( segin, segout ); input [3:0] segin; output [6:0] segout;

17 reg [6:0] segout; segin ) case ( segin ) 4'h0 : segout = 7'b011_1111; 4'h1 : segout = 7'b000_0110; 4'h2 : segout = 7'b101_1011; 4'h3 : segout = 7'b100_1111; 4'h4 : segout = 7'b110_0110; 4'h5 : segout = 7'b110_1101; 4'h6 : segout = 7'b111_1101; 4'h7 : segout = 7'b000_0111; 4'h8 : segout = 7'b111_1111; 4'h9 : segout = 7'b110_1111; 4'ha : segout = 7'b111_0111; 4'hb : segout = 7'b111_1100; 4'hc : segout = 7'b101_1000; 4'hd : segout = 7'b101_1110; 4'he : segout = 7'b111_1001; 4'hf : segout = 7'b111_0001; default : segout = 7'bxxx_xxxx; case 3x1 マルチプレクサ module mux3x1 ( a, b, c, y, sel ); parameter n = 1; input [n-1:0] a, b, c; input [1:0] sel; output [n-1:0] y; reg [n-1:0] y;

18 or b or c or sel) case(sel) 2'd0 : y = a; 2'd1 : y = b; 2'd2 : y = c; default : y = 'bx; case 4x1 マルチプレクサ module mux4x1 ( a, b, c, d, y, sel ); parameter n = 1; input [n-1:0] a, b, c, d; input [1:0] sel; output [n-1:0] y; reg [n-1:0] y; or b or c or d or sel) case(sel) 2'd0 : y = a; 2'd1 : y = b; 2'd2 : y = c; 2'd3 : y = d; default : y = 'bx; case 5x1 マルチプレクサ module mux5x1 ( a, b, c, d, e, y, sel ); parameter n = 1; input [n-1:0] a, b, c, d, e;

19 input [2:0] sel; output [n-1:0] y; reg [n-1:0] y; or b or c or d or e or sel) case(sel) 3'd0 : y = a; 3'd1 : y = b; 3'd2 : y = c; 3'd3 : y = d; 3'd4 : y = e; default : y = 'bx; case [ 実験機材 ] FPGA41 [ 設計情報 ] 原理 理論に同じ [ 実験結果 ] 動作確認には次の検証プログラムを用いる 検証プログラム (1~10 までの和を計算するプログラム ) mem[0] <= 16'h3000; //LDI 0 mem[1] <= 16'h2015; //STA #20 mem[2] <= 16'h2016; //STA #21 mem[3] <= 16'h3001; //LDI 1 mem[4] <= 16'h2017; //STA #22 mem[5] <= 16'h300a; //LDI 10 mem[6] <= 16'h2018; //STA #23 mem[7] <= 16'h600a; //JL #010 mem[8] <= 16'hf000; //HALT

20 mem[9] <= 16'h0000; //NOP mem[10] <= 16'h1016; //LDA#21 mem[11] <= 16'h8017; //ADD#22 mem[12] <= 16'h2016; //STA#21 mem[13] <= 16'h8015; //ADD#20 mem[14] <= 16'h2015; //STA#20 mem[15] <= 16'h1016; //LDA#21 mem[16] <= 16'h9018; //SUB#23 mem[17] <= 16'h5013; //JPZ#19 mem[18] <= 16'h400a; //JMP #010 mem[19] <= 16'h1015; //LDA#20 mem[20] <= 16'h7000; //RET mem[21] <= 16'h0000; //DC Total mem[22] <= 16'h0000; //DC 変数 i mem[23] <= 16'h0000; //DC 定数 1 : 刻み値 mem[24] <= 16'h0000; //DC 定数 50 : 終り値 検証プログラムを作成した CPU で動作させたら 最終的に 期待した結果 55(0x0037) がメモリに書き込まれ アキュームレータに出力され プログラムカウンタがアドレス 8 番地で停止した [ 考察 ] 期待した結果が確認できた [ 感想 資料 ] CPU を完成させられて よかった 完成させられなかったら ハードウェアの授業がつまらないと思って 終わっていたかもしれない