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1 (4) 工学部講義 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻 東京大学工学部電子情報工学科 / 電気工学科 はじめに CPU の設計 (3)
2 はじめに 本講義の目的 の基本を学ぶ : 機能 VLSI 対象者 : 工学部 4 年生以上 担当者 坂井修一 プロセッサ VLSI 池田誠 アルゴリズム VLSI 時間 場所 水曜日 8:30-10:15 工学部 2 号館 243 前提となる知識 電気回路 電子回路 ディジタル論理回路 半導体デバイス VLSI コンピュータアーキテクチャ
3 教科書 成績 教科書 坂井修一 実践コンピュータアーキテクチャ ( コロナ社 ) 坂井部分は教科書通りやります ( 池田先生の教科書 ) 参考書 : 電子デバイス 論理回路 コンピュータアーキテクチャ 坂井修一 論理回路入門 培風館 坂井修一 コンピュータアーキテクチャ コロナ社 電子回路 VLSI ( 池田先生推薦の本 ) 成績 実習レポート + 出席
4 講義の概要と予定 入門 坂井 4/11 CPU 設計論 坂井 4/18, 5/9, 16, 6/13 (5/16 レポート出題 ) 専用回路設計論 池田 4/25, 5/2, 23, 6/6, 27 まとめ 将来展望 坂井 6/20 池田 7/4 予備 7/11
5 命令データ選択+ メモリアドレスデータメモリ変位 CPU の構成と設計の基本方針 ( 復習 ) 設計方針 命令メモリ変位 0 選択回路 + セット P C (1) 上位モジュールは 動作 を基本とし 1 命令フェッチ 2 命令デコード 3 実行 4 結果の格納をそれぞれモジュールとして設計する (2) 下位モジュールは ハードウェアの実体 に近いものとする P C 命令アドレス 命令メモリ レジスタアドレス 即値 命令デコーダ レジスタファイル ( 読み ) 演算制御 メモリアドレス A L U メモリ制御 データメモリ フラグ 1 データ選択レジスタファイル ( 書き ) 1 命令フェッチ (F) 2 命令デコード (D) 3 演算実行 (E) 4 結果格納 (W) アドレスの流れ制御の流れデータの流れ 動作に着目したプロセッサの内部構成
6 シミュレーションによる検証 シミュレーションによる動作検証 : 方法と手順 Modelsim: Verilogテストモジュールを用いる 要素から全体へ 単純なモジュールや関数のシミュレーション 上位モジュールのシミュレーション トップモジュールのシミュレーション 実応用の ( に近い ) シミュレーション 階層構造 computer fetch data_mem execute opr_gen alu wrengen wreg calc npc writeback regr_file
7 構成要素 (1): 命令フェッチ部 命令フェッチ部 アセンブラによる機械語プログラム生成 ファイルからの機械語プログラムのロード $readmemb フェッチ動作 : 命令メモリの読み出し fetch, $monitor Modelsim によるメモリ内容の表示
8 アセンブラによる機械語プログラムの生成 addi r1, r0, 1 addi r2, r1, 1 アセンブラプログラム (1+1=2) > perl asm.pl sample.asm > sample.bnr > Windows コマンドによるアセンブル _00000_00001_ _ _00001_00010_ _ 機械語プログラム ファイル名 : sample.bnr
9 機械語プログラムのロード module fetch(pc, ins); input [31:0] pc; output [31:0] ins; reg [31:0] ins_mem [0:255]; endmodule assign ins = ins_mem[pc] ; $readmemb("sample.bnr", ins_mem [0:255]); $readmemb( filename, array); filenameのファイルからarrayにデータを読み込む
10 フェッチ動作のテスト module tfetch; reg clk, rst; reg [31:0] pc; wire [31:0] ins; begin clk = 0; end begin rstd = 1; #10 rst = 0; #20 rst = 1; end forever #50 clk =!clk; 列挙した信号に変化があればプリントする rst or posedge clk) begin if (rst == 0) pc <= 0; else if (clk == 1) pc <= pc + 1; end $monitor($stime, " rstd=%b, clk=%b, pc=%d, ins=%b", rstd, clk, pc, ins); fetch fetch_body(pc, ins); endmodule
11 テスト結果 VSIM1> run # 0 rstd=1, clk=0, pc= x, ins=xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx # 10 rstd=0, clk=0, pc= 0, ins= # 30 rstd=1, clk=0, pc= 0, ins= # 50 rstd=1, clk=1, pc=1, ins= # 100 rstd=1, clk=0, pc= 1, ins= # 150 rstd=1, clk=1, pc=2, ins=xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
12 Modelsim によるメモリ内容の表示 Workspace ウィンドウの Memories タブをクリックして表示させる
13 構成要素のシミュレーション (2) 実行部 演算回路 ALU 演算の指定回路 (opr_gen): 組合せ回路の場合を尽くす ALU: case 文 場合の数が多い 典型的なパターンと極端なパターンのテスト プログラム実行によるテスト 結果データの生成 分岐 書き込みレジスタの選択 : case 文が多い ALU と同様の方法でテスト
14 opr_gen のテスト : 演算を決定する回路 module test_opr_gen; reg [5:0] op; reg [4:0] operation; reg [4:0] opr; function [4:0] opr_gen; input [5:0] op; input [4:0] operation; case (op) 6'd0: opr_gen = operation; 6'd1: opr_gen = 5'd0; 6'd4: opr_gen = 5'd8; 6'd5: opr_gen = 5'd9; 6'd6: opr_gen = 5'd10; default: opr_gen = 5'h1f; endcase endfunction begin op = 6'd0; operation = 5'd0; opr = opr_gen(op, operation); #100 op = 6'd0; operation = 5'd8; opr = opr_gen(op, operation); #100 op = 6'd0; operation = 5'd11; opr = opr_gen(op, operation); #100 op = 6'd1; operation = 5'd0; opr = opr_gen(op, operation); #100 op = 6'd4; operation = 5'd3; opr = opr_gen(op, operation); #100 op = 6'd5; operation = 5'd9; opr = opr_gen(op, operation); #100 op = 6'd6; operation = 5'd11; opr = opr_gen(op, operation); #100 op = 6'd2; operation = 5'd0; opr = opr_gen(op, operation); #100 op = 6'd10; operation = 5'd11; opr = opr_gen(op, operation); end $monitor($stime, " op=%d, operation=%d, opr=%d", op, operation, opr); endmodule 100 ユニットごとに異なる入力を与える 列挙した信号に変化があればプリントする
15 opr_gen のテスト結果 VSIM1> run # 0 op= 0, operation= 0, opr= 0 # 100 op= 0, operation= 8, opr= 8 # 200 op= 0, operation=11, opr=11 # 300 op= 1, operation= 0, opr= 0 # 400 op= 4, operation= 3, opr= 8 # 500 op= 5, operation= 9, opr= 9 # 600 op= 6, operation=11, opr=10 # 700 op= 2, operation= 0, opr=31 # 800 op=10, operation=11, opr=31
16 ALU のテスト module test_alu; reg[4:0] operation, shift; reg [31:0] operand1, operand2, result; function [31:0] alu; 前述の通り endfunction begin opr = 0; shift = 0;operand1=32'h ;operand2=32'h ;result = alu(opr, shift, operand1,operand2); #100 operand1 = 32'h ; operand2 = 32'h ; result = alu(opr, shift, operand1,operand2); #100 operand1 = 32'h0fffffff; operand2 = 32'h ; result = alu(opr, shift, operand1,operand2); #100 operand1 = 32'hffffffff; operand2 = 32'hffffffff; result = alu(opr, shift, operand1,operand2); #100 opr = 1; operand1 = 32'h ; operand2 = 32'h ;result = alu(opr,shift, operand1,operand2); #100 operand1 = 32'hffffffff; operand2 = 32'hfffffffe; result = alu(opr, shift, operand1,operand2); #100 opr = 8;operand1 = 32'h ; operand2 = 32'hffffffff; result = alu(opr, shift, operand1,operand2); #100 operand1 = 32'h ; operand2 = 32'haaaaaaaa; result = alu(opr, shift, operand1,operand2); #100 operand1 = 32 hffffffff; operand2 = 32 hffffffff; result = alu(opr, shift, operand1,operand2); #100 opr = 9;operand1 = 32'h ; operand2 = 32'hffffffff; result = alu(opr, shift, operand1,operand2); #100 operand1 = 32'h ; operand2 = 32'haaaaaaaa; result = alu(opr, shift, operand1,operand2); #100 opr = 10;operand1 = 32'h ; operand2 = 32'hffffffff; result = alu(opr, shift, operand1,operand2); #100 operand1 = 32'h ; operand2 = 32'h ; result = alu(operand1,operand2, opr, shift); #100 opr = 11;operand1 = 32'h ; operand2 = 32'hffffffff; result = alu(opr, shift, operand1,operand2); #100 operand1 = 32'h ; operand2 = 32'h ; result = alu(operand1,operand2, opr, shift); #100 opr = 16;operand1 = 32'h ; shift = 2'h1; result = alu(opr, shift, operand1,operand2); #100 opr = 16;operand1 = 32'h ; shift = 2'h1; result = alu(opr, shift, operand1,operand2); #100 opr = 17;operand1 = 32'h ; shift = 2'h1; result = alu(opr, shift, operand1,operand2); #100 opr = 18;operand1 = 32'h ; shift = 2'h1; result = alu(operand1,operand2, opr, shift); #100 operand1 = 32'h ; shift = 2'h1; result = alu(opr, shift, operand1,operand2); #100 opereation = 2; result = alu(opr, shift, operand1,operand2); end $monitor($stime, " op=%h, shift=%h, op1=%h, op2=%h, result=%h", opr, shift, operand1, operand2, result); endmodule 100 ユニットごとに異なる入力を与える 列挙した信号に変化があればプリントする
17 ALU のテスト結果 > VSIM5 run -all # 0 op=00, shift=00, op1= , op2= , result= # 100 op=00, shift=00, op1= , op2= , result= # 200 op=00, shift=00, op1=0fffffff, op2= , result= # 300 op=00, shift=00, op1=ffffffff, op2=ffffffff, result=fffffffe # 400 op=01, shift=00, op1= , op2= , result= # 500 op=01, shift=00, op1=ffffffff, op2=fffffffe, result= # 600 op=08, shift=00, op1= , op2=ffffffff, result= # 700 op=08, shift=00, op1= , op2=aaaaaaaa, result= # 800 op=08, shift=00, op1=ffffffff, op2=ffffffff, result=ffffffff # 900 op=09, shift=00, op1= , op2=ffffffff, result=ffffffff # 1000 op=09, shift=00, op1= , op2=aaaaaaaa, result=ffffffff # 1100 op=0a, shift=00, op1= , op2=ffffffff, result=ffffffff # 1200 op=0a, shift=00, op1= , op2= , result=ffffffff # 1300 op=0b, shift=00, op1= , op2=ffffffff, result=ffffffff # 1400 op=0b, shift=00, op1= , op2= , result=ffffffff # 1500 op=10, shift=01, op1= , op2= , result=2468acf0 # 1700 op=11, shift=01, op1= , op2= , result=091a2b3c # 1800 op=12, shift=01, op1= , op2= , result=ffffffff # 1900 op=12, shift=01, op1= , op2= , result=491a2b3c # 2000 op=02, shift=01, op1= , op2= , result=ffffffff ALUのテスト プログラムでテストパターンを生成し 結果パターンを別途作成しておいてプログラムで照合するなどの方法を採るのが一般的
18 結果データの生成 分岐 書き込みレジスタの選択 結果データの生成 分岐 書き込みレジスタの選択 すべて case 文で与えられる組み合わせ回路 ALU と同様の方法でシミュレーションする
19 構成要素のシミュレーション (3) データメモリ読み書き 書き込んだデータを読み出す 書き戻し部 PC のリセットまたは +1: 場合を尽くす ( 簡単な回路 ) レジスタファイル データメモリのシミュレーションと同様に読み書きのシミュレーション ポート間同時アクセスのシミュレーション チェック
20 データメモリのテスト module data_mem(address, clk, write_data, wren, read_data); 図 7.9 と同じ module test_mem; reg[7:0] address; reg clk, wren; reg [31:0] ra, wa, write_data wire [31:0] read_data; begin clk = 0; forever #50 clk = ~clk; end begin #40 address = 0; write_data=8'h21; wren = 0; #100 address = 1; write_data=8'h43; wren = 0; #100 address = 2; write_data = 8'h65; wren = 1; #100 address = 2; write_data = 8'h87; wren = 0; #100 address = 3; write_data = 8'ha9; wren = 0; #100 address = 0; wren = 1; #100 address = 1; wren = 1; #100 address = 2; wren = 1; #100 address = 3; wren = 1; end $monitor($stime, "address=%d, clk=%d, write_data=%h, wren=%d, read_data=%h", address, clk, write_date, read_data); data_mem data_mem_body(address, clk, write_data, wren, read_data)) endmodule 1 クロックごとにメモリに異なる入力を与える 列挙した信号に変化があればプリントする
21 データメモリのテスト結果 isim1> run # 0 address= x, clk=0, write_data=xx, wren=x, read_data=xx # 40 address= 0, clk=0, write_data=21, wren=0, read_data=xx # 50 address= 0, clk=1, write_data=21, wren=0, read_data=21 # 100 address= 0, clk=0, write_data=21, wren=0, read_data=21 # 140 address= 1, clk=0, write_data=43, wren=0, read_data=xx # 150 address= 1, clk=1, write_data=43, wren=0, read_data=43 # 200 address= 1, clk=0, write_data=43, wren=0, read_data=43 # 240 address= 2, clk=0, write_data=65, wren=1, read_data=xx # 250 address= 2, clk=1, write_data=65, wren=1, read_data=xx # 300 address= 2, clk=0, write_data=65, wren=1, read_data=xx # 340 address= 2, clk=0, write_data=87, wren=0, read_data=xx # 350 address= 2, clk=1, write_data=87, wren=0, read_data=87 # 400 address= 2, clk=0, write_data=87, wren=0, read_data=87 # 440 address= 3, clk=0, write_data=a9, wren=0, read_data=xx # 450 address= 3, clk=1, write_data=a9, wren=0, read_data=a9 # 500 address= 3, clk=0, write_data=a9, wren=0, read_data=a9 # 540 address= 0, clk=0, write_data=a9, wren=1, read_data=21 # 550 address= 0, clk=1, write_data=a9, wren=1, read_data=21 # 600 address= 0, clk=0, write_data=a9, wren=1, read_data=21 # 640 address= 1, clk=0, write_data=a9, wren=1, read_data=43 # 650 address= 1, clk=1, write_data=a9, wren=1, read_data=43 # 700 address= 1, clk=0, write_data=a9, wren=1, read_data=43 # 740 address= 2, clk=0, write_data=a9, wren=1, read_data=87 # 750 address= 2, clk=1, write_data=a9, wren=1, read_data=87 # 800 address= 2, clk=0, write_data=a9, wren=1, read_data=87 # 840 address= 3, clk=0, write_data=a9, wren=1, read_data=a9 # 850 address= 3, clk=1, write_data=a9, wren=1, read_data=a9 VLSIアーキテクチャ a xx メモリの中身
22 構成要素のシミュレーション (4) 書き戻し部 PC のリセットまたは +1: 場合を尽くす ( 簡単な回路 )
23 書き戻し部のテスト module test_writeback; reg clk, rstd; reg [31:0] nextpc; wire [31:0] pc; begin clk = 0; forever #50 clk = ~clk; end begin rstd = 1; #10 rstd = 0; #20 rstd = 1; end begin #30 nextpc = 0'h ; #100 nextpc = 0'h ; #100 nextpc = 0'h ; #100 nextpc = 0'hffffffff; end writeback writeback_body(clk, rstd, nextpc, pc); 1 クロックごとに異なる入力を与える 列挙した信号に変化があればプリントする $monitor($stime, " rstd=%d, clk=%d, nextpc=%h, pc=%h", rstd, clk, nextpc, pc); endmodule
24 書き戻し部のテスト結果 rstd=1, clk=0, nextpc=xxxxxxxx, pc=xxxxxxxx # 10 rstd=0, clk=0, nextpc=xxxxxxxx, pc= # 30 rstd=1, clk=0, nextpc= , pc= # 50 rstd=1, clk=1, nextpc= , pc= # 100 rstd=1, clk=0, nextpc= , pc= # 130 rstd=1, clk=0, nextpc= , pc= # 150 rstd=1, clk=1, nextpc= , pc= # 200 rstd=1, clk=0, nextpc= , pc= # 230 rstd=1, clk=0, nextpc= , pc= # 250 rstd=1, clk=1, nextpc= , pc= # 300 rstd=1, clk=0, nextpc= , pc= # 330 rstd=1, clk=0, nextpc=ffffffff, pc= # 350 rstd=1, clk=1, nextpc=ffffffff, pc=ffffffff
25 構成要素のシミュレーション (5) レジスタファイル データメモリのシミュレーションと同様に読み書きのシミュレーション ポート間同時アクセスのシミュレーション チェック
26 レジスタファイルのテスト module test_register_file; reg clk, rstd, wren; reg [4:0] ra1, ra2, wa; wire [31:0] rr1, rr2; reg [31:0] wr; begin clk = 0; forever #50 clk =!clk; end begin rstd = 1; #30 rstd = 0; #40 rstd = 1; #10 wren=0; ra1=1; ra2=2; wa=3; wr=32'haaaaaaaa; #100 ra1=3; ra2=3; wa=4; wr=32'h ; #100 ra1=4; ra2=5; wa=5; wr=32'h ; #100 ra1=5; ra2=4; wa=6; wr=32'h ; #100 ra1=6; ra2=0; wa=1; wr=32'h ; #100 ra1=1; ra2=6; wa=2; wr=32'h ; #100 ra1=1; ra2=2; wa=7; wr=32'h ; #100 wren=1; ra1=1; ra2=2; wa=8; wr=32'haaaaaaaa; #100 ra1=3; ra2=4; wa=9; wr=32'h ; #100 ra1=5; ra2=6; wa=10; wr=32'hbbbbbbbb; #100 ra1=7; ra2=8; wa=11; wr=32'hcccccccc; #100 ra1=9; ra2=10; wa=11; wr=32'hdddddddd; // # end 1 クロックごとに異なる入力を与える 列挙した信号に変化があればプリントする reg_file rf_body(clk, rstd, wr, ra1, ra2, wa, wren, rr1, rr2); $monitor($stime, " clk=%d, rstd=%d, ra1=%h, ra2=%h, wa=%h, rr1=%h, rr2=%h, wr=%h, wren=%h", clk, rstd, ra1, ra2, wa, rr1, rr2, wr, wren); endmodule VLSIアーキテクチャ
27 レジスタファイルのテスト結果 Vsim > run # 0 clk=0, rstd=1, ra1=xx, ra2=xx, wa=xx, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=xxxxxxxx, wren=x # 30 clk=0, rstd=0, ra1=xx, ra2=xx, wa=xx, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=xxxxxxxx, wren=x # 50 clk=1, rstd=0, ra1=xx, ra2=xx, wa=xx, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=xxxxxxxx, wren=x # 70 clk=1, rstd=1, ra1=xx, ra2=xx, wa=xx, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=xxxxxxxx, wren=x # 80 clk=1, rstd=1, ra1=01, ra2=02, wa=03, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=aaaaaaaa, wren=0 # 100 clk=0, rstd=1, ra1=01, ra2=02, wa=03, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=aaaaaaaa, wren=0 # 150 clk=1, rstd=1, ra1=01, ra2=02, wa=03, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=aaaaaaaa, wren=0 # 180 clk=1, rstd=1, ra1=03, ra2=03, wa=04, rr1=aaaaaaaa, rr2=aaaaaaaa, wr= , wren=0 # 200 clk=0, rstd=1, ra1=03, ra2=03, wa=04, rr1=aaaaaaaa, rr2=aaaaaaaa, wr= , wren=0 # 250 clk=1, rstd=1, ra1=03, ra2=03, wa=04, rr1=aaaaaaaa, rr2=aaaaaaaa, wr= , wren=0 # 280 clk=1, rstd=1, ra1=04, ra2=05, wa=05, rr1= , rr2=xxxxxxxx, wr= , wren=0 # 300 clk=0, rstd=1, ra1=04, ra2=05, wa=05, rr1= , rr2=xxxxxxxx, wr= , wren=0 # 350 clk=1, rstd=1, ra1=04, ra2=05, wa=05, rr1= , rr2= , wr= , wren=0 # 380 clk=1, rstd=1, ra1=05, ra2=04, wa=06, rr1= , rr2= , wr= , wren=0 # 400 clk=0, rstd=1, ra1=05, ra2=04, wa=06, rr1= , rr2= , wr= , wren=0 # 450 clk=1, rstd=1, ra1=05, ra2=04, wa=06, rr1= , rr2= , wr= , wren=0 # 480 clk=1, rstd=1, ra1=06, ra2=00, wa=01, rr1= , rr2= , wr= , wren=0 # 500 clk=0, rstd=1, ra1=06, ra2=00, wa=01, rr1= , rr2= , wr= , wren=0 # 550 clk=1, rstd=1, ra1=06, ra2=00, wa=01, rr1= , rr2= , wr= , wren=0 # 580 clk=1, rstd=1, ra1=01, ra2=06, wa=02, rr1= , rr2= , wr= , wren=0 # 600 clk=0, rstd=1, ra1=01, ra2=06, wa=02, rr1= , rr2= , wr= , wren=0 # 650 clk=1, rstd=1, ra1=01, ra2=06, wa=02, rr1= , rr2= , wr= , wren=0 # 680 clk=1, rstd=1, ra1=01, ra2=02, wa=07, rr1= , rr2= , wr= , wren=0 # 700 clk=0, rstd=1, ra1=01, ra2=02, wa=07, rr1= , rr2= , wr= , wren=0 # 750 clk=1, rstd=1, ra1=01, ra2=02, wa=07, rr1= , rr2= , wr= , wren=0 # 780 clk=1, rstd=1, ra1=01, ra2=02, wa=08, rr1= , rr2= , wr=aaaaaaaa, wren=1 # 800 clk=0, rstd=1, ra1=01, ra2=02, wa=08, rr1= , rr2= , wr=aaaaaaaa, wren=1 # 850 clk=1, rstd=1, ra1=01, ra2=02, wa=08, rr1= , rr2= , wr=aaaaaaaa, wren=1 # 880 clk=1, rstd=1, ra1=03, ra2=04, wa=09, rr1=aaaaaaaa, rr2= , wr= , wren=1 # 900 clk=0, rstd=1, ra1=03, ra2=04, wa=09, rr1=aaaaaaaa, rr2= , wr= , wren=1 # 950 clk=1, rstd=1, ra1=03, ra2=04, wa=09, rr1=aaaaaaaa, rr2= , wr= , wren=1 # 980 clk=1, rstd=1, ra1=05, ra2=06, wa=0a, rr1= , rr2= , wr=bbbbbbbb, wren=1 #1000 clk=0, rstd=1, ra1=05, ra2=06, wa=0a, rr1= , rr2= , wr=bbbbbbbb, wren=1 #1050 clk=1, rstd=1, ra1=05, ra2=06, wa=0a, rr1= , rr2= , wr=bbbbbbbb, wren=1 #1080 clk=1, rstd=1, ra1=07, ra2=08, wa=0b, rr1= , rr2=xxxxxxxx, wr=cccccccc, wren=1 #1100 clk=0, rstd=1, ra1=07, ra2=08, wa=0b, rr1= , rr2=xxxxxxxx, wr=cccccccc, wren=1 #1150 clk=1, rstd=1, ra1=07, ra2=08, wa=0b, rr1= , rr2=xxxxxxxx, wr=cccccccc, wren=1 #1180 clk=1, rstd=1, ra1=09, ra2=0a, wa=0b, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=dddddddd, wren=1 #1200 clk=0, rstd=1, ra1=09, ra2=0a, wa=0b, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=dddddddd, wren=1 #1250 clk=1, rstd=1, ra1=09, ra2=0a, wa=0b, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=dddddddd, wren=1 #1300 clk=0, rstd=1, ra1=09, ra2=0a, wa=0b, rr1=xxxxxxxx, rr2=xxxxxxxx, wr=dddddddd, wren=1
28 全体シミュレーション 信号レベルのシミュレーション ブレークポイントを設定して信号線やメモリセルの値を観察する システムタスクを利用して 重要な信号の変化を表示させる 命令実行のシミュレーション すべての命令が仕様通り稼働するか? 命令の続き具合に依存する誤動作がないか? プログラムのシミュレーション アセンブリ言語でプログラムを書く アセンブル 命令メモリにプログラムをロードする ( 命令フェッチ部のテストと同じ ) Modelsimでシミュレーション実行 コンピュータアーキテクチャ 東大 坂井
29 トップモジュール (HDL 記述 ) module computer(clk, rstd); input clk, rstd; wire [31:0] pc, ins, reg1,reg2, result, nextpc; wire [4:0] wra; wire [3:0] wren; fetch fetch_body (pc[7:0], ins); execute execute_body (clk, ins, pc, reg1, reg2, wra, result, nextpc); writeback writeback_body (clk, rstd, nextpc, pc); reg_file rf_body (clk, rstd, result, ins[25:21], ins[20:16], wra, (~ wra), reg1, reg2); endmodule
30 トップモジュールのシミュレーション module tcomputer3; reg clk, rstd; begin rstd =1; #10 rst = 0; #10 rst = 1; end begin clk = 0; forever #50 clk = ~clk; end クロック毎の動作をシミュレートする プログラムは別途命令メモリに入れておく computer computer3_body(clk, rst); endmodule $monitor($time, " rstd=%d, clk=%d, pc=%h, ins=%h, reg1=%h, reg2=%h", rstd, clk, pc, ins, reg1, reg2); 重要な信号変化の表示 : computer に入れておく
31 1+1=2 のシミュレーション結果
32 階和計算のプログラム addi r1, r0, 20 addi r2, r0, 0 addi r3, r0, 0 label: addi r2, r2, 1 add r3, r2, r3 blt r2 r1 label end: j end N=20 アセンブル _00000_00001_ _ _00000_00010_ _ _00000_00011_ _ _00010_00010_ _ _00010_00011_00011_ _ _00010_00001_ _ _ _
33 階和計算のシミュレーション結果 = 210 = (binary) (R3 の値 )
34 宿題 4 この授業で作成したプロセッサを Verilog HDL で記述せよ 教科書にしたがって 次の各モジュールをシミュレーションせよ 命令フェッチ部 実行部 : ALU データメモリ読み書き 書き戻し部 レジスタファイル 教科書にしたがって 1+1=2 などのプログラムをシミュレータ上で動作させよ 提出の必要はないが 次のレポート課題のためには必須となる
35 レポート課題 ( 別紙 ) 提出 6 月 29 日 ( 金 )17 時までに電気系事務室レポートボックスへ 遅れた場合は理由のいかんによらず受理しません
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工学部講義 (7) 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに 基本 CPU の設計 はじめに 本講義の目的 の基本を学ぶ 時間 場所 火曜日 8:40-10:10 工学部 2 号館 241 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/
Verilog HDL による回路設計記述
Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995
< B8CDD8AB B83685D>
() 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに アウトオブオーダ処理 工学部講義 はじめに 本講義の目的 の基本を学ぶ 場所 火曜日 8:40-0:0 工学部 号館 4 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/ 教科書 坂井修一
計算機アーキテクチャ
計算機アーキテクチャ 第 11 回命令実行の流れ 2014 年 6 月 20 日 電気情報工学科 田島孝治 1 授業スケジュール ( 前期 ) 2 回日付タイトル 1 4/7 コンピュータ技術の歴史と コンピュータアーキテクチャ 2 4/14 ノイマン型コンピュータ 3 4/21 コンピュータのハードウェア 4 4/28 数と文字の表現 5 5/12 固定小数点数と浮動小数点表現 6 5/19 計算アーキテクチャ
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2019 年 4 月 26 日ハードウエア設計論 :3 ハードウエアにおける設計表現 ハードウエア設計記述言語 VerilogHDL ~ 種々の記述 ~ ALU の実装とタイミングに関して always @(A or B or C) Ubuntu を起動し verilog が実行できる状態にしておいてください 79 演習 4: 簡単な演算器 1 入力 A:8 ビット 入力 B:8 ビット 出力 O:8
VelilogHDL 回路を「言語」で記述する
2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4
ディジタル回路 第1回 ガイダンス、CMOSの基本回路
POCO の 1 サイクルマイクロアーキテクチャ POCO は 作りながら学ぶコンピュータアーキテクチャ ( 倍風館 ) で使っている教育用の 16 ビット RISC である www.am.ics.keio.ac.jp/parthenon/pocobook/ も参照のこと POCO の構成 1 + + ext func[2:0] 2:0 THB ADD 00 01 10 comsel com S A
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完了した CP:1~19( 合計 19 個 ) 未達成の CP:20 [ 要旨 目的 ] CPU の製作を行う CPU の製作を通じて ハードウェア設計の流れを理解する CPU の構造について 理解を深める CPU 製作第 3 回の実験では 最終的なCPUの完成を目指す [ 原理 理論 ] まずは CPU の構造設計から行う 全体の構成は次のようになる 下の図では モニター回路は含まれない chattering
ディジタル回路 第1回 ガイダンス、CMOSの基本回路
1 前回教育用の RISC POCO を導入しました 今日はその Verilog 記述を紹介します まず この復習をやっておきましょう 2 最も重要な点は メモリの読み書きで レジスタ間接指定の理解です これはポインタと一緒なので 間違えないように修得してください 3 RISC なので 基本の演算はレジスタ同士でしかできません MV はレジスタ間のデータ移動なので気をつけてください 4 イミーディエイト命令は
2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE
差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである
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東北大学工学部機械知能 航空工学科 2015 年度 5 セメスター クラス D 計算機工学 6. MIPS の命令と動作 演算 ロード ストア ( 教科書 6.3 節,6.4 節 ) 大学院情報科学研究科鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ間の演算命令 (C 言語 ) c = a + b; ( 疑似的な MIPS アセンブリ言語 )
電卓の設計 1
電卓の設計 1 FPGA Express と MAXPLUS2 に よる FPGA 設計 FPGA EXPRESS RTL circuit.edf circuit.acf RTL MAXPLUS2 FPGA circuit.acf circuit.sof, ttf, pof SRAM 2 どうして電卓なの? その場で 10 キーを使って動かせる プロセッサだと プログラムを考えたり メモリとのインタフェースが必要
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Course number: CSC.T341 コンピュータ論理設計 Computer Logic Design 10. シングルサイクルプロセッサのデータパス Datapath for Single Cycle Processor 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
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東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x
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東北大学工学部機械知能 航空工学科 2018 年度クラス C3 D1 D2 D3 情報科学基礎 I 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x n ), i
コンピュータ工学Ⅰ
コンピュータ工学 Ⅰ Rev. 2018.01.20 コンピュータの基本構成と CPU 内容 ➊ CPUの構成要素 ➋ 命令サイクル ➌ アセンブリ言語 ➍ アドレッシング方式 ➎ CPUの高速化 ➏ CPUの性能評価 コンピュータの構成装置 中央処理装置 (CPU) 主記憶装置から命令を読み込み 実行を行う 主記憶装置 CPU で実行するプログラム ( 命令の集合 ) やデータを記憶する 補助記憶装置
スライド 1
順序回路 (2) 1 順序回路の設計 組合せ論理回路の設計法 構造や規則性に着目した手設計 ( 先人の知恵を使う ) 入力 出力の関係に基づく自動合成 ( カルノー図など ) 順序回路の設計法 構造や規則性に着目した手設計 ( 前回の各例 ) 入力 出力 状態の関係に基づく自動合成 2 同期式順序回路の入力 出力 状態の関係 x 1 x 2 組合せ回路 y 1 y 2 x n q 2 q p q 1
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ミニクイズ 4 E ハザード ( つ前の命令の結果を必要とする状況 ) が発生する条件を つ挙げよ. また それぞれの時に 制御線 ForwardA, ForwardB はどのように設定すれば良いか? ( 回答 ) E/.RegWrite= かつ E/.RegisterRd = ID/.RegisterRs この時,ForwardA = と制御すれば良い. E/.RegWrite= かつ E/.RegisterRd
問 2. タイミングチャート以下に示す VHDL コードで記述されている回路に関するタイミングチャートを完成させよ ) レジスタの動作 use IEEE.std_logic_64.all; entity RegN is generic (N : integer := 8 port ( CLK, EN
第 8 回中間試験前の演習 問.VHDL ソースコードを読む () 次の VHDL のソースコードが記述しているゲート回路の回路図を示せ. use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Logic is port ( A : in std_logic_vector(3
命令セットの構成例 a) 算術 演算命令 例 )ADD dest, source : dest dest + source SUB dest, source : dest dest - source AND dest, source : dest dest AND source SHR reg, c
第 11 回機械語とアーキテクチャ コンピュータは, 記号で組み立てられ, 記号で動く機械 : ソフトウェアソフトウェア としても理解されなければならない ソフトウェアの最も下位レベルのしくみが ( 命令セット ) アーキテクチャ である 講義では命令符号 ( 機械語 ) の構成と種類についてまとめる また, 機械語を効率良く実行するために採用されている技術について紹介する 機械語とアセンブリ言語
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011-05-19 011 年前学期 TOKYO TECH 命令処理のための基本的な 5 つのステップ 計算機アーキテクチャ第一 (E) 5. プロセッサの動作原理と議論 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W61 講義室木曜日 13:0-1:50 IF(Instruction Fetch) メモリから命令をフェッチする. ID(Instruction Decode)
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計算機システムの基礎 ( 第 10 回配布 ) 第 7 章 2 節コンピュータの性能の推移 (1) コンピュータの歴史 (2) コンピュータの性能 (3) 集積回路の進歩 (4) アーキテクチャ 第 4 章プロセッサ (1) プロセッサの基本機能 (2) プロセッサの構成回路 (3) コンピュータアーキテクチャ 第 5 章メモリアーキテクチャ 1. コンピュータの世代 計算する機械 解析機関 by
コンピュータ工学Ⅰ
コンピュータ工学 Ⅰ 中央処理装置 Rev. 2019.01.16 コンピュータの基本構成と CPU 内容 ➊ CPUの構成要素 ➋ 命令サイクル ➌ アセンブリ言語 ➍ アドレッシング方式 ➎ CPUの高速化 ➏ CPUの性能評価 コンピュータの構成装置 中央処理装置 (CPU) 主記憶装置から命令を読み込み 実行を行う 主記憶装置 CPU で実行するプログラム ( 命令の集合 ) やデータを記憶する
ソフトウェア基礎技術研修
マルチサイクルを用いた実現方式 ( 教科書 5. 節 ) マルチサイクル方式 () 2 つのデータパス実現方式 単一クロックサイクル : 命令を クロックサイクルで処理 マルチクロックサイクル : 命令を複数クロックサイクルで処理 単一クロックサイクル方式は処理効率が悪い. CLK 処理時間 命令命令命令命令命令 時間のかかる命令にクロック サイクル時間をあわさなければならない. 余り時間の発生 クロック
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 6. MIPS の命令と動作 演算 ロード ストア ( 教科書 6.3 節,6.4 節命令一覧は p.113) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ間の演算命令 (C 言語 ) c = a + b; ( 疑似的な MIPS アセンブリ言語
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13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
ソフトウェア基礎技術研修
算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない
VLD Kazutoshi Kobayashi
VLD Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2005 8 26-29 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape
計算機アーキテクチャ
計算機アーキテクチャ 第 18 回ハザードとその解決法 2014 年 10 月 17 日 電気情報工学科 田島孝治 1 授業スケジュール ( 後期 ) 2 回 日付 タイトル 17 10/7 パイプライン処理 18 10/17 ハザードの解決法 19 10/21 並列処理 20 11/11 マルチプロセッサ 21 11/18 入出力装置の分類と特徴 22 11/25 割り込み 23 12/2 ネットワークアーキテクチャ
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0 年後学期 アウトオブオーダ実行プロセッサの構成 計算機アーキテクチャ第二 (O) アウトオブオーダ実行プロセッサとバックエンド フロントエンド 命令ウィンドウ : 命令を格納するバッファ 命令ウィンドウ ALU レジスタファイル ALU スケジューラ等 Register Dispatch 命令フェッチ, デコード, リネーミング バックエンド アウトオブオーダ実行プロセッサの構成 ディスパッチ
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(5) 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに 工学部講義 はじめに 本講義の目的 の基本を学ぶ 時間場所 火曜日 8:40-10:10 工学部 2 号館 241 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/ 教科書 坂井修一 (
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Dispatch 0 年後学期 計算機アーキテクチャ第二 (O) アウトオブオーダ実行プロセッサとバックエンド フロントエンド 命令ウィンドウ : 命令を格納するバッファ ALU Dispatch 命令フェッチ, デコード, リネーミング バックエンド ディスパッチ (dispatch) : 命令ウィンドウに命令を格納する動作 発行 (issue, fire) : 命令ウィンドウから, データ依存が解消された命令を機能ユニットに送り出す動作
ex04_2012.ppt
2012 年度計算機システム演習第 4 回 2012.05.07 第 2 回課題の補足 } TSUBAMEへのログイン } TSUBAMEは学内からのログインはパスワードで可能 } } } } しかし 演習室ではパスワードでログインできない設定 } 公開鍵認証でログイン 公開鍵, 秘密鍵の生成 } ターミナルを開く } $ ssh-keygen } Enter file in which to save
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Verilog HDL Verilog HDL VerilogHDL veriloghdl / CPLD , 1bit 2 MUX 5 D,E) always) module MUX(out, a, b, sel); output out; input a, b, sel; A) IF module MUX(out, a, b, sel); output out; input a, b, sel;
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工学部講義 (5) 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに キャッシュ はじめに 本講義の目的 の基本を学ぶ 時間場所 火曜日 8:40-10:10 工学部 2 号館 241 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/ 教科書 坂井修一
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RL78/G13 周辺機能紹介安全機能 ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ 安全機能の概要 フラッシュ メモリ CRC 演算機能 RAM パリティ エラー検出機能 データの保護機能 RAM ガード機能 SFR ガード機能 不正メモリ アクセス機能 周辺機能を使用した安全機能 周波数検出機能 A/D
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コンピュータアーキテクチャ 第 7 週命令セットアーキテクチャ ( 命令の表現 命令の実行の仕組 ) 2013 年 11 月 6 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現
-2 外からみたプロセッサ GND VCC CLK A0 A1 A2 A3 A4 A A6 A7 A8 A9 A10 A11 A12 A13 A14 A1 A16 A17 A18 A19 D0 D1 D2 D3 D4 D D6 D7 D8 D9 D10 D11 D12 D13 D14 D1 MEMR
第 回マイクロプロセッサのしくみ マイクロプロセッサの基本的なしくみについて解説する. -1 マイクロプロセッサと周辺回路の接続 制御バス プロセッサ データ バス アドレス バス メモリ 周辺インタフェース バスの基本構成 Fig.-1 バスによる相互接続は, 現在のコンピュータシステムのハードウェアを特徴づけている. バス (Bus): 複数のユニットで共有される信号線システム内の データの通り道
6. パイプライン制御
6. パイプライン制御 パイプライン (Pipelining) 命令のスループットをあげて性能を向上する Program eection order Time (in instrctions) lw $, ($) fetch 2 4 6 8 2 4 6 8 Data access lw $2, 2($) 8 ns fetch Data access lw $3, 3($) Program eection
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計算機構成論 (Chap. ) @C01 http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch2012/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見
ModelSim-Altera - RTL シミュレーションの方法
ALTIMA Corp. ModelSim-Altera RTL シミュレーションの方法 ver.15.1 2016 年 5 月 Rev.1 ELSENA,Inc. 目次 1. 2. 3. はじめに...3 RTL シミュレーションの手順...4 RTL シミュレーションの実施...5 3-1. 3-2. 新規プロジェクトの作成... 5 ファイルの作成と登録... 7 3-2-1. 新規ファイルの作成...
C に必要なコンピュータ知識 C はコンピュータの力を引き出せるように設計 コンピュータの知識が必要
C プログラミング 1( 再 ) 第 5 回 講義では C プログラミングの基本を学び演習では やや実践的なプログラミングを通して学ぶ C に必要なコンピュータ知識 C はコンピュータの力を引き出せるように設計 コンピュータの知識が必要 1 コンピュータの構造 1.1 パーソナルコンピュータの構造 自分の ( 目の前にある ) コンピュータの仕様を調べてみよう パソコン本体 = CPU( 中央処理装置
Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用]
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2007.11.12 集積回路工学 Matsuzawa Lab 1 集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 2007.11.12 集積回路工学 Matsuzawa Lab 2 1. 1. ハードウェア記述言語 (VHDL で回路を設計 ) HDL 設計の手順や基本用語を学ぶ RTL とは? Register Transfer Level レジスタ間の転送関係を表現したレベル慣例的に以下のことを行う
Microsoft PowerPoint - Chap2 [Compatibility Mode]
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計算機構成論 (Chap. 2) @C http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch22/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見 ご要望
2.5. Verilog 19 Z= X + Y - Z A+B LD ADD SUB ST (X<<1)+(Y<<1) X 1 2 LD SL ST 2 10
2.5. Verilog 19 Z= X + Y - Z A+B LD 0 0001 0000 ADD 1 0110 0001 SUB 2 0111 0010 ST 2 1000 0010 (X
Microsoft PowerPoint - arch5kai.ppt [互換モード]
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コンピュータアーキテクチャ 第 5 回 割 り 込 み その2 天 野 hunga@am.ics.keio.ac.jp ac 割 り 込 み(Interrupt) I/O 側 からCPUに 対 して 割 り 込 みを 要 求 CPUはこれを 受 け 付 けると 自 動 的 にPCを 割 り 込 み 処 理 ルーチンの 先 頭 に 変 更 戻 り 番 地 はどこかに 保 存 割 り 込 み 処 理 ルーチンを
FPGAによる24時間時計回路
の設計 通信処理ネットワーク研究室 10ec062 志村貴大 1. まえがき今回 24 時間時計回路の設計を行った理由は FPGA を用いた論理回路設計の基礎を学ぶにあたり ハード及びソフト双方の基本技術を一度に習得できる題材であると推測したためである 24 時間時計を構成するモジュールの設計を終えた今 その推測は正しかったものと自負している 本レポートは 復習を兼ねた制作記録としてだけではなく 自分と同じ回路設計初心者が学習の参考にできるものにしたいと考えている
Microsoft PowerPoint - ProcML-12-3.ppt
プロセッサと 年次前次前期 ( 第 回 ) 進数の加減算 (overflow( overflow) 演習 次の ビット演算の結果は overflow か? () + + () + + 答 答 中島克人 情報メディア学科 nakajima@im.dendai.ac.jp () - = + + 答 進数の加減算 (overflow( overflow) 演習 次の ビット演算の結果は overflow
QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは？
アルテラ FPGA 向け PLL リコンフィグの応用回路 1. PLL リコンフィグとは アルテラ FPGA は PLL 機能を内蔵しています PLL を利用して基本周波数を逓倍 分周したクロックを利用することができます 通常 FPGA 開発ツール Quartus2( 以下 Q2) の MegaWizard プラグインマネージャを利用して PLL を設定し 希望のクロック周波数を得ることができます
デジタル回路入門
Open-It FPGA トレーニングコース ( 初級編 ) 第 9 版 2. 組み合わせ回路入門 2.2. 実習 Verilog-HDL 記述 2013 年 5 月 10 日修正 デジタル回路の構成要素 O=A&B; O=~I; INV O=A B; 全てのデジタル回路はこの 4 つの要素 ( 回路 ) のみで構成されている 4 要素の HDL 記述を知っていれば最低限の知識としては十分 2 HDL:
卒業論文 巡回冗長検査 CRC32 のハード / ソフト最適分割の検討 氏名 : 伊藤大喜学籍番号 : 指導教員 : 山崎勝弘教授提出日 : 2009 年 2 月 19 日 立命館大学理工学部電子情報デザイン学科
卒業論文 巡回冗長検査 CRC32 のハード / ソフト最適分割の検討 氏名 : 伊藤大喜学籍番号 : 2260050004-3 指導教員 : 山崎勝弘教授提出日 : 2009 年 2 月 19 日 立命館大学理工学部電子情報デザイン学科 内容概要本論文では LSI 設計の主流となっているハードウェア記述言語の Verilog-HDL を用いて CRC32 回路を設計することで Vreilog-HDL
Microsoft PowerPoint - 3.3タイミング制御.pptx
3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード
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コンピュータアーキテクチャ 第 11 週 制御アーキテクチャ メモリの仕組 2013 年 12 月 4 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ
この方法では, 複数のアドレスが同じインデックスに対応づけられる可能性があるため, キャッシュラインのコピーと書き戻しが交互に起きる性のミスが発生する可能性がある. これを回避するために考案されたのが, 連想メモリアクセスができる形キャッシュである. この方式は, キャッシュに余裕がある限り主記憶の
計算機システム Ⅱ 演習問題学科学籍番号氏名 1. 以下の分の空白を埋めなさい. CPUは, 命令フェッチ (F), 命令デコード (D), 実行 (E), 計算結果の書き戻し (W), の異なるステージの処理を反復実行するが, ある命令の計算結果の書き戻しをするまで, 次の命令のフェッチをしない場合, ( 単位時間当たりに実行できる命令数 ) が低くなる. これを解決するために考案されたのがパイプライン処理である.
エンティティ : インタフェースを定義 entity HLFDD is port (, : in std_logic ;, : out std_logic ) ; end HLFDD ; アーキテクチャ : エンティティの実現 architecture RH1 of HLFDD is <= xor
VHDL を使った PLD 設計のすすめ PLD 利用のメリット 小型化 高集積化 回路の修正が容易 VHDL 設計のメリット 汎用の設計になる ( どこのデバイスにも搭載可能 ) 1/16 2001/7/13 大久保弘崇 http://www.aichi-pu.ac.jp/ist/~ohkubo/ 2/16 設計の再利用が促進 MIL 記号の D での設計との比較 Verilog-HDL などでも別に同じ
Microsoft Word - 実験4_FPGA実験2_2015
FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(
COMET II のプログラミング ここでは機械語レベルプログラミングを学びます 1
COMET II のプログラミング ここでは機械語レベルプログラミングを学びます 1 ここでは機械命令レベルプログラミングを学びます 機械命令の形式は学びましたね機械命令を並べたプログラムを作ります 2 その前に プログラミング言語について 4 プログラミング言語について 高級言語 (Java とか C とか ) と機械命令レベルの言語 ( アセンブリ言語 ) があります 5 プログラミング言語について
履歴 修正日 内容 2011/01/18 第 1 版制定 2012/10/ 版 内容 Bee Beans Technologies 社から配布されているネットワーク プロセッサ (SiTCP) のライブラリ使用方法を解説した文書です SiTCP の概要や各信号意味などは別文書 SiTCP
SiTCP ライブラリ 第 1.1 版 2012 年 10 月 24 日 内田智久 Electronics system group, IPNS, KEK 1 / 12 履歴 修正日 内容 2011/01/18 第 1 版制定 2012/10/24 1.1 版 内容 Bee Beans Technologies 社から配布されているネットワーク プロセッサ (SiTCP) のライブラリ使用方法を解説した文書です
Microsoft PowerPoint - 01-VerilogSetup-2018.pptx
2018 年 4 月 13 日ハードウエア設計論 :2 ハードウエアにおける設計表現 ハードウエア設計記述言語 VerilogHDL ~ 状態遷移と順序機械 ~ TA2 名 : 古賀 杉山が担当します Ubuntu を起動し verilog が実行できる状態にしておいてください http://www.mos.t.u-tokyo.ac.jp/~ikeda/hwdesign/ 38 VerilogHDL
- VHDL 演習 ( 組み合せ論理回路 ) 回路 半加算器 (half adder,fig.-) 全加算器を構成する要素である半加算器を作成する i) リスト - のコードを理解してから, コンパイル, ダウンロードする ii) 実験基板上のスイッチ W, が, の入力,LED, が, の出力とな
第 回 VHDL 演習組み合せ論理回路 VHDL に関する演習を行う 今回は, 組み合せ論理回路の記述について学ぶ - 論理回路の VHDL 記述の基本 同時処理文を並べることで記述できる 部品の接続関係を記述 順番は関係ない process 文の内部では, 順次処理文を使う process 文 つで, つの同時処理文になる順次処理文は, 回路の動作を 逐次処理的 に ( 手続き処理型プログラム言語のように
プログラミング基礎
C プログラミング Ⅰ 授業ガイダンス C 言語の概要プログラム作成 実行方法 授業内容について 授業目的 C 言語によるプログラミングの基礎を学ぶこと 学習内容 C 言語の基礎的な文法 入出力, 変数, 演算, 条件分岐, 繰り返し, 配列,( 関数 ) C 言語による簡単な計算処理プログラムの開発 到達目標 C 言語の基礎的な文法を理解する 簡単な計算処理プログラムを作成できるようにする 授業ガイダンス
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コンピュータアーキテクチャ 第 13 週 割込みアーキテクチャ 2013 年 12 月 18 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ ( 演算アルゴリズムと回路
Microsoft PowerPoint - Chap3 [Compatibility Mode]
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計算機構成論 (Chap. 3) @C4 http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch22/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見 ご要望
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計算機構成論 (Chap. 5) @C306 http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch2012/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見
スライド 1
FPGA/HDLを活用したソフトウェア並列処理の構築 goyoki @ 並列プログラミングカンファレンス 自己紹介 goyoki(hatena/twitter) 千里霧中 http://d.hatena.ne.jp/goyoki/ 組込みエンジニア Doxygen 日本語メンテナ 主にテスト関連コミュニティで情報発信 yomite.swtest xunit Test Patterns 読書会等 概要
C プログラミング 1( 再 ) 第 5 回 講義では C プログラミングの基本を学び演習では やや実践的なプログラミングを通して学ぶ
C プログラミング 1( 再 ) 第 5 回 講義では C プログラミングの基本を学び演習では やや実践的なプログラミングを通して学ぶ C に必要なコンピュータ知識 C はコンピュータの力を引き出せるように設計 コンピュータの知識が必要 コンピュータの構造 1. パーソナルコンピュータの構造 自分の ( 目の前にある ) コンピュータの仕様を調べてみよう パソコン本体 = CPU( 中央処理装置 ):
目次 1. はじめに 1 2. マルチALUプロセッサ MAP MAP の構成 MAP 命令セットアーキテクチャ 並列 連鎖判定のアルゴリズムについて 5 3. Booth 乗算のアルゴリズム 次 Booth アルゴリズム 次 Bo
目次 1. はじめに 1 2. マルチALUプロセッサ MAP 2 2.1 MAP の構成 2 2.2 MAP 命令セットアーキテクチャ 3 2.3 並列 連鎖判定のアルゴリズムについて 5 3. Booth 乗算のアルゴリズム 7 3.1 1 次 Booth アルゴリズム 7 3.2 2 次 Booth アルゴリズム 8 3.3 3 次 Booth アルゴリズム 10 4. シミュレーションによる並列化の評価
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マイコンプログラミング演習 I 第 04-05 回 LEDを用いたI/O 制御担当 : 植村 実験の目的 本実験ではマイコンシステムを用いた信号の入出力の制御方法を理解することを目的とし, マイコンのアーキテクチャを理解 実装するとともに, アセンブラによるプログラミング技術の習得を行う. 回路の構成として,PIC16F84A を用いてスイッチを入力とする LED の点灯 / 消灯の出力操作を行う回路ならびにアセンブラプログラムを実装する.
ディジタル電子回路 設計演習課題
Arch 研究室スキルアップ講座 NEXYS4 による 24 時間時計 仕様書および設計例 1 実験ボード (NEXYS4) 外観 ダウンロード (USB) ケーブル接続端子 FPGA:Xilinx 社製 Artix7 XC7A100T-CSG324 7 セグメント LED8 個 LED16 個 リセット SW スライドスイッチ (16 個 ) 押しボタンスイッチ (5 個 ) 2 実験ボードブロック図
計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」
計数工学実験 / システム情報工学実験第一 ディジタル回路の基礎 ( 全 3 回 ) システム 8 研 三輪忍 参考資料 五島正裕 : ディジタル回路 ( 科目コード 400060) 講義資料 ( ググれば出てくる ) 高木直史 : 論理回路, 昭晃堂 Altera: Cyclone II FPGA スターター開発ボードリファレンス マニュアル Altera: Introduction to Quartus
? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31
Microsoft PowerPoint - 01-VerilogSetup-2019.pptx
2019 年 6 月 14 日ハードウエア設計論 :9 ハードウエアにおける設計表現 ハードウエア設計記述言語 VerilogHDL ~CPU: ハード & ソフト ~ Ubuntu を起動し verilog が実行できる状態にしておいてください 129 6/7, 6/14 の出欠は 本日正午 +δ までに WEB から課題 7-4 を提出する cpu.v と simcpu2.v 以下の部分を切り出して
PLDとFPGA
PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD
1. ボードの複数台制御 コンフィグ ROM から FPGA が起動できる場合を想定しています FPGA 回路には 特定のレジスタアドレスにプリセットしたデータが必要です 製品出荷時のサンプル FPGA 回路では レジスタ No.3 を 8bit 幅に設定し FPGA 外部の 4bit ディップスイ
LabVIEW 用リファレンス制御アプリケーション RefAppLV の使い方 概要 LabVIEW 開発ツールで設計したリファレンス制御アプリケーションです LabVIEW を所有していないユー ザ環境でも インストーラを利用して RefAppLV.exe を利用することができます 機能 1. 複数台ボード制御 2. USB コンフィグ機能 3. レジスタアクセス機能 4. 拡張レジスタアクセス機能
ex05_2012.pptx
2012 年度計算機システム演習第 5 回 2012.05.25 高水準言語 (C 言語 ) アセンブリ言語 (MIPS) 機械語 (MIPS) コンパイラ アセンブラ 今日の内容 サブルーチンの実装 Outline } ジャンプ 分岐命令 } j, jr, jal } レジスタ衝突 回避 } caller-save } callee-save 分岐命令 ( 復習 ) } j label } Jump
MIPSのマイクロアーキテクチャ
今回はパイプラインの動作を妨げるハザードとその対処法をやります 1 前回紹介した構造ハザードは 資源の競合により起こるハザードで回避は簡単 ( というか複製しか手がない ) でした 今回はハザードの中のハザード データハザードを紹介します 2 パイプライン処理では 直前の命令の結果がレジスタファイルに書き込まれないうちに 後続の命令が読み出しを行うため この命令間にデータの依存性があると 誤って更新前の値を読み出してしまいます
Microsoft PowerPoint - arc12
工学部講義 (12) 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに コンピュータの歴史 デバイス技術とコンピュータ はじめに 本講義の目的 の基本を学ぶ 時間 場所 火曜日 8:40-10:10 工学部 2 号館 241 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/
コンピュータの仕組み（1）ハードウェア
Copyright 守屋悦朗 2005 コンピュータの仕組み (1) ハードウェア 2.1 CPU の基本原理 2 つの整数の和を出力するプログラムを考えよう main() { int a, b, c; /* 変数 a,b が整数値をとる変数であることを宣言する */ a = 1; /* a に 1 を代入する */ b = 2; /* b に 2 を代入する */ c = a+b; /* a と
講義計画 1. コンピュータの歴史 1 2. コンピュータの歴史 2 3. コンピュータの歴史 3 4. 論理回路と記憶, 計算 : レジスタとALU 5. 主記憶装置とALU, レジスタの制御 6. 命令セットアーキテクチャ 7. 演習問題 8. パイプライン処理 9. メモリ階層 : キャッシュ
計算機システム Ⅱ キャッシュと仮想記憶 和田俊和 講義計画 1. コンピュータの歴史 1 2. コンピュータの歴史 2 3. コンピュータの歴史 3 4. 論理回路と記憶, 計算 : レジスタとALU 5. 主記憶装置とALU, レジスタの制御 6. 命令セットアーキテクチャ 7. 演習問題 8. パイプライン処理 9. メモリ階層 : キャッシュと仮想記憶 ( 本日 ) 10. 命令レベル並列処理
内容概要本論文では 割込みの目的や原理を理解するとともに ハード / ソフト協調学習システムを用いて割込みプロセッサを設計することで ハードウェアとソフトウェアの両方の観点から知識を得ることを目的とし Verilog HDL によるシングルサイクルの割込みプロセッサを設計した 設計したプロセッサは
卒業論文 ハード / ソフト協調学習システムを用いた 割込みプロセッサの設計 氏 名 : PISHVA JOHN CYRUS P 学籍番号 : 2260060133-8 担当教員 : 山崎勝弘教授 提出日 : 2010 年 2 月 18 日 立命館大学理工学部電子情報デザイン学科 内容概要本論文では 割込みの目的や原理を理解するとともに ハード / ソフト協調学習システムを用いて割込みプロセッサを設計することで
Presentation Title
コード生成製品の普及と最新の技術動向 MathWorks Japan パイロットエンジニアリング部 東達也 2014 The MathWorks, Inc. 1 MBD 概要 MATLABおよびSimulinkを使用したモデルベース デザイン ( モデルベース開発 ) 紹介ビデオ 2 MBD による制御開発フローとコード生成製品の活用 制御設計の最適化で性能改善 設計図ですぐに挙動確認 MILS:
スライド 1
知能制御システム学 画像処理の高速化 OpenCV による基礎的な例 東北大学大学院情報科学研究科鏡慎吾 swk(at)ic.is.tohoku.ac.jp 2007.07.03 リアルタイム処理と高速化 リアルタイム = 高速 ではない 目標となる時間制約が定められているのがリアルタイム処理である.34 ms かかった処理が 33 ms に縮んだだけでも, それによって与えられた時間制約が満たされるのであれば,
MIPSのマルチサイクル マイクロアーキテクチャ
MIPSのマルチサイクル マイクロアーキテクチャ 慶應義塾大学 天野 1 命令フォーマット 3種類の基本フォーマットを持つ 31 R-type opcode 31 I-type 21 20 rs 26 25 opcode 31 J-type 26 25 16 15 rt 21 20 rs 11 10 rd 5 16 15 rt 0 0 immediate 26 25 opcode 6 shift function
スライド 1
RL78/G13 周辺機能紹介 SAU シリアル アレイ ユニット ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ SAU の概要 UART 通信機能のプログラム サンプル紹介 2 SAU の概要 3 SAU の機能 クロック同期式調歩同期式マスタ動作のみ チャネル 0: 送信チャネル 1: 受信 4 UART
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
Microsoft Word - Ladder Tool 使çfl¨ã…žã…‰ã…¥ã‡¢ã…«ã…©ã…•ã…¼ã†ªã†Š_ docx
2018/11/05 第 1 版 Ladder Tool 使用マニュアル 1. はじめに LadderTool は ラダーからマイコンプログラムを作成する 連枝 を改良し作成された ラダープログラム作成ツールです 作成したプログラムは DIPPLC で動作するニーモニッ クで保存されます そのため 通常使用する場合は DIPPLC をご用意ください 2. 使い方 ソフトウェアのフォルダ内にある LadderTool
スライド 1
東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 14. さらに勉強するために 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 0 と 1 の世界 これまで何を学んだか 2 進数, 算術演算, 論理演算 計算機はどのように動くのか プロセッサとメモリ 演算命令, ロード ストア命令, 分岐命令 計算機はどのように構成されているのか
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RX62N 周辺機能紹介データフラッシュ データ格納用フラッシュメモリ ルネサスエレクトロニクス株式会社ルネサス半導体トレーニングセンター 2013/08/02 Rev. 1.00 00000-A コンテンツ データフラッシュの概要 プログラムサンプル 消去方法 書き込み方法 読み出し方法 FCUのリセット プログラムサンプルのカスタマイズ 2 データフラッシュの概要 3 データフラッシュとは フラッシュメモリ
DELPHINUS EQUULEUS 2019 NASA SLS FPGA ( ) DELPHINUS 2
30 1631158 1 29 () 1 DELPHINUS EQUULEUS 2019 NASA SLS FPGA ( 0.010.1 ) DELPHINUS 2 1 4 1.1............................................ 4 1.2 (Lunar Impact Flush)............................. 4 1.3..............................................
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仮想マシン () 仮想マシン 復習 仮想マシンの概要 hsm 仮想マシン プログラム言語の処理系 ( コンパイラ ) 原始プログラム (Source program) コンパイラ (Compiler) 目的プログラム (Object code) 原始言語 (Source language) 解析 合成 目的言語 (Object Language) コンパイルする / 翻訳する (to compile
スライド 1
RL78/G13 周辺機能紹介 ADC A/D コンバータ ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ ADC の概要 ソフトウエア トリガ セレクト モード 連続変換モードのプログラム サンプル紹介 2 ADC の概要 3 ADC のブロック図 パワー オフが可能 入力 選択 記憶 比較 基準電圧 変換結果
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コンピュータアーキテクチャ 第 6 週演算アーキテクチャ ( 続き ) ノイマン型コンピュータ 命令とは 命令の使い方 2013 年 10 月 30 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2
スライド 1
東北大学工学部機械知能 航空工学科 2015 年度 5 セメスター クラス D 計算機工学 5. 命令セットアーキテクチャ ( 教科書 6.1 節, 6.2 節 ) 大学院情報科学研究科鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 計算機の基本構成 メモリ プロセッサ データ領域 データデータデータ load store レジスタ PC プログラム領域
hard3.pptx
(3) 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに 命令セットアーキテクチャ 工学部講義 はじめに 本講義の目的 の基本を学ぶ 時間 場所 火曜日 8:30-10:15 工学部 2 号館 21 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/ha/
arduino プログラミング課題集 ( Ver /06/01 ) arduino と各種ボードを組み合わせ 制御するためのプログラミングを学 ぼう! 1 入出力ポートの設定と利用方法 (1) 制御( コントロール ) する とは 外部装置( ペリフェラル ) が必要とする信号をマイ
arduino プログラミング課題集 ( Ver.5.0 2017/06/01 ) arduino と各種ボードを組み合わせ 制御するためのプログラミングを学 ぼう! 1 入出力ポートの設定と利用方法 (1) 制御( コントロール ) する とは 外部装置( ペリフェラル ) が必要とする信号をマイコンから伝える 外部装置の状態をマイコンで確認する 信号の授受は 入出力ポート 経由で行う (2) 入出力ポートとは?
040402．ユニットテスト
2. ユニットテスト ユニットテスト ( 単体テスト ) ユニットテストとはユニットテストはプログラムの最小単位であるモジュールの品質をテストすることであり その目的は結合テスト前にモジュール内のエラーを発見することである テストは機能テストと構造テストの2つの観点から行う モジュールはプログラムを構成する要素であるから 単体では動作しない ドライバとスタブというテスト支援ツールを使用してテストを行う
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仮想マシン (2), コード生成 http://cis.k.hosei.ac.jp/~asasaki /lect/compiler/2007-1204.pdf ( 訂正版 ) 1 概要 仮想マシン 概要 ( 復習 ) 制御命令 出力命令 コード生成 式のコード生成 文 文の列のコード生成 記号表 2 演習で作るコンパイラの例 test.hcc Int main() { int i j; i = 3;
Design at a higher level
Meropa FAST 97 98 10 HLS, Mapping, Timing, HDL, GUI, Chip design Cadence, Synopsys, Sente, Triquest Ericsson, LSI Logic 1980 RTL RTL gates Applicability of design methodologies given constant size of
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VME Embedded System ユーザーズマニュアル ~ Slim VME Embedded ~ Tecstar Page: 1 Agenda 1. VME Embedded System 概要 2. VME Embedded の特徴 3. Embedded Overview 4. VMEファイルとHEXファイルについて 5. Slim VME について 6. Deployment Toolの起動方法について
<4D F736F F F696E74202D C190DD B A CB48D65208E DC58F49205B8CDD8AB B83685D>
今さら聞けない高位合成 ~ 一から学ぶ高位合成 ~ シャープ株式会社電子デバイス事業本部副参事山田晃久 1 ハードウェア設計と抽象度 要求仕様 動作仕様設計制約 ( コスト 性能 消費電力 ) システムの実現方式を決定システム設計 ( 動作レベル設計 ) ( アーキテクチャ アルゴリズム ) システム分割 (HW/SW) 機能ブロック RTL 記述 機能設計 (RTL 設計 ) 論理合成 ハードウェアの処理を設計