エンティティ : インタフェースを定義 entity HLFDD is port (, : in std_logic ;, : out std_logic ) ; end HLFDD ; アーキテクチャ : エンティティの実現 architecture RH1 of HLFDD is <= xor

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さわいそみ
6 years ago
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VHDL を使った PLD 設計のすすめ PLD 利用のメリット小型化高集積化回路の修正が容易 VHDL 設計のメリット汎用の設計になる ( どこのデバイスにも搭載可能 ) 1/16

jp/ist/~ohkubo/ 2/16 設計の再利用が促進 MIL 記号の D での設計との比較 Verilog-HDL などでも別に同じメーカー独自の HDL は

1 VHDL を使った PLD 設計のすすめ PLD 利用のメリット小型化高集積化回路の修正が容易 VHDL 設計のメリット汎用の設計になる ( どこのデバイスにも搭載可能 ) 1/ /7/13 大久保弘崇 2/16 設計の再利用が促進 MIL 記号の D での設計との比較 Verilog-HDL などでも別に同じメーカー独自の HDL は今となっては特にメリットはない PLD 制作の作業フロー動作記述 *.vhd テストベンチ *.vhd VHDL 記述の概略 : 階層構造エンティティ : インタフェースを定義論理合成配置配線シミュレーション動作検証アーキテクチャ : 実現を定義コンポーネント : エンティティを利用 3/16 構成ファイル 4/16

2 エンティティ : インタフェースを定義 entity HLFDD is port (, : in std_logic ;, : out std_logic ) ; end HLFDD ; アーキテクチャ : エンティティの実現 architecture RH1 of HLFDD is <= xor ; <= and ; end RH1 ; RH1 5/16 HLFDD 6/16 HLFDD ひとつのエンティティに対していくつもアーキテクチャを定義することができる例 ) 加算回路のエンティティにキャリーの繰り上げ方の異なる複数のアーキテクチャが宣言できるコンポーネント : 部品の呼び出し entity FULLDD is port (,,i : in std_logic ;,o : out std_logic ) ; end FULLDD ; architecture F1 of FULLDD is 7/16 component HLFDD port (, : in std_logic ;, : out std_logic ) ; end component ; architecture F1 signal 1, 1, 2 : std_logic ; H1 : HLFDD port map(=>,=>,=>1,=>1); H2 : HLFDD port map(1,i,,2) ; o <= 1 or 2 ; end F1 ; 8/16 i H1 1 1 H2 F1 FULLDD 2 o

3 VHDL のデータ型 std_logic 'U' : Unknown 'X' : Undefined '0' : Low '1' : High 'Z' : Hi-Z '-' : Don't are std_logic_vector Integer haracter ユーザ定義型 ( 列挙部分値 ) 9/16 ベクタの例 entity DDER8bit is port (, : in std_logic_vector (7 downto 0) ; : out std_logic_vector (7 downto 0) ; o : out std_logic ) ; [ 中略 ] signal : std_logic_vector (8 downto 0) ; L : for i in 0 to 7 generate Fx : FULLDD port map (=>(i),=>(i),=>(i+1),=>(i)); end generate; (0) <= '0' ; o <= (8) ; 0/16 プロセス : 逐次処理風の記述が可能 architecture 1 of ELET is センシティビィティリスト PRO1 : process (,,EL) if EL='1' then Y <= ; else Y <= ; end if ; end process ; end 1 ; Y EL 1/16 状態の保持 : PU 内レジスタの例 architecture REG1 of REGITER is signal content : std_logic_vector (7 downto 0) ; write : process ( reset, clock ) 2/16 値を入れる信号線非同期リセット if reset = '1' then content <= ' ' ; 立ち上がり動作 elsif ( clock'event and clock = '1') then if we='1' then content <= inbus ; endif ; endif ; end process ; outbus <= content when oe='1' else 'ZZZZZZZZ' ; end REG1 ; プロセス文はセンシティビティリストの信号が変化したときプロセス内で信号代入している ( 出力 ) 信号を対応して変化させる回路を生成するセンシティビティリストの信号が変化しない間はそれ以外の ( 入力 ) 信号が変化しても出力は変化せず先の値を保持するそのような信号をもつプロセスは一般に順序回路に合成されるがここの例の VHDL プログラムのように組合せ回路で充分表現できるものもあるそういうプロセスはちゃんと組合せ回路に合成される ( はず )

検証も VHDL の枠組みで実演 1 Halfdd Fulldd 4bit dder プロジェクト作成シミュレーション制約合成ダウンロード 3/16 テストパターンテスト対象の VHDL プログラム結果を比較テストベンチの VHDL プログラムファイル入出力 wait, after, assert 構文配置配線後のタイミング検証も合成不可能なことがらも VHDL は記述可能

4 検証も VHDL の枠組みで実演 1 Halfdd Fulldd 4bit dder プロジェクト作成シミュレーション制約合成ダウンロード 3/16 テストパターンテスト対象の VHDL プログラム結果を比較テストベンチの VHDL プログラムファイル入出力 wait, after, assert 構文配置配線後のタイミング検証も合成不可能なことがらも VHDL は記述可能実演 2 コンポーネント設計有限状態機械 (FM) クロック 4/16 カウンタ 4 比較器 4 速度指定数値入力リセット eq 内部状態状態遷移出力生成 Finite tate Machine LED 点滅参考文献 HDLによるデジタル設計の基礎桜井至, テクノプレス, 1997, 3,200 円実践的に例から入っていくのでとっつきやすい Verilog-HDL の例も平行して掲載されている詳細に入っていくと物足らなくなる VHDLによるハードウェア設計入門長谷川裕恭, Q 出版社, 1995, 2300 円変に合成結果の詳細に入り込んでいるところがあるが一通りのことが説明されている VHDL 言語入門, Jayaram hasker, Q 出版社, 1995, 3200 円訳本 VHDL, Douglas L.Perry, II, 1996, 4500 円これも訳本この中で一番字が多い関連 URL Xilinx ltera ModelTech ビーアイティ www3.famille.ne.jp/~bit/ 5/16 6/16

5 Fri Jul 13 01:58: rotator.vhd page 1 2 use IEEE.TD_LOGI_1164.LL; 3 4 entity rotator is 5 Port ( pulse : in std_logic; 6 led : out std_logic_vector(7 downto 0)); 7 end rotator; 8 9 architecture behavioral of rotator is 10 type tmystate is (s0,u1,u2,u3,u4,u5,u6,s7,d6,d5,d4,d3,d2,d1); 11 signal mystate : tmystate ; state machine 14 process(pulse) if (pulse event and pulse = 1 ) then 17 case mystate is 18 when s0 => mystate <= u1 ; 19 when u1 => mystate <= u2 ; 20 when u2 => mystate <= u3 ; 21 when u3 => mystate <= u4 ; 22 when u4 => mystate <= u5 ; 23 when u5 => mystate <= u6 ; 24 when u6 => mystate <= s7 ; 25 when s7 => mystate <= d6 ; 26 when d6 => mystate <= d5 ; 27 when d5 => mystate <= d4 ; 28 when d4 => mystate <= d3 ; 29 when d3 => mystate <= d2 ; 30 when d2 => mystate <= d1 ; 31 when d1 => mystate <= s0 ; 32 end case; 33 end if ; 34 end process ; signal output 36 process(mystate) led <= " " ; 39 case mystate is 40 when s0 => led <= " " ; 41 when u1 => led <= " " ; 42 when u2 => led <= " " ; 43 when u3 => led <= " " ; 44 when u4 => led <= " " ; 45 when u5 => led <= " " ; 46 when u6 => led <= " " ; 47 when s7 => led <= " " ; 48 when d6 => led <= " " ; 49 when d5 => led <= " " ; 50 when d4 => led <= " " ; 51 when d3 => led <= " " ; 52 when d2 => led <= " " ; 53 when d1 => led <= " " ; 54 end case; 55 end process ; end behavioral; Fri Jul 13 01:35: comparate.vhd page 1 2 use IEEE.TD_LOGI_1164.LL; 3 4 entity comparate is 5 Port ( a,b : in std_logic_vector(3 downto 0); 6 eq : out std_logic); 7 end comparate; 8 9 architecture behavioral of comparate is eq <= 1 when a = b else 0 ; 13 end behavioral;

6 Fri Jul 13 02:03: kr.vhd page 1 2 use IEEE.TD_LOGI_1164.LL; 3 4 entity kr is 5 Port ( clk : in std_logic; 6 inp : in std_logic_vector(3 downto 0); 7 led : out std_logic_vector(7 downto 0); 8 mon : out std_logic_vector(3 downto 0)); 9 end kr; architecture kr1 of kr is 12 component counter is 13 Port ( clk,rst : in std_logic; 14 val : out std_logic_vector(3 downto 0)); 15 end component; 16 component comparate is 17 Port ( a,b : in std_logic_vector(3 downto 0); 18 eq : out std_logic); 19 end component; 20 component rotator is 21 Port ( pulse : in std_logic; 22 led : out std_logic_vector(7 downto 0)); 23 end component; 24 signal countval : std_logic_vector(3 downto 0); 25 signal pulse : std_logic ; T1 : counter port map (clk,pulse,countval) ; 28 P1 : comparate port map (countval,inp,pulse) ; 29 RT1 : rotator port map (pulse,led) ; 30 mon <= countval ; 31 end kr1; Fri Jul 13 01:33: counter.vhd page 1 2 use IEEE.TD_LOGI_1164.LL; 3 use IEEE.TD_LOGI_UNIGNED.LL; 4 5 entity counter is 6 Port ( clk,rst : in std_logic; 7 val : out std_logic_vector(3 downto 0)); 8 end counter; 9 10 architecture ct1 of counter is signal value : std_logic_vector(3 downto 0) ; process(clk) if (clk event and clk= 1 ) then 19 if rst= 1 then 20 value <= "0000" ; 21 else 22 value <= value + "0001" ; 23 end if; 24 end if ; 25 end process ; val <= value ; end ct1;

- VHDL 演習 ( 組み合せ論理回路 ) 回路半加算器 (half adder,fig.-) 全加算器を構成する要素である半加算器を作成する i) リスト - のコードを理解してから, コンパイル, ダウンロードする ii) 実験基板上のスイッチ W, が, の入力,LED, が, の出力とな

- VHDL 演習 ( 組み合せ論理回路 ) 回路半加算器 (half adder,fig.-) 全加算器を構成する要素である半加算器を作成する i) リスト - のコードを理解してから, コンパイル, ダウンロードする ii) 実験基板上のスイッチ W, が, の入力,LED, が, の出力とな第回 VHDL 演習組み合せ論理回路 VHDL に関する演習を行う今回は, 組み合せ論理回路の記述について学ぶ - 論理回路の VHDL 記述の基本同時処理文を並べることで記述できる部品の接続関係を記述順番は関係ない process 文の内部では, 順次処理文を使う process 文つで, つの同時処理文になる順次処理文は, 回路の動作を逐次処理的に ( 手続き処理型プログラム言語のように