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そうすけたつざわ
5 years ago
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1 Fortran FortRock GPU FPGA FPGA HDL C Java Fortran Fortran C Java Fortran Java JavaRock-Thrash Verilog HDL Fortran Verilog HDL FortRock FPGA Fortran Hardware Acceleration for High Performance Computing with Fortran and a High-Level Synthesis Tool FortRock Takahiro Yamashita 1 Yuta Ikarashi 1 Hironori Nakajo 1 Abstract: In recent years, with growth of using GPU and FPGA, hardware acceleration in simulation of Computational Fluid Dynamics (CFD) is focused. In designing circuits with an FPGA, high level synthesis with a C or a Java language as well as an HDL is utilized to describe complex algorithms. However, there still exist a large amount of heritage of Fortran programs in high performance computing also still have been improved. For Fortran programs, we have re-written them into Java source codes and have converted into a Verilog HDL codes with our HLS called JavaRock-Thrash. Due to experiences and knowledge, we have been developing FortRock which converts a Fortran source code into a Verilog HDL code directly to utilize software heritage in high performance computing. Keywords: High Level Synthesis, FPGA, Fortran, Acceleration, High Performance Computing 1. GPU Computational Fluid Dynamics CFD 1 Tokyo University of Agriculture and Technology Field Programmable Gate Array (FPGA) (HW) FPGA HW (HDL) C Java HDL c 2014 Information Processing Society of Japan 90

2 C ImpulseC[2] CyberWorkBench[3] LegUp[4] Java JHDL[5] Lime[6] JavaRock[7] HDL IP CFD Fortran Java JavaRock-Thrash[1] Verilog HDL HW Fortran Java HW Fortran C Fortran FPGA ( HW ) HW Fortran Java JavaRock-Thrash(JRT) F2JRT (Fortran to JavaRock-Thrash) F2JRT JRT Verilog HDL Fortran FPGA JRT Fortran Fortran HDL Fortran Verilog HDL FortRock Fortran JRT Java F2JRT FortRock 2. CFD FPGA HW [8] (JAXA) UPACS[9] Fortran 2,000 8 HW 8 ( 1 ) ( 2 ) ( 3 ) ( 4 ) ( 5 ) ( 6 ) CFD FORTRAN FPGA ( 7 ) ( 8 ) IP (1) (5) HW (6) (7) (6) (7) CFD CFD HW [10] UPACS JAXA FaSTAR[11] HW 8 (3) FaSTAR Out-Of-Order HW FPGA CPU 2.35 UPACS FaSTAR Fortran HDL CFD 2.1 JRT c 2014 Information Processing Society of Japan 91

3 JRT 3. Fortran Java F2JRT 3.1 F2JRT Fortran JavaRock-Thrash Fortran FPGA JRT Java F2JRT Java GOTO Fortran GOTO F2JRT GOTO GOTO GOTO GOTO (Fortran ) JRT JRT ( ) F2JRT Fortran ( ) F2JRT 4. FortRock Fortran Verilog HDL FortRock FortRock Fortran Verilog HDL Fortran HW 4.1 FortRock FortRock Fortran HW FPGA HW FPGA FortRock 4.2 FortRock 1 FortRock FortRock Fortran config 2 Fortran Verilog HDL config emacs Org-mode (.org) Dragonegg(gfortran) Dragonegg LLVM GCC(GNU Compiler Collection) LLVM LLVM IR(LLVM Intermediate Representation) LLVM [12] (API) Veriog HDL 4.3 FortRock FortRock Fortran SUBROUTINE 1 c 2014 Information Processing Society of Japan 92

組込みシステムシンポジウム 2014 ジュールとして出力するそのため FortRock は 1 ソージュールをテストするためのテストベンチを Fortran のスファイルごとに 1 つのモジュールを定義しているものとテストコードとして記述することができるこれにより

にサブルーチン内部で別のサブルーチンを呼び出すロックを入力する出力 fin はモジュールの処理が完例を示すまたその変換後のブロック図を図 5 に示す了した (モジュールのステートマシンが終了状態になった) この例では TOP モジュールが SUB モジュールを利用すときに

実際の Verilog ソースコード上では TOP モジュールに示すこの例ではパラメータには A B C RET のに SUB モジュールが含まれる形になり fin res 信号 4 つが定義されているが SUBROUTINE の入力は複数のを用いて SUB

4 スケジューリング/バインディングアルゴリズム的に指定することが可能となる CALC モジュールには高位合成ツールの出力する回路の性能はスケジューリ A B C RET の入出力信号に加えて前述の通り res ング/バインディングアルゴリズムに大きく左右される fin

呼び出しは Verilog ではサ IR から CDFG (Control DFG) を作成し CDFG レベルでブモジュールの接続として定義されるしたがってモのスケジューリング最適化を行う CDFG とは制御依存とデータ依存の両方を一つのグラフに表したものである

1 Compilation Flow of FortRock 図 4 SUBROUTINE の演算器化 (記述例) Fig.

4 組込みシステムシンポジウム 2014 ジュールとして出力するそのため FortRock は 1 ソージュールをテストするためのテストベンチを Fortran のスファイルごとに 1 つのモジュールを定義しているものとテストコードとして記述することができるこれにより仮定して処理を実行するまたモジュールには予め 2 1 ソースファイルで HW とソフトウェアの両方の記述がで入力と 1 出力が予約されている 2 つの入力 res と clk きるはそれぞれモジュールの初期化 (処理の実行開始) とク図 4 にサブルーチン内部で別のサブルーチンを呼び出すロックを入力する出力 fin はモジュールの処理が完例を示すまたその変換後のブロック図を図 5 に示す了した (モジュールのステートマシンが終了状態になった) この例では TOP モジュールが SUB モジュールを利用すときに 1 を出力するるという状態を Fortran を用いて記述した Fortran ソー図 2 に CALC という SUBROUTINE が Fortran で定義スコードでは通常通り関数として SUB を呼び出していされている記述例を示すその変換後のブロック図を図 3 る実際の Verilog ソースコード上では TOP モジュールに示すこの例ではパラメータには A B C RET のに SUB モジュールが含まれる形になり fin res 信号 4 つが定義されているが SUBROUTINE の入力は複数のを用いて SUB モジュールを呼び出している呼び出し処パラメータ出力は末尾に記述されたパラメータを用いる理は FortRock が自動的に記述するまた config ファイルで指定することによって複数の出力を定義することもできるこれより入出力ポートを明示 4.4 スケジューリング/バインディングアルゴリズム的に指定することが可能となる CALC モジュールには高位合成ツールの出力する回路の性能はスケジューリ A B C RET の入出力信号に加えて前述の通り res ング/バインディングアルゴリズムに大きく左右される fin というそれぞれ入力出力信号が追加で定義されるスケジューリングとは各 Data Flow Graph (DFG) の実 SUBROUTINE がモジュールとして扱われるため親行サイクルを決定する処理である FortRock では LLVM ルーチンでの SUBROUTINE 呼び出しは Verilog ではサ IR から CDFG (Control DFG) を作成し CDFG レベルでブモジュールの接続として定義されるしたがってモのスケジューリング最適化を行う CDFG とは制御依存とデータ依存の両方を一つのグラフに表したものであるスケジューリングアルゴリズムは資源制約スケジューリングと時間制約スケジューリングに大別されるまた SoC FPGA では回路面積がコストに直結するため高図 1 FortRock のコンパイルフロー Fig. 1 Compilation Flow of FortRock 図 4 SUBROUTINE の演算器化 (記述例) Fig. 4 SUBROUTINE modulation example(description) 図 2 SUBROUTINE 記述例 (Fortran ソースコード) Fig. 2 SUBROUTINE description example (Fortran) 図 3 SUBROUTINE 変換例 (ブロック図) Fig. 3 SUBROUTINE translation example (Block diagram) 2014 Information Processing Society of Japan 図 5 SUBROUTINE の演算器化 (ブロック図) Fig. 5 SUBROUTINE modulation example(block diagram) 93

5 FortRock ASAP(as soon as possible)[13] ALAP(as late as possible) ASAP ALAP FortRock [14] ASAP ALAP FortRock config config FortRock config 4.5 FortRock FortRock Fortran Verilog HDL FortRock Fortran Verilog HDL Fortran 6 FortRock Verilog HDL 7 2 LLVM IR Fortran fin / SUBROUTINE LCM( I, J, r e t l c m ) INTEGER I, J, IR1, IR2, IR, r e t l c m IF ( I < J ) THEN IR1 = J IR2 = I ELSE IR1 = I IR2 = J ENDIF IR = IR1 ( IR1 /IR2 ) IR2 DO WHILE( IR>0) IR1 = IR2 IR2 = IR IR = IR1 ( IR1 /IR2 ) IR2 ENDDO ret lcm = I J / IR2 RETURN END Fig. 6 6 (Fortran ) LCM program example (Fortran source code) module l c m o p t ( c l k, r e s, f i n, r e g i, r e g j, r e g r e t l c m ) ; input clk, res ; o u t p u t f i n ; r e g f i n ; i n p u t [ 3 1 : 0 ] r e g i, r e g j ; o u t p u t [ 3 1 : 0 ] r e g r e t l c m ; reg reg tmp2, reg tmp4, reg tmp8 ; r e g [ 1 : 0 ] p r e v s t a t e, c u r r e n t s t a t e ; reg [ 3 1 : 0 ] reg ret lcm, reg tmp, reg tmp1, reg, reg 1, reg tmp3, reg tmp6, reg tmp7, reg tmp5, reg tmp9, r e g l c s s a, r e g t m p 1 0 ; posedge c l k ) i f ( r e s ) f i n = 1 b0 ; r e g r e t l c m = 3 2 b0 ; p r e v s t a t e = 2 b0 ; c u r r e n t s t a t e = 2 b0 ; // i f r e s e l s e i f ( f i n == 1 b0 ) c a s e ( c u r r e n t s t a t e ) 2 d0 : r e g t m p = r e g i ; r e g t m p 1 = r e g j ; reg tmp2 = ( reg tmp < reg tmp1 ) ; r e g = ( r e g t m p 2 == 1 b1 )? r e g t m p 1 : r eg tmp ; re g 1 = ( reg tmp2 == 1 b1 )? reg tmp : reg tmp1 ; r e g t m p 3 = r e g % r e g 1 ; r e g t m p 4 = ( r e g t m p 3 < 1 ) ; p r e v s t a t e = c u r r e n t s t a t e ; c u r r e n t s t a t e = ( 1 b1 == r e g t m p 4 )? 2 d2 : 2 d1 ; 2 d1 : c a s e ( p r e v s t a t e ) 2 d1 : reg tmp5 = reg tmp6 ; 2 d0 : r e g t m p 5 = r e g 1 ; c a s e ( p r e v s t a t e ) 2 d1 : reg tmp6 = reg tmp7 ; 2 d0 : reg tmp6 = reg tmp3 ; reg tmp7 = reg tmp5 % reg tmp6 ; r e g t m p 8 = ( r e g t m p 7 < 1 ) ; p r e v s t a t e = c u r r e n t s t a t e ; c u r r e n t s t a t e = ( 1 b1 == r e g t m p 8 )? 2 d2 : 2 d1 ; 2 d2 : c a s e ( p r e v s t a t e ) 2 d0 : r e g l c s s a = r e g 1 ; 2 d1 : r e g l c s s a = r e g t m p 6 ; reg tmp9 = reg tmp1 reg tmp ; r e g t m p 1 0 = r e g t m p 9 / r e g l c s s a ; p r e v s t a t e = c u r r e n t s t a t e ; c u r r e n t s t a t e = 2 b11 ; 2 b11 : f i n = 1 b1 ; // i f f i n // a l w a y s module Fig. 7 7 (Verilog HDL ) Converted example (Verilog HDL code) c 2014 Information Processing Society of Japan 94

6 CDFG ( ) Tree- HeightReduction CDFG CDFG CDFG DOT DOT Graphviz Graphviz AT&T CDFG LLVM IR RTL ( ( )) FortRock FortRock ( ) FortRock 5. Fortran HDL Java F2JRT Fortran Verilog HDL FortRock FortRock LLVM FortRock Dragonegg(gfortran) FortRock LLVM Fortran HW JSPS (C) [1] : JavaRock- Thrash (ESS2013), pp.41-48, ( ). [2] Impulse accelerated technology: [3] CyberWorkBench: [4] Canis, A., Choi, J., Aldham, M., Zhang, V., Kammoona, A., Anderson, J. H., Brown, S. and Czajkowski, T.: LegUp: high-level synthesis for FPGAbased processor/accelerator systems, Proceedings of the 19th ACM/SIGDA international symposium on Field programmable gate arrays, pp (2011). [5] JHDL: [6] Auerbach, J., Bacon, D. F., Cheng, P. and Rabbah, R.: Lime: a Java-compatible and synthesizable language for heterogeneous architectures, Proceedings of the ACM international conference on Object oriented programming systems languages and applications, pp (2010). [7] JavaRock: [8] : CFD FPGA, 23, E2-3 (2009). [9] CFD UPACS 99 (1999). [10],,,, Fastar Out-Of- Order (). RECONF,, Vol.111, No.31, pp (2011.5). [11] FaSTAR 42 / 2010 (2010). [12] The LLVM Compiler Infrastructure, [13] Giovanni De Micheli: Synthesis and Optimization of Digital Circuit, McGraw-Hill Higher Education (1994). [14] M. J. M. Heijligers and J. A. G. Jess: High-level synthesis scheduling and allocation using genetic algorithms based on constructive topological scheduling techniques. Proceedings of the ASP-DAC95/CHDL95/VLSI95. Asia and South Pacific Design Automation Conference. IFIP International conference on Computer Hardware Description Languages and their Applications. IFIP International Conference on Very Large Scale Integration, pp (1995). c 2014 Information Processing Society of Japan 95

,,,,., C Java,,.,,.,., ,,.,, i

,,,,., C Java,,.,,.,., ,,.,, i 24 Development of the programming s learning tool for children be derived from maze 1130353 2013 3 1 ,,,,., C Java,,.,,.,., 1 6 1 2.,,.,, i Abstract Development of the programming s learning tool for children